CN114726373A - 具有随机化的时间交错式模拟数字转换器与信号转换方法 - Google Patents

Abstract

本申请涉及时间交错式模拟数字转换器及信号转换方法。时间交错式模拟数字转换器包含多个电容阵列电路、至少一逐渐逼近暂存器电路系统以及至少一噪声整形电路系统。多个电容阵列电路轮流对输入信号取样，以产生取样输入信号。至少一逐渐逼近暂存器电路系统根据取样输入信号与残值信号执行模拟数字转换，以产生至少一数字输出。至少一噪声整形电路系统利用多个切换式电容电路中的至少一第一电路自所述电容阵列电路中的第一电容阵列电路转移残值信号，并自所述切换式电容电路中随机地挑选出至少一第二电路以协同所述电容阵列电路中的第二电容阵列电路对输入信号取样。

Description

具有随机化的时间交错式模拟数字转换器与信号转换方法

技术领域

本公开涉及模拟数字转换器，尤其涉及具有随机化以及噪声整形 (noiseshaping)功能的时间交错式模拟数字转换器与信号转换方法。

背景技术

在混合信号(mixed signal)电路中，电容常被用来传递于前一期间所存储的信号。然而，在实际应用中，若多个电容之间存在不匹配，无法准确传递上述的信号。如此一来，在混合信号电路的输出可能会受到具有谐波频率(harmonic tone)的噪声的影响，造成混合信号电路的等效分辨率降低。

发明内容

于一些实施例中，时间交错式模拟数字转换器包含多个电容阵列电路、至少一逐渐逼近暂存器电路系统以及至少一噪声整形电路系统。多个电容阵列电路用以轮流对一输入信号取样，以产生一取样输入信号。至少一逐渐逼近暂存器电路系统用以根据该取样输入信号与一残值信号执行一模拟数字转换，以产生至少一数字输出。至少一噪声整形电路系统用以利用多个切换式电容电路中的至少一第一电路自所述电容阵列电路中的一第一电容阵列电路转移该残值信号，并自所述切换式电容电路中随机地挑选出至少一第二电路以协同所述电容阵列电路中的一第二电容阵列电路对该输入信号取样。

于一些实施例中，信号转换方法包含下列操作：通过多个电容阵列电路轮流对一输入信号取样，以产生一取样输入信号；根据该取样输入信号与一残值信号执行一模拟数字转换，以产生至少一数字输出；利用多个切换式电容电路中的至少一第一电路自所述电容阵列电路中的一第一电容阵列电路转移该残值信号；以及自所述切换式电容电路中随机地挑选出至少一第二电路以协同所述电容阵列电路中的一第二电容阵列电路对该输入信号取样。

有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

附图说明

图1为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器装置的示意图；

图2A为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置于期间k的示意图；

图2B为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置于期间k+1的示意图；

图2C为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置于期间k+2的示意图；

图2D为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置于期间k+3的示意图；

图3为根据本公开一些实施例绘制的图2A中的切换式电容电路的示意图；

图4为根据本公开一些实施例绘制的图1的伪随机数值产生器电路的示意图；

图5为根据本公开一些实施例绘制的图1的多个时钟信号的波形示意图；以及

图6为根据本公开一些实施例绘制的一种信号转换方法的流程图。

符号说明

100：时间交错式模拟数字转换器装置

120、122：噪声整形电路系统

125：至少一噪声整形电路系统

140、142：逐渐逼近暂存器电路系统

140A、140B：量化器电路

142A、142B：控制逻辑电路

145：至少一逐渐逼近暂存器电路系统

160：伪随机数值产生器电路

310：多工器电路

410：异或门电路

420～423：触发器电路

600：信号转换方法

C、Cint1、Cint2：电容

Cex1～Cex8：切换式电容电路

CLK：预设时钟信号

CT1、CT2：电容阵列电路

D_out1、D_out2：数字输出

N1、N2：节点

Q4：伪随机数值

REF1、Q0～Q3：信号

S1、S2：开关

S610、S620、S630、S640：操作

SW1～SW8：开关

V_in：输入信号

Vin(k)：取样输入信号

Vres(k-1)：残值信号

V_refp、V_refn：共模电压

VS1、VS2：切换信号

VS11：第一部分

VS12：第二部分

Φ_S1、Φ_S2：时钟信号

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开的范围与含义。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指两个或更多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或更多个元件相互操作或动作。如本文所用，用语“电路系统(circuitry)”可为由至少一电路(circuit)所形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。

如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本公开的本意。为易于理解，于各附图中的类似元件将被指定为相同标号。

图1为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器装置100的示意图。于一些实施例中，时间交错式模拟数字转换器装置100 操作为时间交错式逐渐逼近暂存器(successive approximation register, SAR)模拟数字转换器。

时间交错式模拟数字转换器装置100包含开关S1、开关S2、电容阵列电路CT1、电容阵列电路CT2、至少一噪声整形(noise shaping)电路系统125以及至少一SAR电路系统145。

开关S1以及开关S2分别根据时钟信号Φ_S1以及时钟信号Φ_S2导通，使得输入信号V_in轮流地被电容阵列电路CT1以及电容阵列电路CT2取样，以产生对应的取样输入信号Vin(k)。例如，在期间k，开关S2导通且开关S1不导通。于此条件下，电容阵列电路CT1提供于前一期间k-1所取样的输入信号Vin(k-1)(未示出)给至少一SAR电路系统145进行模拟数字转换，且电容阵列电路CT2对当前输入信号V_in取样，以产生取样输入信号Vin(k)。接着，在期间k+1，开关S1导通且开关S2不导通。于此条件下，电容阵列电路CT2提供取样输入信号Vin(k)给至少一SAR电路系统145进行模拟数字转换，且电容阵列电路CT1对输入信号V_in取样，以产生取样输入信号Vin(k+1)(未示出)。

至少一噪声整形电路系统125用以自电容阵列电路CT1或电容阵列电路CT2接收残值(residue)信号，以执行噪声整形的操作。例如，在期间 k，电容阵列电路CT2提供于前一期间k-1内产生的残值信号Vres(k-1)给至少一噪声整形电路系统125。接着，在期间k+1，电容阵列电路CT1提供于前一期间k内的残值信号Vres(k)(未示出)给至少一噪声整形电路系统125。于一些实施例中，噪声整形的操作可通过对残值信号Vres(k-1)以及取样输入信号Vin(k)的积分完成。

于一些实施例中，至少一噪声整形电路系统125包含多个切换式电容电路(例如为图2A的切换式电容电路Cex1～Cex8)。这些切换式电容电路可用以自电容阵列电路CT1与电容阵列电路CT2接收残值信号，并可用以协同电容阵列电路CT1或电容阵列电路CT2对输入信号V_in取样。例如，至少一噪声整形电路系统125可利用多个切换式电容电路中的至少一第一电路自电容阵列电路CT1(或电容阵列电路CT2)转移残值信号，并在多个切换式电容电路中随机挑选出至少一第二电路，以协同电容阵列电路CT2(或电容阵列电路CT1)对输入信号V_in取样。其中，至少一第一电路不同于该至少一第二电路。关于此处操作将于后参照图2A至图2D 详细说明。

至少一SAR电路系统145基于取样输入信号Vin(k)与残值信号 Vres(k-1)执行模拟数字转换，以控制多个电容阵列电路CT1与CT2中的一对应者接收共模电压V_refp与共模电压V_refn，以产生至少一数字输出(例如为图2A的数字输出D_out1与数字输出D_out2)。

于一些实施例中，时间交错式模拟数字转换器装置100还包含伪随机数值产生器电路160，其用以根据预设时钟信号CLK产生伪随机数值Q4。至少一SAR电路系统145基于取样输入信号Vin(k)与残值信号Vres(k-1) 执行二元搜索(binary search)演算法以产生多个切换信号VS1。其中，多个切换信号VS1中的第一部分VS11用于控制电容阵列电路CT1电容阵列电路CT2，且多个切换信号VS1中的第二部分VS12用于控制至少一噪声整形电路系统125中的多个切换式电容电路。至少一SAR电路系统 145还根据伪随机数值Q4调整多个切换信号VS1中的第二部分VS12，以产生多个切换信号VS2。至少一噪声整形电路系统125可根据多个切换信号VS2在多个切换式电容电路中随机挑选出前述的至少一第二电路。关于此处操作将于后参照图2A至图2D详细说明。

于一些实施例中，至少一SAR电路系统145包含至少一控制逻辑电路(例如为图2A的控制逻辑电路140B以及控制逻辑电路142B)与随机化电路。至少一控制逻辑电路可用以执行二元搜索演算法以产生多个切换信号VS1。随机化电路可根据伪随机数值Q4调整第二部分VS12，以产生多个切换信号VS2。于一些实施例中，控制逻辑电路与随机化电路中每一者可由(但不限于)一或多个逻辑电路、控制器电路或数字信号处理器电路实施。

于一些实施例中，时间交错式模拟数字转换器装置100的实施方式可参考第一参考文献(美国专利US 10,778,242)与/或第二参考文献(美国专利US 10,790,843)。例如，电容阵列电路CT1以及电容阵列电路CT2 相同于上述两篇参考文献的电容阵列CT1以及电容阵列CT2。于一些实施例中，至少一噪声整形电路系统125可包含第一参考文献中的切换式电路系统120，或可包含第二参考文献中的多个噪声整形电路系统120与 122。于一些实施例中，至少一SAR电路系统145可包含第一参考文献中的SAR电路系统140，或可包含第二参考文献中的多个SAR电路系统140 与142。关于至少一噪声整形电路系统120与至少一SAR电路系统145 的具体实施方式与相关操作可参考上述参考文献，于此不再重复赘述。

为方便理解，以下段落将利用第二参考文献中的一些实施例说明时间交错式模拟数字转换器装置100的一些实施方式与相关操作，但本公开并不以此为限。应当理解，各种可实施噪声整形的时间交错式SAR模拟数字转换器皆为本公开所涵盖的范围。例如，于另一些实施例中，多个切换式电容电路中被随机选出的至少一第二电路的一端(例如为电容的一个电极板)可产生残值信号，且至少一噪声整形电路系统120可对此残值信号进行噪声整形。

图2A为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置100于期间k的示意图。类似于第二参考文献，于此例中，至少一噪声整形电路系统125包含噪声整形电路系统120与噪声整形电路系统 122，其中噪声整形电路系统120包含电容Cint1，且噪声整形电路系统122 包含电容Cint2。噪声整形电路系统120与噪声整形电路系统122共同包含多个切换式电容电路Cex1～Cex8。类似于第二参考文献，至少一SAR 电路系统145包含SAR电路系统140与SAR电路系统142，其中SAR电路系统140包含量化器电路140A与控制逻辑电路140B，且SAR电路系统142包含量化器电路142A与控制逻辑电路142B。上述的各个电路的详细操作可参照第二参考文献，于此不再赘述。

于期间k，切换式电容电路Cex1以及切换式电容电路Cex2基于切换信号VS2耦接至电容阵列电路CT1中的多个开关与节点N1之间，以进行模拟数字转换。响应于此模拟数字转换，残值信号Vres(k)(未示出)会存储于切换式电容电路Cex1以及切换式电容电路Cex2。切换式电容电路 Cex5以及切换式电容电路Cex6基于多个切换信号VS2分别并联耦接电容Cint1以及电容Cint2，以自电容阵列电路CT2传递于前一期间k-1产生的残值信号Vres(k-1)(未示出)。

相较于第二参考文献，多个噪声整形电路系统120与122还包含多个切换式电容电路Cex7～Cex8。于一些实施例中，若伪随机数值Q4为第一逻辑值(例如为逻辑值0)，至少一噪声整形电路系统125使用前述的至少一第二电路(于此例中为多个切换式电容电路Cex7～Cex8)来协同电容阵列电路CT2对输入信号Vin取样，以产生取样输入信号Vin(k)。或者，若伪随机数值Q4为第二逻辑值(例如为逻辑值1)，至少一噪声整形电路系统125使用多个切换式电容电路Cex1～Cex8中的至少一预设电路(例如可为于前一期间k-1耦接于至少一噪声整形电路系统125的多个切换式电容电路Cex3以及Cex4；可参照第二参考文献)来协同电容阵列电路 CT2对输入信号V_in取样，以产生取样输入信号Vin(k)(未示出)。

如图2A所示，于此例中，伪随机数值Q4为逻辑值1。于此条件下，至少一噪声整形电路系统125使用预设的多个切换式电容电路Cex3以及 Cex4。因此，于期间k，多个切换式电容电路Cex3以及Cex4基于多个切换信号VS2耦接至电容阵列电路CT2中的多个开关与节点N2之间，以对输入信号V_in取样来产生取样输入信号Vin(k)(未示出)。另一方面，多个切换式电容电路Cex7以及Cex8于期间k未被使用(即未连接至电容阵列电路CT1、电容阵列电路CT2与/或至少一噪声整形电路系统125)而处于闲置(idle)状态。

图2B为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置100于期间k+1的示意图。应当理解，期间k+1为期间k之后的一期间。

于期间k+1，伪随机数值Q4具有逻辑值0。于此条件下，至少一噪声整形电路系统125使用先前闲置的多个切换式电容电路Cex7以及Cex8 (即至少一第二电路)。因此，于期间k+1，多个切换式电容电路Cex7以及Cex8基于多个切换信号VS2耦接至电容阵列电路CT1中的多个开关与节点N1之间，以对输入信号V_in取样来产生取样输入信号Vin(k+1)(未示出)。另一方面，多个切换式电容电路Cex5以及Cex6于期间k+1未被使用而处于闲置状态。

多个切换式电容电路Cex3以及Cex4基于多个切换信号VS2耦接至电容阵列电路CT2中的多个开关与节点N2之间，以进行模拟数字转换。响应于此模拟数字转换，残值信号Vres(k+1)(未示出)会存储于多个切换式电容电路Cex3以及Cex4。切换式电容电路Cex1以及切换式电容电路Cex2基于多个切换信号VS2分别并联耦接至电容Cint1以及电容Cint2，以传递于前一期间k产生的残值信号Vres(k)(未示出)。

图2C为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置100于期间k+2的示意图。应当理解，期间k+2为期间k+1之后的一期间。

于期间k+2，伪随机数值Q4具有逻辑值1。于此条件下，至少一噪声整形电路系统125使用预设的多个切换式电容电路Cex1以及Cex2(即为在前一期间k+1耦接于至少一噪声整形电路系统125的多个切换式电容电路)。因此，于期间k+2，多个切换式电容电路Cex1以及Cex2基于多个切换信号VS2耦接至电容阵列电路CT2中的多个开关与节点N2之间，以对输入信号V_in取样来产生取样输入信号Vin(k+2)(未示出)。另一方面，多个切换式电容电路Cex5以及Cex6于期间k+1未被使用而继续处于闲置状态。

多个切换式电容电路Cex7以及Cex8基于多个切换信号VS2耦接至电容阵列电路CT1中的多个开关与节点N1之间，以进行模拟数字转换。响应于此模拟数字转换，残值信号Vres(k+2)(未示出)会存储于多个切换式电容电路Cex7以及Cex8。换言之，随机选出的多个切换式电容电路 Cex7以及Cex8在期间k+1用来对输入信号Vin取样，并在下一期间k+2 被用来产生残值信号Vres(k+2)。切换式电容电路Cex3以及切换式电容电路Cex4基于多个切换信号VS2分别并联耦接至电容Cint1以及电容Cint2，以传递于前一期间k+1产生的残值信号Vres(k+1)(未示出)。

图2D为根据本公开一些实施例绘制的图1的时间交错式模拟数字转换器装置100于期间k+3的示意图。应当理解，期间k+3为期间k+2之后的一期间。

于期间k+3，伪随机数值Q4具有逻辑值0。于此条件下，至少一噪声整形电路系统125使用先前闲置的多个切换式电容电路Cex5以及Cex6。因此，于期间k+3，多个切换式电容电路Cex5以及Cex6基于多个切换信号VS2耦接至电容阵列电路CT1中的多个开关与节点N1之间，以对输入信号V_in取样来产生取样输入信号Vin(k+3)(未示出)。另一方面，多个切换式电容电路Cex3以及Cex4于期间k+3未被使用而处于闲置状态。

多个切换式电容电路Cex1以及Cex2基于多个切换信号VS2耦接至电容阵列电路CT2中的多个开关与节点N2之间，以进行模拟数字转换。响应于此模拟数字转换，残值信号Vres(k+3)(未示出)会存储于多个切换式电容电路Cex1以及Cex2。切换式电容电路Cex7以及切换式电容电路Cex8基于多个切换信号VS2分别并联耦接至电容Cint1以及电容Cint2，以传递于前一期间k+2存储的残值信号Vres(k+2)(未示出)。

通过参照图2A至图2D，应可理解，至少一噪声整形电路系统125 可根据伪随机数值Q4随机地选取一组切换式电容电路。此组切换式电容电路可于当前期间进行取样，并可于下一期间存储(或产生)残值信号。于一些相关技术(例如为第二参考文献)中，残值信号是通过有规律性地切换多个电容(例如为第二参考文献中的切换式电容Cex1～Cex6)来传递以进行噪声整形。在实际应用中，若这些电容因为工艺变异等因素而存在不匹配，会造成残值电压的传递不准确。如此一来，模拟数字转换器的输出会受到具有谐波频率的噪声的影响，造成分辨率降低。相较于上述技术，于本公开一些实施例中，至少一噪声整形电路系统125额外设置了多个切换式电容电路(例如为切换式电容电路Cex7～Cex8)，并随机地选取出一组切换式电容电路来完成模拟数字转换以及噪声整形。如此一来，可避免在操作过程中有规律性地使用切换式电容来传递残值信号，进而降低具有谐波频率的噪声的影响。

应当理解，上述的设置方式是以第二参考文献为例说明，但本公开并不以此为限。例如，上述设置方式可以(但不限于)替换为第二参考文献 (或第一参考文献)中的其他实施例。若是参照第一参考文献的一些实施例实施时间交错式模拟数字转换器100，上述的至少一第一电路、至少一第二电路与至少一预设电路中每一者为一个切换式电容电路。

图3为根据本公开一些实施例绘制的图2A中的切换式电容电路Cex8 的示意图。前述多个切换式电容电路Cex1～Cex8具有相同结构。以切换式电容电路Cex8为例说明，切换式电容电路Cex8包含多个开关SW1～ SW8与电容C。电容C的第一端分别经由开关SW1、开关SW3、开关SW5 以及开关SW7耦接至图2A的节点N1、节点N2、节点N1以及节点N2。电容C的第二端分别经由开关SW2、开关SW4、开关SW6以及开关SW8 耦接至图2A的电容阵列电路CT1的开关、电容阵列电路CT2的开关、电容Cint1的一端、电容Cint2的一端。多个开关SW1～SW8操作为多工器电路310，其可根据多个切换信号VS2选择性地耦接电容C至对应电路，或是设定电容C为闲置状态。

例如，当多个开关SW1与SW2导通且其余开关SW3～SW8为关闭时，切换式电容电路Cex8可耦接至电容阵列电路CT1的开关与节点N1 之间。当多个开关SW3与SW4导通且其余开关SW1～SW2与SW5～SW8 为关闭时，切换式电容电路Cex8可耦接至电容阵列电路CT2的开关与节点N2之间。当多个开关SW5与SW6导通且其余开关SW1～SW4与 SW7～SW8为关闭时，切换式电容电路Cex8可与电容Cint1并联耦接。当多个开关SW7与SW8导通且其余开关SW1～SW6为关闭时，切换式电容电路Cex8可与电容Cint2并联耦接。

图4为根据本公开一些实施例绘制的图1的伪随机数值产生器电路 160的示意图。伪随机数值产生器电路160包含异或门电路410与多个触发器电路420～423。异或门电路410根据信号REF1以及伪随机数值Q4 产生信号Q0。于一些实施例中，多个触发器电路420～423中每一者可为D型触发器电路。多个触发器电路420～423按序串联，并根据预设时钟信号CLK按序传递信号Q0以产生伪随机数值Q4。例如，触发器电路420 根据预设时钟信号CLK将信号Q0输出为信号Q1。触发器电路421根据预设时钟信号CLK将信号Q1输出为信号Q2。触发器电路422根据预设时钟信号CLK将信号Q2输出为信号Q3。触发器电路423根据预设时钟信号CLK将信号Q3输出为伪随机数值Q4。于一些实施例中，信号REF1 为一预设值。

上述关于切换式电容电路Cex8与/或伪随机数值产生器电路160的设置方式用于示例，且本公开并不以此为限。各种类型的切换式电容电路 Cex8与/或伪随机数值产生器电路160皆为本公开所涵盖的范围。

图5为根据本公开一些实施例绘制的图1的时钟信号Φ_S1、时钟信号Φ_S2以及预设时钟信号CLK的波形示意图。在时钟信号Φ_S1为高位准的期间，电容阵列电路CT1对输入信号V_in取样。在时钟信号Φ_S2为高位准的期间，电容阵列电路CT2对输入信号V_in取样。在预设时钟信号CLK为高位准的期间，伪随机数值产生器电路160输出伪随机数值Q4。如图5 所示，在时钟信号Φ_S1或时钟信号Φ_S2具有高位准时，预设时钟信号CLK 皆为高位准。换言之，在多个电容阵列电路CT1与CT2中每一者对输入信号V_in取样时，伪随机数值产生器电路160输出伪随机数值Q4。

图6为根据本公开一些实施例绘制的一种信号转换方法600的流程图。于操作S610，通过多个电容阵列电路轮流对输入信号取样，以产生取样输入信号。于操作S620，根据取样输入信号与残值信号执行模拟数字转换，以产生至少一数字输出。于操作S630，利用多个切换式电容电路中的至少一第一电路自所述电容阵列电路中的第一电容阵列电路转移残值信号。于操作S640，自所述切换式电容电路中随机地挑选出至少一第二电路以协同所述电容阵列电路中的一第二电容阵列电路对输入信号取样。

上述多个操作的说明可参照前述各个实施例，故不重复赘述。上述信号转换方法600的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本公开的各实施例的操作方式与范围下，在信号转换方法600 下的各种操作当可适当地增加、替换、省略或以不同顺序执行(例如可以是同时执行或是部分同时执行)。

综上所述，本公开一些实施例中的时间交错式模拟数字转换器与信号转换方法可利用随机挑选电容来进行噪声整形，以降低电容不匹配的影响。

虽然本公开的实施例如上所述，然而所述实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范围，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时间交错式模拟数字转换器，包含：

多个电容阵列电路，用以轮流对一输入信号取样，以产生一取样输入信号；

至少一逐渐逼近暂存器电路系统，用以根据该取样输入信号与一残值信号执行一模拟数字转换，以产生至少一数字输出；以及

至少一噪声整形电路系统，用以利用多个切换式电容电路中的至少一第一电路自所述多个电容阵列电路中的一第一电容阵列电路转移该残值信号，并自所述多个切换式电容电路中随机地挑选出至少一第二电路以协同所述多个电容阵列电路中的一第二电容阵列电路对该输入信号取样。

2.如权利要求1所述的时间交错式模拟数字转换器，其中该至少一逐渐逼近暂存器电路系统还用以根据一伪随机数值输出多个切换信号，且该至少一噪声整形电路系统还用以根据所述多个切换信号选出该至少一第二电路。

3.如权利要求2所述的时间交错式模拟数字转换器，还包含：

一伪随机数值产生器电路，用以根据一预设时钟信号产生该伪随机数值。

4.如权利要求3所述的时间交错式模拟数字转换器，其中该伪随机数值产生器电路包含：

一异或门电路，用以根据一第一信号与该伪随机数值产生一第二信号；以及

多个触发器电路，所述多个触发器电路按序串联，并根据该预设时钟信号按序传递该第二信号以产生该伪随机数值。

5.如权利要求3所述的时间交错式模拟数字转换器，其中该伪随机数值产生器电路用以在所述多个电容阵列电路中每一者对该输入信号取样时输出该伪随机数值。

6.如权利要求2所述的时间交错式模拟数字转换器，其中当该伪随机数值具有一第一逻辑值时，该至少一噪声整形电路系统用以使用该至少一第二电路以协同该第二电容阵列电路对该输入信号取样，以产生该取样输入信号。

7.如权利要求6所述的时间交错式模拟数字转换器，其中当该伪随机数值具有一第二逻辑值时，该至少一噪声整形电路系统还用以使用所述多个切换式电容电路中的至少一预设电路以协同该第二电容阵列电路对该输入信号取样，以产生该取样输入信号。

8.如权利要求7所述的时间交错式模拟数字转换器，其中该至少一第二电路于一前一期间未连接至所述多个电容阵列电路与该至少一噪声整形电路系统，且该至少一预设电路于该前一期间耦接至该至少一噪声整形电路系统。

9.如权利要求1所述的时间交错式模拟数字转换器，其中该至少一第二电路于一下一期间还用以产生该残值信号。

10.一种信号转换方法，包含：

通过多个电容阵列电路轮流对一输入信号取样，以产生一取样输入信号；

根据该取样输入信号与一残值信号执行一模拟数字转换，以产生至少一数字输出；

利用多个切换式电容电路中的至少一第一电路自所述多个电容阵列电路中的一第一电容阵列电路转移该残值信号；以及

自所述多个切换式电容电路中随机地挑选出至少一第二电路以协同所述多个电容阵列电路中的一第二电容阵列电路对该输入信号取样。

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