TWI763228B - 具有隨機化的時間交錯式類比數位轉換器與訊號轉換方法 - Google Patents

具有隨機化的時間交錯式類比數位轉換器與訊號轉換方法 Download PDF

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Abstract

時間交錯式類比數位轉換器包含多個電容陣列電路、至少一逐漸逼近暫存器電路系統以及至少一雜訊整形電路系統。多個電容陣列電路輪流對輸入訊號取樣，以產生取樣輸入訊號。至少一逐漸逼近暫存器電路系統根據取樣輸入訊號與殘值訊號執行類比數位轉換，以產生至少一數位輸出。至少一雜訊整形電路系統利用多個切換式電容電路中之至少一第一電路自該些電容陣列電路中之第一電容陣列電路轉移殘值訊號，並自該些切換式電容電路中隨機地挑選出至少一第二電路以協同該些電容陣列電路中之第二電容陣列電路對輸入訊號取樣。

Description

具有隨機化的時間交錯式類比數位轉換器與訊號轉換方 法
本案是關於類比數位轉換器，尤其是關於具有隨機化以及雜訊整形(noise shaping)功能的時間交錯式類比數位轉換器與訊號轉換方法。
在混訊(mixed signal)電路中，電容常被用來傳遞於前一期間所儲存的訊號。然而，在實際應用中，若多個電容之間存在不匹配，無法準確傳遞上述的訊號。如此一來，在混訊電路的輸出可能會受到具有諧波頻率(harmonic tone)的雜訊之影響，造成混訊電路的等效解析度降低。
於一些實施例中，時間交錯式類比數位轉換器包含複數個電容陣列電路、至少一逐漸逼近暫存器電路系統以及至少一雜訊整形電路系統。複數個電容陣列電路用以輪流對一輸入訊號取樣，以產生一取樣輸入訊號。至少一逐漸逼近暫存器電路系統用以根據該取樣輸入訊號與一殘值訊號執行一類比 數位轉換，以產生至少一數位輸出。至少一雜訊整形電路系統用以利用複數個切換式電容電路中之至少一第一電路自該些電容陣列電路中之一第一電容陣列電路轉移該殘值訊號，並自該些切換式電容電路中隨機地挑選出至少一第二電路以協同該些電容陣列電路中之一第二電容陣列電路對該輸入訊號取樣。
於一些實施例中，訊號轉換方法包含下列操作：藉由複數個電容陣列電路輪流對一輸入訊號取樣，以產生一取樣輸入訊號；根據該取樣輸入訊號與一殘值訊號執行一類比數位轉換，以產生至少一數位輸出；利用複數個切換式電容電路中之至少一第一電路自該些電容陣列電路中之一第一電容陣列電路轉移該殘值訊號；以及自該些切換式電容電路中隨機地挑選出至少一第二電路以協同該些電容陣列電路中之一第二電容陣列電路對該輸入訊號取樣。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100:時間交錯式類比數位轉換器
120,122:雜訊整形電路系統
125:至少一雜訊整形電路系統
140,142:逐漸逼近暫存器電路系統
140A,140B:量化器電路
142A,142B:控制邏輯電路
145:至少一逐漸逼近暫存器電路系統
160:偽隨機數值產生器電路
310:多工器電路
410:互斥或閘電路
420~423:正反器電路
600:訊號轉換方法
C,Cint1,Cint2:電容
Cex1~Cex8:切換式電容電路
CLK:預設時脈訊號
CT1,CT2:電容陣列電路
Dout1,Dout2:數位輸出
N1,N2:節點
Q4:偽隨機數值
REF1,Q0~Q3:訊號
S1,S2:開關
S610,S620,S630,S640:操作
SW1~SW8:開關
Vin:輸入訊號
Vin(k):取樣輸入訊號
Vres(k-1):殘值訊號
Vrefp,Vrefn:共模電壓
VS1,VS2:切換訊號
VS11:第一部分
VS12:第二部分
ΦS1,ΦS2:時脈訊號
〔圖1〕為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器之示意圖；〔圖2A〕為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器於期間k之示意圖；〔圖2B〕為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器於期間k+1之示意圖； 〔圖2C〕為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器於期間k+2之示意圖；〔圖2D〕為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器於期間k+3之示意圖；〔圖3〕為根據本案一些實施例繪製圖2A中的切換式電容電路之示意圖；〔圖4〕為根據本案一些實施例繪製圖1的偽隨機數值產生器電路之示意圖；〔圖5〕為根據本案一些實施例繪製圖1的多個時脈訊號之波形示意圖；以及〔圖6〕為根據本案一些實施例繪製一種訊號轉換方法的流程圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述 並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器100之示意圖。於一些實施例中，時間交錯式類比數位轉換器100操作為時間交錯式逐漸逼近暫存器(successive approximation register,SAR)類比數位轉換器。
時間交錯式類比數位轉換器100包含開關S1、開關S2、電容陣列電路CT1、電容陣列電路CT2、至少一雜訊整形(noise shaping)電路系統125以及至少一SAR電路系統145。
開關S1以及開關S2分別根據時脈訊號ΦS1以及時脈訊號ΦS2導通，使得輸入訊號Vin輪流地被電容陣列電路CT1以及電容陣列電路CT2取樣，以產生對應的取樣輸入訊號Vin(k)。例如，在期間k，開關S2導通且開關S1不導通。於此條件下，電容陣列電路CT1提供於前一期間k-1所取樣的輸入訊號Vin(k-1)(未示出)給至少一SAR電路系統145進行類比數位轉換，且電容陣列電路CT2對當前輸入訊號Vin取樣，以產生取樣輸入訊號Vin(k)。接著，在期間k+1，開關S1導通且開關S2不導通。於此條件下，電容陣列電路CT2提供取樣輸入訊號Vin(k)給至少一SAR電路系統145進行類比數位轉換，且電容陣列電路CT1對輸入訊號Vin取樣，以產生取樣輸入訊號Vin(k+1)(未示出)。
至少一雜訊整形電路系統125用以自電容陣列電路CT1或電容陣列電路CT2接收殘值(residue)訊號，以執行雜訊整形的操作。例如，在期間k，電容陣列電路CT2提供於前一期間k-1內產生的殘值訊號Vres(k-1)給至少一雜訊整形電路系統125。接著，在期間k+1，電容陣列電路CT1提供於前一期間k內 的殘值訊號Vres(k)(未示出)給至少一雜訊整形電路系統125。於一些實施例中，雜訊整形的操作可藉由對殘值訊號Vres(k-1)以及取樣輸入訊號Vin(k)的積分完成。
於一些實施例中，至少一雜訊整形電路系統125包含多個切換式電容電路(例如為圖2A的切換式電容電路Cex1~Cex8)。這些切換式電容電路可用以自電容陣列電路CT1與電容陣列電路CT2接收殘值訊號，並可用以協同電容陣列電路CT1或電容陣列電路CT2對輸入訊號Vin取樣。例如，至少一雜訊整形電路系統125可利用多個切換式電容電路中之至少一第一電路自電容陣列電路CT1(或電容陣列電路CT2)轉移殘值訊號，並在多個切換式電容電路中隨機挑選出至少一第二電路，以協同電容陣列電路CT2(或電容陣列電路CT1)對輸入訊號Vin取樣。其中，至少一第一電路不同於該至少一第二電路。關於此處操作將於後參照圖2A至圖2D詳細說明。
至少一SAR電路系統145基於取樣輸入訊號Vin(k)與殘值訊號Vres(k-1)執行類比數位轉換，以控制多個電容陣列電路CT1與CT2中之一對應者接收共模電壓Vrefp與共模電壓Vrefn，以產生至少一數位輸出(例如為圖2A的數位輸出Dout1與數位輸出Dout2)。
於一些實施例中，時間交錯式類比數位轉換器100更包含偽隨機數值產生器電路160，其用以根據預設時脈訊號CLK產生偽隨機數值Q4。至少一SAR電路系統145基於取樣輸入訊號Vin(k)與殘值訊號Vres(k-1)執行二元搜索(binary search)演算法以產生多個切換訊號VS1。其中，多個切換訊號VS1中的第一部分VS11用於控制電容陣列電路CT1電容陣列電路CT2，且多個切換訊號VS1中的第二部分VS12用於控制至少一雜訊整形電路系統125中的多個切換式 電容電路。至少一SAR電路系統145更根據偽隨機數值Q4調整多個切換訊號VS1中的第二部分VS12，以產生多個切換訊號VS2。至少一雜訊整形電路系統125可根據多個切換訊號VS2在多個切換式電容電路中隨機挑選出前述的至少一第二電路。關於此處操作將於後參照圖2A至圖2D詳細說明。
於一些實施例中，至少一SAR電路系統145包含至少一控制邏輯電路(例如為圖2A的控制邏輯電路140B以及控制邏輯電路142B)與隨機化電路。至少一控制邏輯電路可用以執行二元搜索演算法以產生多個切換訊號VS1。隨機化電路可根據偽隨機數值Q4調整第二部分VS12，以產生多個切換訊號VS2。於一些實施例中，控制邏輯電路與隨機化電路中每一者可由(但不限於)一或多個邏輯電路、控制器電路或數位訊號處理器電路實施。
於一些實施例中，時間交錯式類比數位轉換器100之實施方式可參考第一參考文獻(美國專利US 10,778,242)與/或第二參考文獻(美國專利US 10,790,843)。例如，電容陣列電路CT1以及電容陣列電路CT2相同於上述兩篇參考文獻的電容陣列CT1以及電容陣列CT2。於一些實施例中，至少一雜訊整形電路系統125可包含第一參考文獻中的切換式電路系統120，或可包含第二參考文獻中的多個雜訊整形電路系統120與122。於一些實施例中，至少一SAR電路系統145可包含第一參考文獻中的SAR電路系統140，或可包含第二參考文獻中的多個SAR電路系統140與142。關於至少一雜訊整形電路系統125與至少一SAR電路系統145的具體實施方式與相關操作可參考上述參考文獻，於此不再重複贅述。
為方便理解，以下段落將利用第二參考文獻中的一些實施例說明時間交錯式類比數位轉換器100之一些實施方式與相關操作，但本案並不以此 為限。應當理解，各種可實施雜訊整形的時間交錯式SAR類比數位轉換器皆為本案所涵蓋的範圍。例如，於另一些實施例中，多個切換式電容電路中被隨機選出的至少一第二電路之一端(例如為電容的一個電極板)可產生殘值訊號，且至少一雜訊整形電路系統120可對此殘值訊號進行雜訊整形。
圖2A為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器100於期間k之示意圖。類似於第二參考文獻，於此例中，至少一雜訊整形電路系統125包含雜訊整形電路系統120與雜訊整形電路系統122，其中雜訊整形電路系統120包含電容Cint1，且雜訊整形電路系統122包含電容Cint2。雜訊整形電路系統120與雜訊整形電路系統122共同包含多個切換式電容電路Cex1~Cex8。類似於第二參考文獻，至少一SAR電路系統145包含SAR電路系統140與SAR電路系統142，其中SAR電路系統140包含量化器電路140A與控制邏輯電路140B，且SAR電路系統142包含量化器電路142A與控制邏輯電路142B。上述的各個電路之詳細操作可參照第二參考文獻，於此不再贅述。
於期間k，切換式電容電路Cex1以及切換式電容電路Cex2基於切換訊號VS2耦接至電容陣列電路CT1中的多個開關與節點N1之間，以進行類比數位轉換。響應於此類比數位轉換，殘值訊號Vres(k)(未示出)會儲存於切換式電容電路Cex1以及切換式電容電路Cex2。切換式電容電路Cex5以及切換式電容電路Cex6基於多個切換訊號VS2分別並聯耦接電容Cint1以及電容Cint2，以自電容陣列電路CT2傳遞於前一期間k-1產生的殘值訊號Vres(k-1)(未示出)。
相較於第二參考文獻，多個雜訊整形電路系統120與122更包含多個切換式電容電路Cex7~Cex8。於一些實施例中，若偽隨機數值Q4為第一邏輯值(例如為邏輯值0)，至少一雜訊整形電路系統125使用前述的至少一第二 電路(於此例中為多個切換式電容電路Cex7~Cex8)來協同電容陣列電路CT2對輸入訊號Vin取樣，以產生取樣輸入訊號Vin(k)。或者，若偽隨機數值Q4為第二邏輯值(例如為邏輯值1)，至少一雜訊整形電路系統125使用多個切換式電容電路Cex1~Cex8中的至少一預設電路(例如可為於前一期間k-1耦接於至少一雜訊整形電路系統125的多個切換式電容電路Cex3以及Cex4；可參照第二參考文獻)來協同電容陣列電路CT2對輸入訊號Vin取樣，以產生取樣輸入訊號Vin(k)(未示出)。
如圖2A所示，於此例中，偽隨機數值Q4為邏輯值1。於此條件下，至少一雜訊整形電路系統125使用預設的多個切換式電容電路Cex3以及Cex4。因此，於期間k，多個切換式電容電路Cex3以及Cex4基於多個切換訊號VS2耦接至電容陣列電路CT2中的多個開關與節點N2之間，以對輸入訊號Vin取樣來產生取樣輸入訊號Vin(k)(未示出)。另一方面，多個切換式電容電路Cex7以及Cex8於期間k未被使用(即未連接至電容陣列電路CT1、電容陣列電路CT2與/或至少一雜訊整形電路系統125)而處於閒置(idle)狀態。
圖2B為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器100於期間k+1之示意圖。應當理解，期間k+1為期間k之後的一期間。
於期間k+1，偽隨機數值Q4具有邏輯值0。於此條件下，至少一雜訊整形電路系統125使用先前閒置的多個切換式電容電路Cex7以及Cex8(即至少一第二電路)。因此，於期間k+1，多個切換式電容電路Cex7以及Cex8基於多個切換訊號VS2耦接至電容陣列電路CT1中的多個開關與節點N1之間，以對輸入訊號Vin取樣來產生取樣輸入訊號Vin(k+1)(未示出)。另一方面，多個切換式電容電路Cex5以及Cex6於期間k+1未被使用而處於閒置狀態。
多個切換式電容電路Cex3以及Cex4基於多個切換訊號VS2耦接至電容陣列電路CT2中的多個開關與節點N2之間，以進行類比數位轉換。響應於此類比數位轉換，殘值訊號Vres(k+1)(未示出)會儲存於多個切換式電容電路Cex3以及Cex4。切換式電容電路Cex1以及切換式電容電路Cex2基於多個切換訊號VS2分別並聯耦接至電容Cint1以及電容Cint2，以傳遞於前一期間k產生的殘值訊號Vres(k)(未示出)。
圖2C為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器100於期間k+2之示意圖。應當理解，期間k+2為期間k+1之後的一期間。
於期間k+2，偽隨機數值Q4具有邏輯值1。於此條件下，至少一雜訊整形電路系統125使用預設的多個切換式電容電路Cex1以及Cex2(即為在前一期間k+1耦接於至少一雜訊整形電路系統125的多個切換式電容電路)。因此，於期間k+2，多個切換式電容電路Cex1以及Cex2基於多個切換訊號VS2耦接至電容陣列電路CT2中的多個開關與節點N2之間，以對輸入訊號Vin取樣來產生取樣輸入訊號Vin(k+2)(未示出)。另一方面，多個切換式電容電路Cex5以及Cex6於期間k+2未被使用而繼續處於閒置狀態。
多個切換式電容電路Cex7以及Cex8基於多個切換訊號VS2耦接至電容陣列電路CT1中的多個開關與節點N1之間，以進行類比數位轉換。響應於此類比數位轉換，殘值訊號Vres(k+2)(未示出)會儲存於多個切換式電容電路Cex7以及Cex8。換言之，隨機選出的多個切換式電容電路Cex7以及Cex8在期間k+1用來對輸入訊號Vin取樣，並在下一期間k+2被用來產生殘值訊號Vres(k+2)。切換式電容電路Cex3以及切換式電容電路Cex4基於多個切換訊號 VS2分別並聯耦接至電容Cint1以及電容Cint2，以傳遞於前一期間k+1產生的殘值訊號Vres(k+1)(未示出)。
圖2D為根據本案一些實施例繪製圖1的時間交錯式類比數位轉換器100於期間k+3之示意圖。應當理解，期間k+3為期間k+2之後的一期間。
於期間k+3，偽隨機數值Q4具有邏輯值0。於此條件下，至少一雜訊整形電路系統125使用先前閒置的多個切換式電容電路Cex5以及Cex6。因此，於期間k+3，多個切換式電容電路Cex5以及Cex6基於多個切換訊號VS2耦接至電容陣列電路CT1中的多個開關與節點N1之間，以對輸入訊號Vin取樣來產生取樣輸入訊號Vin(k+3)(未示出)。另一方面，多個切換式電容電路Cex3以及Cex4於期間k+3未被使用而處於閒置狀態。
多個切換式電容電路Cex1以及Cex2基於多個切換訊號VS2耦接至電容陣列電路CT2中的多個開關與節點N2之間，以進行類比數位轉換。響應於此類比數位轉換，殘值訊號Vres(k+3)(未示出)會儲存於多個切換式電容電路Cex1以及Cex2。切換式電容電路Cex7以及切換式電容電路Cex8基於多個切換訊號VS2分別並聯耦接至電容Cint1以及電容Cint2，以傳遞於前一期間k+2儲存的殘值訊號Vres(k+2)(未示出)。
藉由參照圖2A至圖2D，應可理解，至少一雜訊整形電路系統125可根據偽隨機數值Q4隨機地選取一組切換式電容電路。此組切換式電容電路於可於當前期間進行取樣，並可於下一期間儲存(或產生)殘值訊號。於一些相關技術(例如為第二參考文獻)中，殘值訊號是藉由有規律性地切換多個電容(例如為第二參考文獻中的切換式電容電路Cex1~Cex6)來傳遞以進行雜訊整形。在實際應用中，若這些電容因為製程變異等因素而存在不匹配，會造 成殘值電壓之傳遞不準確。如此一來，類比數位轉換器的輸出會受到具有諧波頻率之雜訊的影響，造成解析度降低。相較於上述技術，於本案一些實施例中，至少一雜訊整形電路系統125額外設置了多個切換式電容電路(例如為切換式電容電路Cex7~Cex8)，並隨機地選取出一組切換式電容電路來完成類比數位轉換以及雜訊整形。如此一來，可避免在操作過程中有規律性地使用切換式電容電路來傳遞殘值訊號，進而降低具有諧波頻率之雜訊的影響。
應當理解，上述的設置方式是以第二參考文獻為例說明，但本案並不以此為限。例如，上述設置方式可以(但不限於)替換為第二參考文獻(或第一參考文獻)中的其他實施例。若是參照第一參考文獻的一些實施例實施時間交錯式類比數位轉換器100，上述的至少一第一電路、至少一第二電路與至少一預設電路中每一者為一個切換式電容電路。
圖3為根據本案一些實施例繪製圖2A中的切換式電容電路Cex8之示意圖。前述多個切換式電容電路Cex1~Cex8具有相同結構。以切換式電容電路Cex8為例說明，切換式電容電路Cex8包含多個開關SW1~SW8與電容C。電容C的第一端分別經由開關SW1、開關SW3、開關SW5以及開關SW7耦接至圖2A的節點N1、節點N2、節點N1以及節點N2。電容C的第二端分別經由開關SW2、開關SW4、開關SW6以及開關SW8耦接至圖2A的電容陣列電路CT1之開關、電容陣列電路CT2之開關、電容Cint1的一端、電容Cint2的一端。多個開關SW1~SW8操作為多工器電路310，其可根據多個切換訊號VS2選擇性地耦接電容C至對應電路，或是設定電容C為閒置狀態。
例如，當多個開關SW1與SW2導通且其餘開關SW3~SW8為關閉時，切換式電容電路Cex8可耦接至電容陣列電路CT1之開關與節點N1之間。 當多個開關SW3與SW4導通且其餘開關SW1~SW2與SW5~SW8為關閉時，切換式電容電路Cex8可耦接至電容陣列電路CT2之開關與節點N2之間。當多個開關SW5與SW6導通且其餘開關SW1~SW4與SW7~SW8為關閉時，切換式電容電路Cex8可與電容Cint1並聯耦接。當多個開關SW7與SW8導通且其餘開關SW1~SW6為關閉時，切換式電容電路Cex8可與電容Cint2並聯耦接。
圖4為根據本案一些實施例繪製圖1的偽隨機數值產生器電路160之示意圖。偽隨機數值產生器電路160包含互斥或閘電路410與多個正反器電路420~423。互斥或閘電路410根據訊號REF1以及偽隨機數值Q4產生訊號Q0。於一些實施例中，多個正反器電路420~423中每一者可為D型正反器電路。多個正反器電路420~423依序串聯，並根據預設時脈訊號CLK依序傳遞訊號Q0以產生偽隨機數值Q4。例如，正反器電路420根據預設時脈訊號CLK將訊號Q0輸出為訊號Q1。正反器電路421根據預設時脈訊號CLK將訊號Q1輸出為訊號Q2。正反器電路422根據預設時脈訊號CLK將訊號Q2輸出為訊號Q3。正反器電路423根據預設時脈訊號CLK將訊號Q3輸出為偽隨機數值Q4。於一些實施例中，訊號REF1為一預設值。
上述關於切換式電容電路Cex8與/或偽隨機數值產生器電路160的設置方式用於示例，且本案並不以此為限。各種類型的切換式電容電路Cex8與/或偽隨機數值產生器電路160皆為本案所涵蓋的範圍。
圖5為根據本案一些實施例繪製圖1的時脈訊號ΦS1、時脈訊號ΦS2以及預設時脈訊號CLK之波形示意圖。在時脈訊號ΦS1為高位準的期間，電容陣列電路CT1對輸入訊號Vin取樣。在時脈訊號ΦS2為高位準的期間，電容陣列電路CT2對輸入訊號Vin取樣。在預設時脈訊號CLK為高位準的期間，偽隨機 數值產生器電路160輸出偽隨機數值Q4。如圖5所示，在時脈訊號ΦS1或時脈訊號ΦS2具有高位準時，預設時脈訊號CLK皆為高位準。換言之，在多個電容陣列電路CT1與CT2中每一者對輸入訊號Vin取樣時，偽隨機數值產生器電路160輸出偽隨機數值Q4。
圖6為根據本案一些實施例繪製一種訊號轉換方法600的流程圖。於操作S610，藉由複數個電容陣列電路輪流對輸入訊號取樣，以產生取樣輸入訊號。於操作S620，根據取樣輸入訊號與殘值訊號執行類比數位轉換，以產生至少一數位輸出。於操作S630，利用複數個切換式電容電路中之至少一第一電路自該些電容陣列電路中之第一電容陣列電路轉移殘值訊號。於操作S640，自該些切換式電容電路中隨機地挑選出至少一第二電路以協同該些電容陣列電路中之一第二電容陣列電路對輸入訊號取樣。
上述多個操作之說明可參照前述各個實施例，故不重複贅述。上述訊號轉換方法600的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在訊號轉換方法600下的各種操作當可適當地增加、替換、省略或以不同順序執行(例如可以是同時執行或是部分同時執行)。
綜上所述，本案一些實施例中的時間交錯式類比數位轉換器與訊號轉換方法可利用隨機挑選電容來進行雜訊整形，以降低電容不匹配的影響。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術 特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:時間交錯式類比數位轉換器
125:至少一雜訊整形電路系統
145:至少一逐漸逼近暫存器電路系統
160:偽隨機數值產生器電路
CLK:預設時脈訊號
CT1,CT2:電容陣列電路
Dout1,Dout2:數位輸出
Q4:偽隨機數值
S1,S2:開關
Vin:輸入訊號
Vin(k):取樣輸入訊號
Vres(k-1):殘值訊號
Vrefp,Vrefn:共模電壓
VS1,VS2:切換訊號
VS11:第一部分
VS12:第二部分
ΦS1,ΦS2:時脈訊號

Claims (10)

  1. 一種時間交錯式類比數位轉換器，包含：複數個電容陣列電路，用以輪流對一輸入訊號取樣，以產生一取樣輸入訊號；至少一逐漸逼近暫存器電路系統，用以根據該取樣輸入訊號與一殘值訊號執行一類比數位轉換，以產生至少一數位輸出；以及至少一雜訊整形電路系統，用以利用複數個切換式電容電路中之至少一第一電路自該些電容陣列電路中之一第一電容陣列電路轉移該殘值訊號，並自該些切換式電容電路中隨機地挑選出至少一第二電路以協同該些電容陣列電路中之一第二電容陣列電路對該輸入訊號取樣。
  2. 如請求項1之時間交錯式類比數位轉換器，其中該至少一逐漸逼近暫存器電路系統更用以根據一偽隨機數值輸出複數個切換訊號，且該至少一雜訊整形電路系統更用以根據該些切換訊號選出該至少一第二電路。
  3. 如請求項2之時間交錯式類比數位轉換器，更包含：一偽隨機數值產生器電路，用以根據一預設時脈訊號產生該偽隨機數值。
  4. 如請求項3之時間交錯式類比數位轉換器，其中該偽隨機數值產生器電路包含：一互斥或閘電路，用以根據一第一訊號與該偽隨機數值產生一第二訊號；以及複數個正反器電路，該些正反器電路依序串聯，並根據該預設時脈訊號依序傳遞該第二訊號以產生該偽隨機數值。
  5. 如請求項3之時間交錯式類比數位轉換器，其中該偽隨機數值產生器電路用以在該些電容陣列電路中每一者對該輸入訊號取樣時輸出該偽隨機數值。
  6. 如請求項2之時間交錯式類比數位轉換器，其中當該偽隨機數值具有一第一邏輯值時，該至少一雜訊整形電路系統用以使用該至少一第二電路以協同該第二電容陣列電路對該輸入訊號取樣，以產生該取樣輸入訊號。
  7. 如請求項6之時間交錯式類比數位轉換器，其中當該偽隨機數值具有一第二邏輯值時，該至少一雜訊整形電路系統更用以使用該些切換式電容電路中之至少一預設電路以協同該第二電容陣列電路對該輸入訊號取樣，以產生該取樣輸入訊號。
  8. 如請求項7之時間交錯式類比數位轉換器，其中該至少一第二電路於一前一期間未連接至該些電容陣列電路與該至少一雜訊整形電路系統，且該至少一預設電路於該前一期間耦接至該至少一雜訊整形電路系統。
  9. 如請求項1之時間交錯式類比數位轉換器，其中該至少一第二電路於一下一期間更用以產生該殘值訊號。
  10. 一種訊號轉換方法，包含：藉由複數個電容陣列電路輪流對一輸入訊號取樣，以產生一取樣輸入訊號；根據該取樣輸入訊號與一殘值訊號執行一類比數位轉換，以產生至少一數位輸出；利用複數個切換式電容電路中之至少一第一電路自該些電容陣列電路中之一第一電容陣列電路轉移該殘值訊號；以及自該些切換式電容電路中隨機地挑選出至少一第二電路以協同該些電容陣列電路中之一第二電容陣列電路對該輸入訊號取樣。
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