TWI535219B - 非同步逐漸逼近式類比至數位轉換器 - Google Patents

Description

非同步逐漸逼近式類比至數位轉換器

本發明係有關一種逐漸逼近式（successive approximation register, SAR）類比至數位轉換器，特別是關於一種非同步逐漸逼近式類比至數位轉換器。

逐漸逼近式（SAR）類比至數位轉換器為類比至數位轉換器的一種，用以將類比信號轉換為相應的數位信號。逐漸逼近式類比至數位轉換器係藉由比較與搜尋所有量化階層，以得到數位輸出。逐漸逼近式類比至數位轉換器所需電路面積與成本較其他類比至數位轉換器來得少，然而需要較多週期才能得到數位輸出，因此不適於高速的應用。

為了加速操作，因而有非同步逐漸逼近式類比至數位轉換器的提出。然而，傳統非同步逐漸逼近式類比至數位轉換器會在電容器尚未穩定前即進行比較，造成非完全的穩定，因而產生錯誤的數位輸出。

鑑於傳統逐漸逼近式類比至數位轉換器無法有效且正確地提升操作速度，因此亟需提出一種新穎的逐漸逼近式類比至數位轉換器，以克服傳統逐漸逼近式類比至數位轉換器的缺點。

鑑於上述，本發明實施例的目的之一在於提出一種逐漸逼近式（SAR）類比至數位轉換器，其於比較或/且穩定期間，以非同步方式來操作。

根據本發明實施例，逐漸逼近式（SAR）類比至數位轉換器包含取樣電路、比較器及一對陣列。取樣電路對一輸入電壓進行取樣，以產生取樣輸入電壓。比較器接收取樣輸入電壓。每一陣列包含多個獨立切換的二元加權電容器，其分別藉由多個相位開關以耦接至比較器的輸出。當前一位元完成比較時，目前位元相應之相位開關的相位信號變為主動，且當目前位元完成比較時，相應的相位信號變為非主動。

第一圖顯示本發明實施例之逐漸逼近式（SAR）類比至數位轉換器100的電路。實施例採用差動信號形式，其輸入電壓包含二互補信號（或差動信號對）Vin與Vip。

本實施例之逐漸逼近式類比至數位轉換器100包含取樣電路11，受控於取樣時脈Clks，對輸入電壓Vin/Vip進行取樣，以產生取樣輸入電壓。逐漸逼近式類比至數位轉換器100還包含（類比）比較器12，具非反相輸入與反相輸入，分別接收取樣輸入電壓的互補信號。

逐漸逼近式類比至數位轉換器100包含數位至類比轉換器，其包含一對陣列（13A與13B），每一陣列包含獨立切換二元加權（binary weighted）電容器131（C1~Cn）。對於第一陣列13A，電容器131（C1~Cn）的第一端耦接至比較器12的非反相輸入，且電容器131（C1~Cn）的第二端分別藉由相位開關132（SW1~SWn）切換耦接至比較器12的第一輸出。類似的情形，對於第二陣列13B，電容器131（C1~Cn）的第一端耦接至比較器12的反相輸入，且電容器131（C1~Cn）的第二端分別藉由相位開關132（SW1~SWn）切換耦接至比較器12的第二輸出。

根據第一圖所例示的逐漸逼近式類比至數位轉換器100，比較器12從最高有效位元（MSB）至最低有效位元（LSI）依序進行二元搜尋（binary search）的比較。舉例而言，電容器131（C1~Cn）分別相應至位元1至位元n，其中電容器131（C1）具最大電容值而相應至最高有效位元，電容器131（Cn）具最小電容值而相應至最低有效位元。進行比較的位元所相應的相位開關132受控於相應的相位信號而閉合，其他的相位開關132則斷開。例如，進行比較的位元2所相應的相位開關132（SW2）受控於相應的相位信號（Phase_2）而閉合，其他的相位開關132（SW1與SW3~SWn）則斷開。

根據實施例的特徵之一，於進行二元搜尋比較的相位開關132係以非同步方式來操作的。一般來說，較低有效位元於進行二元搜尋比較所需時間大於較高有效位元。詳而言之，當前一位元（例如，位元m）完成比較，換句話說，跨於陣列（13A與13B）的相應電容器131（Cm）的電壓被分開（一個為邏輯“1”，另一個為邏輯“0”），則目前位元（例如，位元m+1）相應的相位信號（例如，Phase_m+1）變為主動（以閉合相應的相位開關SWm+1）。當目前位元（位元m+1）完成比較，換句話說，跨於陣列（13A與13B）的相應電容器131（Cm+1）的電壓被分開（一個為邏輯“1”，另一個為邏輯“0”），則目前位元（例如，位元m+1）相應的相位信號（Phase_m+1）變為非主動（以斷開相應的相位開關SWm+1）。

上述比較的完成可由時序邏輯14來偵測，該時序邏輯14可由多個或閘（OR gate）141組成，其分別對應至二元搜尋的多個位元。每一或閘141的二輸入分別接收相應電容器131的反相邏輯狀態，因而產生完成信號（Clk1/Clk2…/Clkn）。藉此，當某一位元完成比較，換句話說，跨於陣列（13A與13B）的相應電容器131的電壓被分開（一個為邏輯“1”，另一個為邏輯“0”），則或閘141的輸出（由原來的邏輯“0”）變為邏輯“1”。在本實施例中，為了不影響到電容器131的電荷，因此改為擷取閂鎖器133與反相器134之間的中間節點，以間接得到電容器131的跨壓，其中閂鎖器133與反相器134設於相位開關132與電容器131之間。如第一圖所示，閂鎖器133包含交叉耦合的二反相器，其形成一閉合迴路。閂鎖器133的細節將於後續篇幅描述。

如前所述，當前一位元完成比較，則相位信號變為主動；且當目前位元完成比較，則相位信號變為非主動。在一實施例中，如第二圖所示，位元i+1的相位信號（Phase_i+1）可使用及閘（AND gate）35來產生，其二輸入分別接收前一位元i的完成信號Clki與目前位元i+1的反相完成信號/Clki+1。第三圖例示產生相位信號的相關時序圖。值得注意的是，對於位元1的相位信號（Phase_1），係以反相取樣時脈/Clks以取代完成信號Clki。

根據上述實施例，不但相位開關132於二元搜尋時可採用非同步方式來操作，且使用簡單邏輯電路，例如或閘14組成的時序邏輯14（第一圖）與及閘35（第二圖），可降低逐漸逼近式類比至數位轉換器之控制電路的複雜性。

第四圖顯示本發明另一實施例之逐漸逼近式類比至數位轉換器400的電路。本實施例的架構類似於第一圖所示實施例，不同的地方在於本實施例使用一或多個延遲單元（例如反相器）142，串接於部分或閘141的後面。根據本實施例的特徵之一，較高有效位元所使用的延遲單元142多於較低有效位元，其原因在於，具較大電容值的電容器131需要較多時間來達到穩定。

根據本實施例的另一特徵，數位至類比轉換器（13A與13B）的穩定時間是為非同步或可調適的（adaptive）。在本實施例中，僅有當比較器12的輸出電壓Vop與Von變為有效且電容器131變為穩定，比較器12才進行比較。第五圖顯示產生比較時脈Clkc的電路，可適用於第四圖的逐漸逼近式類比至數位轉換器400。如圖所示，及閘51接收比較器12的輸出電壓Vop與Von，以產生有效信號（valid）。僅有當有效信號（Valid）變為主動（邏輯“1”）且至少一相位信號（Phase_1/Phase_2…）（特別是較高有效位元相應的相位信號）變為主動（邏輯“1”）時，比較時脈Clkc才會變為主動。

第六A圖顯示本發明實施例之第一圖的閂鎖器133的詳細電路。第六A圖所示電路包含一對閂鎖器133，對應至位元i（亦即，bitp,i與bitn,i）。

在本實施例中，閂鎖器133主要包含記憶電路（M1~M5），其包含交叉耦接電晶體（例如P型金屬氧化物半導體（PMOS）電晶體）M1與M2；二比較電晶體（例如N型金屬氧化物半導體（NMOS）電晶體）M3與M4，分別接收比較器12的比較輸出Cout_n與Cout_p；及相位電晶體（例如N型金屬氧化物半導體電晶體）M5，接收相位信號（Phase,i）。閂鎖器133還包含二完成電晶體（例如P型金屬氧化物半導體電晶體）M6與M7，分別併聯至電晶體M1與M2，並接收完成信號（CLK,i-1）。閂鎖器133還可包含二重置電晶體（例如P型金屬氧化物半導體電晶體）M8與M9，分別併聯至電晶體M6與M7，並接收重置信號（reset），其同於反相取樣時脈/Clks。二反相器135分別接收記憶電路（M1~M5）的輸出。反相器135的輸出則饋至或閘141（第一圖）的輸入。

第六B圖至第六E圖顯示第六A圖之閂鎖器133的操作階段。第六B圖的實線表示重置（reset）階段的信號路徑，取樣輸入電壓Vdacp與Vdacn累積於電容器131的上板。當重置信號（reset）與完成信號（Clk,i-1）皆為邏輯“0”時，閂鎖器133被重置，使得電容器131的下板被重置為預設電壓（例如Vdd）。

接著，第六C圖的實線表示閒置（idle）階段的信號路徑，重置信號（reset）變為邏輯“1”而完成信號（CLK,i-1）維持邏輯“0”，使得電容器131的下板電壓（例如Vdd）得以維持，而不會被放電。

接下來，第六D圖的實線表示切換（switching）階段的信號路徑，相位信號（Phase,i）變為主動而啟動相位電晶體M5，使得比較電晶體M3與M4得以接收比較器12的比較輸出Cout_n與Cout_p。

最後，第六E圖的實線表示閂鎖（latch）階段的信號路徑，相位電晶體M5被關閉，儲存於記憶電路（M1~M5）的資料在下一重置階段前都會被閂鎖住。

以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

100‧‧‧逐漸逼近式類比至數位轉換器
400‧‧‧逐漸逼近式類比至數位轉換器
11‧‧‧取樣電路
12‧‧‧比較器
13A‧‧‧第一陣列
13B‧‧‧第二陣列
131‧‧‧電容器
132‧‧‧相位開關
133‧‧‧閂鎖器
134‧‧‧反相器
135‧‧‧反相器
14‧‧‧時序邏輯
141‧‧‧或閘
142‧‧‧延遲單元
35‧‧‧及閘
51‧‧‧及閘
Vin‧‧‧輸入電壓
Vip‧‧‧輸入電壓
Clks‧‧‧取樣時脈
/Clks‧‧‧反相取樣時脈
C1~Cn‧‧‧電容器
SW1~SWn‧‧‧相位開關
Phase_1~Phase_n‧‧‧相位信號
Clk1~Clkn‧‧‧完成信號
Vop‧‧‧輸出電壓
Von‧‧‧輸出電壓
Clkc‧‧‧比較時脈
Valid‧‧‧有效信號
bitp,i‧‧‧位元i
bitn,i‧‧‧位元i
M1~M9‧‧‧電晶體
Cout_n‧‧‧比較輸出
Cout_p‧‧‧比較輸出
Phase,i‧‧‧相位信號
CLK,i-1‧‧‧完成信號
reset‧‧‧重置信號
Vdacp‧‧‧取樣輸入電壓
Vdacn‧‧‧取樣輸入電壓

第一圖顯示本發明實施例之逐漸逼近式（SAR）類比至數位轉換器的電路。 第二圖顯示第一圖之逐漸逼近式類比至數位轉換器的相位信號之產生電路。 第三圖例示第二圖之相位信號產生的相關時序圖。 第四圖顯示本發明另一實施例之逐漸逼近式類比至數位轉換器的電路。 第五圖顯示產生比較時脈的電路，可適用於第四圖的逐漸逼近式類比至數位轉換器。 第六A圖顯示本發明實施例之第一圖的閂鎖器的詳細電路。 第六B圖至第六E圖顯示第六A圖之閂鎖器的操作階段。

100‧‧‧逐漸逼近式類比至數位轉換器

11‧‧‧取樣電路

12‧‧‧比較器

13A‧‧‧第一陣列

13B‧‧‧第二陣列

131‧‧‧電容器

132‧‧‧相位開關

133‧‧‧閂鎖器

134‧‧‧反相器

14‧‧‧時序邏輯

141‧‧‧或閘

Vin‧‧‧輸入電壓

Vip‧‧‧輸入電壓

Clks‧‧‧取樣時脈

C1~Cn‧‧‧電容器

SW1~SWn‧‧‧相位開關

Phase_1~Phase_n‧‧‧相位信號

Clk1~Clkn‧‧‧完成信號

Claims (13)

1. 一種非同步逐漸逼近式（SAR）類比至數位轉換器，包含：        一取樣電路，對一輸入電壓進行取樣，以產生取樣輸入電壓；        一比較器，接收該取樣輸入電壓；及        一對陣列，每一陣列包含多個獨立切換的二元加權電容器，其分別藉由多個相位開關以耦接至該比較器的輸出；        其中，當前一位元完成比較時，目前位元相應之相位開關的相位信號變為主動，且當目前位元完成比較時，相應的相位信號變為非主動。
2. 根據申請專利範圍第1項所述之非同步逐漸逼近式類比至數位轉換器，其中每一陣列的該些電容器的第一端耦接至該比較器的一輸入，且該些電容器的第二端藉由該些相位開關而分別切換耦接至該比較器的輸出。
3. 根據申請專利範圍第1項所述之非同步逐漸逼近式類比至數位轉換器，其中當跨於該陣列之前一位元相應的該些電容器的電壓具不同邏輯狀態時，則前一位元完成比較；且當跨於該陣列之目前位元相應的該些電容器的電壓具不同邏輯狀態時，則目前位元完成比較。
4. 根據申請專利範圍第3項所述之非同步逐漸逼近式類比至數位轉換器，更包含一時序邏輯，其根據一位元的相應電容器的邏輯狀態以產生相應於該位元的完成信號。
5. 根據申請專利範圍第4項所述之非同步逐漸逼近式類比至數位轉換器，其中該時序邏輯包含多個或閘，每一該或閘的二輸入分別接收相應的該些電容器的反相邏輯狀態，藉以產生該完成信號。
6. 根據申請專利範圍第3項所述之非同步逐漸逼近式類比至數位轉換器，其中該電容器的邏輯狀態係擷取自閂鎖器與反相器之間的中間節點，其中該閂鎖器與該反相器設於相應的該相位開關與該電容器之間。
7. 根據申請專利範圍第6項所述之非同步逐漸逼近式類比至數位轉換器，其中該閂鎖器包含二反相器，其交叉耦接以形成一閉合迴路。
8. 根據申請專利範圍第4項所述之非同步逐漸逼近式類比至數位轉換器，更包含一相位產生及閘，其二輸入分別接收前一位元的完成信號與目前位元的反相完成信號，以產生目前位元的相位信號。
9. 根據申請專利範圍第5項所述之非同步逐漸逼近式類比至數位轉換器，更包含一或多個延遲單元，連接於部分的該些或閘之後。
10. 根據申請專利範圍第9項所述之非同步逐漸逼近式類比至數位轉換器，其中較高有效位元的延遲單元數目多於較低有效位元的延遲單元。
11. 根據申請專利範圍第1項所述之非同步逐漸逼近式類比至數位轉換器，其中僅有當該比較器的輸出電壓變為有效且該些電容器變為穩定時，該比較器才進行比較。
12. 根據申請專利範圍第11項所述之非同步逐漸逼近式類比至數位轉換器，更包含一及閘，接收該比較器的二輸出電壓，以產生一有效信號，用以表示該比較器的輸出電壓為有效。
13. 根據申請專利範圍第12項所述之非同步逐漸逼近式類比至數位轉換器，其中僅有當該有效信號為主動且至少一相位信號為主動，使得一比較時脈變為主動時，該比較器才進行比較。