CN104852741B - 非同步逐渐逼近式模拟至数字转换器 - Google Patents

Abstract

本发明是关于一种逐渐逼近式(SAR)模拟至数字转换器，包含比较器以接收取样输入电压；一对阵列，每一阵列包含多个独立切换的二元加权电容器，其分别借由多个相位开关以耦接至比较器的输出。当前一位元完成比较时，目前位元相应的相位开关的相位信号变为主动，且当目前位元完成比较时，相应的相位信号变为非主动。

Description

非同步逐渐逼近式模拟至数字转换器

技术领域

本发明有关一种逐渐逼近式(successive approximation register,SAR)模拟至数字转换器，特别是关于一种非同步逐渐逼近式模拟至数字转换器。

背景技术

逐渐逼近式(SAR)模拟至数字转换器为模拟至数字转换器的一种，用以将模拟信号转换为相应的数字信号。逐渐逼近式模拟至数字转换器是借由比较与搜寻所有量化阶层，以得到数字输出。逐渐逼近式模拟至数字转换器所需电路面积与成本较其他模拟至数字转换器来得少，然而需要较多周期才能得到数字输出，因此不适于高速的应用。

为了加速操作，因而有非同步逐渐逼近式模拟至数字转换器的提出。然而，传统非同步逐渐逼近式模拟至数字转换器会在电容器尚未稳定前即进行比较，造成非完全的稳定，因而产生错误的数字输出。

鉴于传统逐渐逼近式模拟至数字转换器无法有效且正确地提升操作速度，因此亟需提出一种新颖的逐渐逼近式模拟至数字转换器，以克服传统逐渐逼近式模拟至数字转换器的缺点。

发明内容

鉴于上述，本发明的目的之一在于提出一种逐渐逼近式(SAR)模拟至数字转换器，其于比较或/且稳定期间，以非同步方式来操作。

本发明的目的是采用以下技术方案来实现的。本发明提出一种非同步逐渐逼近式(SAR)模拟至数字转换器，包含取样电路、比较器及一对阵列。取样电路对输入电压进行取样，以产生取样输入电压。比较器接收取样输入电压。每一阵列包含多个独立切换的二元加权电容器，其分别借由多个相位开关以耦接至比较器的输出。当，前一位元完成比较时，目前位元相应的相位开关的相位信号变为主动，且当目前位元完成比较时，目前位相应的相位信号变为非主动。

本发明的目的还可采用以下技术措施进一步实现。

前述的非同步逐渐逼近式模拟至数字转换器，其中每一阵列的多个电容器的第一端耦接至该比较器的输入，且所述多个电容器的第二端借由所述多个相位开关而分别切换耦接至该比较器的输出。

前述的非同步逐渐逼近式模拟至数字转换器，其中当跨于该阵列的前一位元相应的多个电容器的电压具不同逻辑状态时，则前一位元完成比较；且当跨于该阵列的目前位元相应的所述多个电容器的电压具不同逻辑状态时，则目前位元完成比较。

前述的非同步逐渐逼近式模拟至数字转换器，其更包含时序逻辑，其根据位元的相应电容器的逻辑状态，以产生相应于该位元的完成信号。

前述的非同步逐渐逼近式模拟至数字转换器，其中该时序逻辑包含多个或门，每一该或门的二输入分别接收相应的所述多个电容器的反相逻辑状态，借以产生该完成信号。

前述的非同步逐渐逼近式模拟至数字转换器，其中该电容器的逻辑状态是撷取自闩锁器与反相器之间的中间节点，其中该闩锁器与该反相器设于相应的该相位开关与该电容器之间。

前述的非同步逐渐逼近式模拟至数字转换器，其中该闩锁器包含二反相器，其交叉耦接以形成闭合回路。

前述的非同步逐渐逼近式模拟至数字转换器，其更包含相位产生及门，其二输入分别接收前一位元的完成信号与目前位元的反相完成信号，以产生目前位元的相位信号。

前述的非同步逐渐逼近式模拟至数字转换器，其更包含一或多个延迟单元，连接于部分的所述多个或门之后。

前述的非同步逐渐逼近式模拟至数字转换器，其中较高有效位元的延迟单元数目多于较低有效位元的延迟单元。

前述的非同步逐渐逼近式模拟至数字转换器，其中仅有当该比较器的输出电压变为有效且所述多个电容器变为稳定时，该比较器才进行比较。

前述的非同步逐渐逼近式模拟至数字转换器，其更包含及门，接收该比较器的二输出电压，以产生有效信号，用以表示该比较器的输出电压为有效。

前述的非同步逐渐逼近式模拟至数字转换器，其中仅有当该有效信号为主动且至少一相位信号为主动，使得比较时钟变为主动时，该比较器才进行比较。

借由上述技术方案，本发明的非同步逐渐逼近式(SAR)模拟至数字转换器至少具有下列优点及有益效果：本发明的一种逐渐逼近式(SAR)模拟至数字转换器，其于比较或/且稳定期间，以非同步方式来操作。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1显示本发明实施例的逐渐逼近式(SAR)模拟至数字转换器的电路。

图2显示图1的逐渐逼近式模拟至数字转换器的相位信号的产生电路。

图3例示图2的相位信号产生的相关时序图。

图4显示本发明另一实施例的逐渐逼近式模拟至数字转换器的电路。

图5显示产生比较时钟的电路，可适用于图4的逐渐逼近式模拟至数字转换器。

图6A显示本发明实施例的图1的闩锁器的详细电路。

图6B至图6E显示图6A的闩锁器的操作阶段。

【主要元件符号说明】

100：逐渐逼近式模拟至数字转换器

400：逐渐逼近式模拟至数字转换器

11：取样电路 12：比较器

13A：第一阵列 13B：第二阵列

131：电容器 132：相位开关

133：闩锁器 134：反相器

135：反相器 14：时序逻辑

141：或门 142：延迟单元

35：及门 51：及门

Vin：输入电压 Vip：输入电压

Clks：取样时钟 /Clks：反相取样时钟

C1～Cn：电容器 SW1～SWn：相位开关

Phase_1～Phase_n：相位信号

Clk1～Clkn：完成信号

Vop：输出电压 Von：输出电压

Clkc：比较时钟 Valid：有效信号

bitp,i：位元I bitn,i：位元i

M1～M9：晶体管 Cout_n：比较输出

Cout_p：比较输出 Phase,i：相位信号

CLK,i-1：完成信号 reset：重置信号

Vdacp：取样输入电压 Vdacn：取样输入电压

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种非同步逐渐逼近式(SAR)模拟至数字转换器的具体实施方式、结构、特征及其功效，详细说明如后。

图1显示本发明实施例的逐渐逼近式(SAR)模拟至数字转换器100的电路。实施例采用差动信号形式，其输入电压包含二互补信号(或差动信号对)Vin与Vip。

本实施例的逐渐逼近式模拟至数字转换器100包含取样电路11，受控于取样时钟Clks，对输入电压Vin/Vip进行取样，以产生取样输入电压。逐渐逼近式模拟至数字转换器100还包含(模拟)比较器12，具非反相输入与反相输入，分别接收取样输入电压的互补信号。

逐渐逼近式模拟至数字转换器100包含数字至模拟转换器，其包含一对阵列(13A与13B)，每一阵列包含独立切换二元加权(binary weighted)电容器131(C1～Cn)。对于第一阵列13A，电容器131(C1～Cn)的第一端耦接至比较器12的非反相输入，且电容器131(C1～Cn)的第二端分别借由相位开关132(SW1～SWn)切换耦接至比较器12的第一输出。类似的情形，对于第二阵列13B，电容器131(C1～Cn)的第一端耦接至比较器12的反相输入，且电容器131(C1～Cn)的第二端分别借由相位开关132(SW1～SWn)切换耦接至比较器12的第二输出。

根据图1所例示的逐渐逼近式模拟至数字转换器100，比较器12从最高有效位元(MSB)至最低有效位元(LSI)依序进行二元搜寻(binary search)的比较。举例而言，电容器131(C1～Cn)分别相应至位元1至位元n，其中电容器131(C1)具最大电容值而相应至最高有效位元，电容器131(Cn)具最小电容值而相应至最低有效位元。进行比较的位元所相应的相位开关132受控于相应的相位信号而闭合，其他的相位开关132则断开。例如，进行比较的位元2所相应的相位开关132(SW2)受控于相应的相位信号(Phase_2)而闭合，其他的相位开关132(SW1与SW3～SWn)则断开。

根据实施例的特征之一，于进行二元搜寻比较的相位开关132是以非同步方式来操作的。一般来说，较低有效位元于进行二元搜寻比较所需时间大于较高有效位元。详而言之，当前一位元(例如，位元m)完成比较，换句话说，跨于阵列(13A与13B)的相应电容器131(Cm)的电压被分开(一个为逻辑“1”，另一个为逻辑“0”)，则目前位元(例如，位元m+1)相应的相位信号(例如，Phase_m+1)变为主动(以闭合相应的相位开关SWm+1)。当目前位元(位元m+1)完成比较，换句话说，跨于阵列(13A与13B)的相应电容器131(Cm+1)的电压被分开(一个为逻辑“1”，另一个为逻辑“0”)，则目前位元(例如，位元m+1)相应的相位信号(Phase_m+1)变为非主动(以断开相应的相位开关SWm+1)。

上述比较的完成可由时序逻辑14来侦测，该时序逻辑14可由多个或门(OR gate)141组成，其分别对应至二元搜寻的多个位元。每一或门141的二输入分别接收相应电容器131的反相逻辑状态，因而产生完成信号(Clk1/Clk2…/Clkn)。借此，当某一位元完成比较，换句话说，跨于阵列(13A与13B)的相应电容器131的电压被分开(一个为逻辑“1”，另一个为逻辑“0”)，则或门141的输出(由原来的逻辑“0”)变为逻辑“1”。在本实施例中，为了不影响到电容器131的电荷，因此改为撷取闩锁器133与反相器134之间的中间节点，以间接得到电容器131的跨压，其中闩锁器133与反相器134设于相位开关132与电容器131之间。如图1所示，闩锁器133包含交叉耦合的二反相器，其形成闭合回路。闩锁器133的细节将于后续篇幅描述。

如前所述，当前一位元完成比较，则相位信号变为主动；且当目前位元完成比较，则相位信号变为非主动。在一实施例中，如图2所示，位元i+1的相位信号(Phase_i+1)可使用及门(AND gate)35来产生，其二输入分别接收前一位元i的完成信号Clki与目前位元i+1的反相完成信号/Clki+1。图3例示产生相位信号的相关时序图。值得注意的是，对于位元1的相位信号(Phase_1)，是以反相取样时钟/Clks以取代完成信号Clki。

根据上述实施例，不但相位开关132于二元搜寻时可采用非同步方式来操作，且使用简单逻辑电路，例如或门141组成的时序逻辑14(图1)与及门35(图2)，可降低逐渐逼近式模拟至数字转换器的控制电路的复杂性。

图4显示本发明另一实施例的逐渐逼近式模拟至数字转换器400的电路。本实施例的架构类似于图1所示实施例，不同的地方在于本实施例使用一或多个延迟单元(例如反相器)142，串接于部分或门141的后面。根据本实施例的特征之一，较高有效位元所使用的延迟单元142多于较低有效位元，其原因在于，具较大电容值的电容器131需要较多时间来达到稳定。

根据本实施例的另一特征，数字至模拟转换器(13A与13B)的稳定时间是为非同步或可调适的(adaptive)。在本实施例中，仅有当比较器12的输出电压Vop与Von变为有效且电容器131变为稳定，比较器12才进行比较。图5显示产生比较时钟Clkc的电路，可适用于图4的逐渐逼近式模拟至数字转换器400。如图所示，及门51接收比较器12的输出电压Vop与Von，以产生有效信号(valid)。仅有当有效信号(Valid)变为主动(逻辑“1”)且至少一相位信号(Phase_1/Phase_2…)(特别是较高有效位元相应的相位信号)变为主动(逻辑“1”)时，比较时钟Clkc才会变为主动。

图6A显示本发明实施例的图1的闩锁器133的详细电路。图6A所示电路包含一对闩锁器133，对应至位元i(亦即，bitp,i与bitn,i)。

在本实施例中，闩锁器133主要包含记忆电路(M1～M5)，其包含交叉耦接晶体管(例如P型金属氧化物半导体(PMOS)晶体管)M1与M2；二比较晶体管(例如N型金属氧化物半导体(NMOS)晶体管)M3与M4，分别接收比较器12的比较输出Cout_n与Cout_p；及相位晶体管(例如N型金属氧化物半导体晶体管)M5，接收相位信号(Phase,i)。闩锁器133还包含二完成晶体管(例如P型金属氧化物半导体晶体管)M6与M7，分别并联至晶体管M1与M2，并接收完成信号(CLK,i-1)。闩锁器133还可包含二重置晶体管(例如P型金属氧化物半导体晶体管)M8与M9，分别并联至晶体管M6与M7，并接收重置信号(reset)，其同于反相取样时钟/Clks。二反相器135分别接收记忆电路(M1～M5)的输出。反相器135的输出则馈至或门141(图1)的输入。

图6B至图6E显示图6A的闩锁器133的操作阶段。图6B的实线表示重置(reset)阶段的信号路径，取样输入电压Vdacp与Vdacn累积于电容器131的上板。当重置信号(reset)与完成信号(Clk,i-1)皆为逻辑“0”时，闩锁器133被重置，使得电容器131的下板被重置为预设电压(例如Vdd)。

接着，图6C的实线表示闲置(idle)阶段的信号路径，重置信号(reset)变为逻辑“1”而完成信号(CLK,i-1)维持逻辑“0”，使得电容器131的下板电压(例如Vdd)得以维持，而不会被放电。

接下来，图6D的实线表示切换(switching)阶段的信号路径，相位信号(Phase,i)变为主动而启动相位晶体管M5，使得比较晶体管M3与M4得以接收比较器12的比较输出Cout_n与Cout_p。

最后，图6E的实线表示闩锁(latch)阶段的信号路径，相位晶体管M5被关闭，储存于记忆电路(M1～M5)的数据在下一重置阶段前都会被闩锁住。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (13)

1.一种非同步逐渐逼近式(SAR)模拟至数字转换器，其特征在于其包含：

取样电路，对输入电压进行取样，以产生取样输入电压；

比较器，接收该取样输入电压；及

一对阵列，每一阵列包含多个独立切换的二元加权电容器，其分别借由多个相位开关以耦接至该比较器的输出；

其中，当，前一位元完成比较时，目前位元相应的相位开关的相位信号变为主动，且当目前位元完成比较时，目前位相应的相位信号变为非主动。

2.根据权利要求1所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中每一阵列的多个电容器的第一端耦接至该比较器的输入，且所述多个电容器的第二端借由所述多个相位开关而分别切换耦接至该比较器的输出。

3.根据权利要求1所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中当跨于该阵列的前一位元相应的多个电容器的电压具不同逻辑状态时，则前一位元完成比较；且当跨于该阵列的目前位元相应的所述多个电容器的电压具不同逻辑状态时，则目前位元完成比较。

4.根据权利要求3所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其更包含时序逻辑，其根据位元的相应电容器的逻辑状态，以产生相应于该位元的完成信号。

5.根据权利要求4所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中该时序逻辑包含多个或门，每一该或门的二输入分别接收相应的所述多个电容器的反相逻辑状态，借以产生该完成信号。

6.根据权利要求3所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中该电容器的逻辑状态是撷取自闩锁器与反相器之间的中间节点，其中该闩锁器与该反相器设于相应的该相位开关与该电容器之间。

7.根据权利要求6所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中该闩锁器包含二反相器，其交叉耦接以形成闭合回路。

8.根据权利要求4所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其更包含相位产生及门，其二输入分别接收前一位元的完成信号与目前位元的反相完成信号，以产生目前位元的相位信号。

9.根据权利要求5所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其更包含一或多个延迟单元，连接于部分的所述多个或门之后。

10.根据权利要求9所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中较高有效位元的延迟单元数目多于较低有效位元的延迟单元。

11.根据权利要求1所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中仅有当该比较器的输出电压变为有效且多个电容器变为稳定时，该比较器才进行比较。

12.根据权利要求11所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其更包含及门，接收该比较器的二输出电压，以产生有效信号，用以表示该比较器的输出电压为有效。

13.根据权利要求12所述的非同步逐渐逼近式模拟至数字转换器，其特征在于其中仅有当该有效信号为主动且至少一相位信号为主动，使得比较时钟变为主动时，该比较器才进行比较。