CN114710155A - 用于sar型模数转换器的逻辑控制电路、sar型模数转换器 - Google Patents

用于sar型模数转换器的逻辑控制电路、sar型模数转换器 Download PDF

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CN114710155A CN202210389104.0A CN202210389104A CN114710155A CN 114710155 A CN114710155 A CN 114710155A CN 202210389104 A CN202210389104 A CN 202210389104A CN 114710155 A CN114710155 A CN 114710155A
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Abstract

本发明公开了一种用于SAR型模数转换器的逻辑控制电路、SAR型模数转换器，用于存储得到的数字码并且控制数模转换器进行电平切换，包括：2个或以上数量的逻辑模块串联；其中在所述模块串联中首位的所述逻辑模块的触发信号(Di)与第一时钟控制信号
Figure DDA0003594862200000011
相连接，而所述模块串联中的逻辑模块的触发信号则是与其串联前接的逻辑模块输出端的输出信号(S)相连接；其中每个所述逻辑模块的控制信号用于与第二、第三时钟控制信号
Figure DDA0003594862200000012
相连接；每个所述逻辑模块的输入信号用于与比较器输出(VOUTP)相连接；每个所述逻辑模块的输出信号(Di·Vref)用于与数模转换器的电容下极板相连接。本发明涉及的所述用于SAR型模数转换器的逻辑控制电路，结构简单，可以实现比较器输入电压共模电平不变，减少了元器件的数量，降低了功耗，能有效地降低其所在模数转换器的功耗和复杂度。

Description

用于SAR型模数转换器的逻辑控制电路、SAR型模数转换器
技术领域
本发明涉及集成电路技术领域，特别涉及一种用于SAR型模数转换器的逻辑控制电路。
背景技术
模数转换器(Analog to Digital Convert，ADC)作为模拟电路和数字电路的关键接口电路，是连接模拟系统和数字信号处理系统重要的桥梁。其中逐次逼近型(SuccessiveApproximation Register,SAR)ADC具有小尺寸、中高分辨率及低功耗、结构相对简单的特点，使得SAR ADC获得广泛应用。近年来，便携式设备的快速发展，使得低功耗及结构简单的微电子系统受到了越来越多的青睐，进而如何降低功耗及电路结构的复杂度成为了近年来的研究热点。
其中所述SAR ADC主要包括采样开关电路、数模转换器(DAC电容阵列)、比较器、逻辑控制电路。其中所述逻辑控制电路是所述SAR ADC中的重要组成部分，其作用是存储得到的数字码，并根据比较器的输出结果确定每一位的数字输出进而控制所述数模转换器进行电平切换。
对于高速SAR ADC而言，传统的逻辑控制电路主要有D触发器基本单元组成，其占据整个系统较大的功耗比例。因此，如何简化控制逻辑电路并降低其功耗成为急需解决的问题。
发明内容
为解决上述问题，本发明提供了一种用于SAR型模数转换器的逻辑控制电路，该逻辑控制电路可以在实现比较器输入电压共模电平不变的基础上，同时降低其所在SAR型模数转换器整体结构的复杂度及功耗。
本发明采用的技术方案是：一种用于SAR型模数转换器的逻辑控制电路，包括2个或以上数量的逻辑模块串联，其中位于所述逻辑模块串联中首位的逻辑模块输入端的触发信号(Di)是与第一时钟控制信号
Figure BDA0003594862180000021
相连接，而所述串联中的逻辑模块的触发信号(Di)则是与其前位串联相接的逻辑模块的第一输出信号(S)相连接；每个所述逻辑模块的控制信号分别与第二时钟控制信号
Figure BDA0003594862180000022
第三时钟控制信号
Figure BDA0003594862180000023
相连接；每个所述逻辑模块的输入信号与所述SAR型模数转换器的比较器输出VOUTP相连接；每个所述逻辑模块的第二输出信号Di·Vref与所述SAR型模数转换器的数模转换器的电容下极板相连接。
可选的，每个所述逻辑模块均包括时序控制单元和锁存单元，所述时序控制单元的输入端包括所述触发信号Di和所述第三时钟控制信号
Figure BDA0003594862180000024
其输出端包括所述第一输出信号S和所述锁存单元的控制信号SC；所述锁存单元的输入端包括所述第二时钟控制信号
Figure BDA0003594862180000025
控制信号SC和输入信号VOUTP，其输出端包括所述第二输出信号Di·Vref。
每个所述时序控制单元均包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)及第一反相器。
所述第一NMOS管(MN1)的栅极与所述第三PMOS管(MP3)的栅极相连并连接所述第三时钟控制信号
Figure BDA0003594862180000026
其源极与所述第二NMOS管(MN2)的漏极相连，其漏极与所述第一PMOS管(MP1)的漏极相连并连接所述第三NMOS管(MN3)的栅极和所述第二PMOS管(MP2)的栅极；所述第二NMOS管(MN2)的栅极与所述第一PMOS管(MP1)的栅极相连并连接所述第一时钟控制信号
Figure BDA0003594862180000027
其源极接地(GND)，其漏极与所述第一NMOS管(MN1)的源极相连；所述第三NMOS管(MN3)的栅极与所述第二PMOS管(MP2)的栅极相连并连接所述第一NMOS管(MN1)的漏极，其源极接地(GND)，其漏极与所述第三PMOS管(MP3)的漏极、所述第四NMOS管(MN4)的栅极及所述第五PMOS管(MP5)的栅极相连；所述第四NMOS管(MN4)的栅极与所述第五PMOS管(MP5)的栅极相连并连接所述第三NMOS管(MN3)的漏极，其源极接地(GND)，其漏极与所述第五PMOS管(MP5)的漏极相连并作为所述锁存单元的控制信号SC；所述第一PMOS管(MP1)的栅极与所述第二NMOS管(MN2)的栅极相连并连接所述第一时钟控制信号
Figure BDA0003594862180000028
其源极接电源(VDD)，其漏极与所述第一NMOS管(MN1)的漏极；所述第二PMOS管(MP2)的栅极与所述第三NMOS管(MN3)的栅极相连，其源极接电源(VDD)，其漏极与所述第三PMOS管(MP3)的源极相连；所述第三PMOS管(MP3)的栅极与所述第一NMOS管(MN1)的栅极相连并连接所述第三时钟控制信号
Figure BDA0003594862180000031
其源极与所述第二PMOS管(MP2)的漏极相连，其漏极与所述第三NMOS管(MN3)的漏极相连；所述第四PMOS管(MP4)的栅极与第一反相器的输出端相连，其源极接电源(VDD)，其漏极与所述第五PMOS管(MP5)的源极相连；所述第五PMOS管(MP5)的栅极与所述第四NMOS管(MN4)的栅极相连，其源极与所述第四PMOS管(MP4)的漏极相连，其漏极与所述第四NMOS管(MN4)的漏极相连；所述第一反相器包括第五NMOS管(MN5)和第六PMOS管(MP6)，所述第五NMOS管(MN5)的栅极与所述第六PMOS管(MP6)的栅极相连，所述第五NMOS管(MN5)的漏极与所述第六PMOS管(MP6)的漏极相连，所述第五NMOS管(MN5)的源极接地(GND)，所述第六PMOS管(MP6)的源极接电源(VDD)。
每个所述锁存单元均包括第六NMOS管(MN6)、第七NMOS管(MN7)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第二反相器及CMOS开关。
所述第六NMOS管(MN6)的栅极与所述第九PMOS管(MP9)的栅极相连并连接输入信号
Figure BDA0003594862180000032
其源极与所述第七NMOS管(MN7)的漏极相连，其漏极与所述第九PMOS管(MP9)的漏极相连；所述第七NMOS管(MN7)的栅极接控制信号SC，其源极接地(GND)，其漏极与所述第六NMOS管(MN6)的源极相连；所述第七PMOS管(MP7)的栅极与所述第二时钟控制信号
Figure BDA0003594862180000033
相连，其源极接电源(VDD)，其漏极与所述第六NMOS管(MN6)的漏极相连，并作为第二反相器的输入；所述第八PMOS管(MP8)的栅极与控制信号的反向信号
Figure BDA0003594862180000034
相连，其源极接电源(VDD)，其漏极与所述第九PMOS管(MP9)的源极相连；所述第九PMOS管(MP9)的栅极与所述第六NMOS管(MN6)的栅极相连并连接输入信号
Figure BDA0003594862180000035
其源极与所述第八PMOS管(MP8)的漏极相连，其漏极与所述第六NMOS管(MN6)的漏极相连。
所述第二反相器包括第八NMOS管(MN8)和第十PMOS管(MP10)，所述第八NMOS管(MN8)的栅极与所述第十PMOS管(MP10)的栅极相连，所述第八NMOS管(MN8)的漏极与所述第十PMOS管(MP10)的漏极相连，所述第八NMOS管(MN8)的源极接地(GND)，所述第十PMOS管(MP10)的源极接电源(VDD)。
所述CMOS开关包括第九NMOS管(MN9)和第十一PMOS管(MP11)，所述第九NMOS管(MN9)的栅极连控制信号的反向信号
Figure BDA0003594862180000036
所述第十一PMOS管(MP11)的栅极连控制信号SC，所述第九NMOS管(MN9)的源极与所述第十一PMOS管(MP11)的漏极相连，所述第九NMOS管(MN9)的漏极与所述第十一PMOS管(MP11)的源极相连。
本发明的又一方面提供了一种SAR型模数转换器，其包括采样开关电路、数模转换器、比较器、逻辑控制电路。其中所述逻辑控制电路采用本发明涉及的所述用于SAR ADC的逻辑控制电路。
可选的，其中所述采样开关电路用于采样差分输入电压信号；所述数模转换器(DAC电容阵列)用于将保持的差分输入电压信号传输到所述比较器电路进行比较；所述比较器用于比较所述差分输入电压信号，并将比较结果传输给所述逻辑控制电路；而所述逻辑控制电路用于存储得到的数字码并且控制所述数模转换器进行电平切换。
可选的，其中所述差分输入电压信号包括第一和第二差分输入电压信号；所述采样开关电路包括第一输入采样开关组和第二输入采样开关组，分别连接所述第一差分输入电压信号VIP和第二差分输入电压信号VIN。
可选的，其中所述数模转换器包括第一电容组和第二电容组，两者分别对应连接所述第一输入采样开关组和第二输入采样开关组，其中所述第一电容组和第二电容组分别包括高段电容和低段电容，其中该高段电容和低段电容通过桥接电容连接。
其中所述第一电容组高段电容由二进制电容和冗余电容组成，其上极板均与所述比较器一输入端相连，并通过开关连接共模电压VCM，二进制电容下极板通过第一输入采样开关控制与所述控制逻辑电路或输入电压VIP连接，冗余电容下极板通过第一输入采样开关控制与地(GND)或输入电压相连；低段电容由二进制电容组成，其上极板均通过开关与共模电压VCM相连，下极板均通过开关与所述控制逻辑电路或地连接。
其中所述第二电容组高段电容由二进制电容和冗余电容组成，其上极板均与比较器一输入端相连，并通过开关连接共模电压VCM，二进制电容下极板通过第二输入采样开关控制与所述控制逻辑电路或输入电压VIN连接，冗余电容下极板通过第二输入采样开关控制与地(GND)或输入电压相连；低段电容由二进制电容组成，其上极板均通过开关与共模电压VCM相连，下极板均通过开关与所述控制逻辑电路或地连接。
本发明的有益效果为：本发明提供了一种用于SAR型模数转换器的逻辑控制电路，其能在实现比较器输入电压共模电平不变的同时，还能降低其所在SAR型模数转换器整体结构的复杂度及功耗。
附图说明
图1为本发明涉及的一个实施方式提供的一种SAR型模数转换器的逻辑结构示意图；
图2为图1所示的SAR型模数转换器的电路结构示意图；
图3为图2所示的所述逻辑控制电路的结构示意图；
图4为图3所示的所述逻辑模块的结构示意图；
图5为图4所示的所述时序控制单元的电路结构示意图；
图6为图4所示的所述锁存单元的P端锁存单元的电路结构示意图；
图7为图4所示的所述锁存单元的N端锁存单元的电路结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明进行详细地说明。
由于本案涉及一种用于SAR型模数转换器的逻辑控制电路以及其所应用的SAR型模数转换器，为避免不必要的赘述，以下实施例将以SAR型模数转换器展开，并于其中对本发明涉及的所述逻辑控制电路进行描述。
如图1、2所示，本发明涉及的一个实施方式提供了一种SAR型模数转换器，包括：采样开关电路10，用于采样差分输入电压信号VIP与VIN；数模转换器(DAC电容阵列)12，用于将保持的该差分输入电压信号传输到比较器电路进行比较；比较器14，用于比较该差分输入电压信号，并将比较结果传输给逻辑控制电路；该逻辑控制电路16，用于存储得到的数字码并且控制该数模转换器12进行电平切换。
其中该采样开关电路10包括第一输入采样开关组和第二输入采样开关组，该差分输入电压信号包括第一差分输入电压信号VIP和第二差分输入电压信号VIN。其中该第一输入采样开关组连接该第一差分输入信号VIP，该第二输入采样开关组连接该第二差分输入信号VIN。
该数模转换器(DAC电容阵列)12包括第一电容组和第二电容组，两者分别对应连接该第一输入采样开关组和第二输入采样开关组，其中所述第一电容组和第二电容组均分别包括高段电容和低段电容。其中该第一电容组的高段电容和低段电容由桥接电容连接，该高段电容上极板均与该比较器14一输入端相连，并通过开关连接共模电压VCM，该高段电容的二进制电容下极板通过第一输入采样开关控制与该控制逻辑电路16或该第一差分输入电压信号VIP连接，该高段电容的冗余电容下极板通过该第一输入采样开关控制与地(GND)或该第一差分输入电压信号VIP相连；该低段电容上极板均通过开关与共模电压VCM相连，下极板均通过开关与该控制逻辑电路或地连接。该第二电容组与第一电容组对称设置，连接关系相同，为避免不必要的重复，此处不再赘述。
进一步的，如图3所示，其中该逻辑控制电路16由多个逻辑模块161的串联构成。其中在该模块串联中首位的该逻辑模块161的触发信号Di与该第一时钟控制信号
Figure BDA0003594862180000061
相连接，而在该模块串联中的逻辑模块的触发信号Di则是与其串联前接的逻辑模块的第一输出信号S相连接；每个该逻辑模块的控制信号包括第二、第三时钟控制信号
Figure BDA0003594862180000062
和
Figure BDA0003594862180000063
每个该逻辑模块的输入信号与该比较器输出VOUTP相连接；每个该逻辑模块的第二输出信号Di·Vref与该数模转换器的电容下极板相连接。
如图4所示，每个该逻辑模块均包括时序控制单元163与锁存单元165。其中该时序控制单元163的输入端包括触发信号Di和该第三时钟控制信号
Figure BDA0003594862180000064
输出端包括该第一输出信号S和该锁存单元的控制信号SC；该锁存单元165的输入端包括该第二时钟控制信号
Figure BDA0003594862180000065
控制信号SC和输入信号VOUTP，输出端包括该第二输出信号Di·Vref。
其中，每个该时序控制单元163的具体电路示意图如图5所示，包括：第一NMOS管(MN1)，该第一NMOS管(MN1)的栅极与该第三PMOS管(MP3)的栅极相连并连接该第三时钟控制信号
Figure BDA0003594862180000066
其源极与该第二NMOS管(MN2)的漏极相连，其漏极与该第一PMOS管(MP1)的漏极相连并连接该第三NMOS管(MN3)的栅极和该第二PMOS管(MP2)的栅极；第二NMOS管(MN2)，该第二NMOS管(MN2)的栅极与该第一PMOS管(MP1)的栅极相连并连接该第一时钟控制信号
Figure BDA0003594862180000067
其源极接地(GND)，其漏极与该第一NMOS管(MN1)的源极相连；第三NMOS管(MN3)，该第三NMOS管(MN3)的栅极与该第二PMOS管(MP2)的栅极相连并连接该第一NMOS管(MN1)的漏极，其源极接地(GND)，其漏极与该第三PMOS管(MP3)的漏极、该第四NMOS管(MN4)的栅极及该第五PMOS管(MP5)的栅极相连；第四NMOS管(MN4)，该第四NMOS管(MN4)的栅极与该第五PMOS管(MP5)的栅极相连并连接该第三NMOS管(MN3)的漏极，其源极接地(GND)，其漏极与该第五PMOS管(MP5)的漏极相连并作为该锁存单元的控制信号SC；第一PMOS管(MP1)，该第一PMOS管(MP1)的栅极与该第二NMOS管(MN2)的栅极相连并连接该第一时钟控制信号
Figure BDA0003594862180000068
其源极接电源(VDD)，其漏极与该第一NMOS管(MN1)的漏极；第二PMOS管(MP2)，该第二PMOS管(MP2)的栅极与该第三NMOS管(MN3)的栅极相连，其源极接电源(VDD)，其漏极与该第三PMOS管(MP3)的源极相连；第三PMOS管(MP3)，该第三PMOS管(MP3)的栅极与该第一NMOS管(MN1)的栅极相连并连接该第三时钟控制信号
Figure BDA0003594862180000071
其源极与该第二PMOS管(MP2)的漏极相连，其漏极与该第三NMOS管(MN3)的漏极相连；第四PMOS管(MP4)，该第四PMOS管(MP4)的栅极与第一反相器162的输出端相连，其源极接电源(VDD)，其漏极与该第五PMOS管(MP5)的源极相连；第五PMOS管(MP5)，该第五PMOS管(MP5)的栅极与该第四NMOS管(MN4)的栅极相连，其源极与该第四PMOS管(MP4)的漏极相连，其漏极与该第四NMOS管(MN4)的漏极相连；第一反相器162，该第一反相器162包括第五NMOS管(MN5)和第六PMOS管(MP6)，该第五NMOS管(MN5)的栅极与该第六PMOS管(MP6)的栅极相连，该第五NMOS管(MN5)的漏极与该第六PMOS管(MP6)的漏极相连，该第五NMOS管(MN5)的源极接地(GND)，该第六PMOS管(MP6)的源极接电源(VDD)。
其中，每个该锁存单元165包括P端锁存单元和N端锁存单元，两者的具体电路结构图示，分别如图6和7所示，由于两者结构类似，为避免不必要的赘述，以下仅以P端锁存单元为例，对其电路结构进行描述。
如图6所示，该P端锁存单元包括：第六NMOS管(MN6)，该第六NMOS管(MN6)的栅极与该第九PMOS管(MP9)的栅极相连并连接输入信号
Figure BDA0003594862180000072
其源极与该第七NMOS管(MN7)的漏极相连，其漏极与该第九PMOS管(MP9)的漏极相连；第七NMOS管(MN7)，该第七NMOS管(MN7)的栅极接控制信号SC，其源极接地(GND)，其漏极与该第六NMOS管(MN6)的源极相连；第七PMOS管(MP7)，该第七PMOS管(MP7)的栅极与该第一时钟控制信号
Figure BDA0003594862180000073
相连，其源极接电源(VDD)，其漏极与该第六NMOS管(MN6)的漏极相连，并作为第二反相器164的输入；第八PMOS管(MP8)，该第八PMOS管(MP8)的栅极与控制信号的反向信号
Figure BDA0003594862180000074
相接，其源极接电源(VDD)，其漏极与该第九PMOS管(MP9)的源极相连；第九PMOS管(MP9)，该第九PMOS管(MP9)的栅极与该第六NMOS管(MN6)的栅极相连并连接输入信号
Figure BDA0003594862180000075
其源极与该第八PMOS管(MP8)的漏极相连，其漏极与该第六NMOS管(MN6)的漏极相连；第二反相器164，该第二反相器164包括第八NMOS管(MN8)和第十PMOS管(MP10)，该第八NMOS管(MN8)的栅极与该第十PMOS管(MP10)的栅极相连，该第八NMOS管(MN8)的漏极与该第十PMOS管(MP10)的漏极相连，该第八NMOS管(MN8)的源极接地(GND)，该第十PMOS管(MP10)的源极接电源(VDD)；CMOS开关166，该CMOS开关166包括第九NMOS管(MN9)和第十一PMOS管(MP11)，该第九NMOS管(MN9)的栅极连控制信号的反向信号
Figure BDA0003594862180000081
该第十一PMOS管(MP11)的栅极连控制信号SC，该第九NMOS管(MN9)的源极与该第十一PMOS管(MP11)的漏极相连，该第九NMOS管(MN9)的漏极与该第十一PMOS管(MP11)的源极相连。
为进一步的揭示本发明的创作构思，以下将结合本发明涉及的该SAR型数模转换器的工作过程对本发明进行说明，其工作过程可分为两个阶段：采样阶段和转换阶段，具体如下：
(1)采样阶段：当采样信号该第二时钟控制信号CKsample为高电平时，第一、第二差分输入信号VIP、VIN分别通过采样开关采样保持在第一电容组和第二电容组的高段电容下极板，低段电容下极板接地(GND)，第一电容组和第二电容组的所有电容上极板均接共模电压VCM，此时完成差分输入电压的采样并保持；逻辑控制电路通过锁存结构将输出信号置位为：P端00000000000001和N端11111111111110(通过设置将P端最高位使用N端锁存结构置位，N端最高位使用P端锁存结构置位)。
此时比较器输入端P端总电荷为：
QP＝128(VCM-VIP)
低段电容上极板X节点总电荷为：
QX＝127VCM
另一端N端和Y节点总电荷分别为：
QN＝128(VCM-VIN)
QY＝127VCM
(2)转换阶段：当采样信号该第二时钟控制信号CKsample为低电平时，第一、第二电容组各电容上极板均悬空，下极板接逻辑控制电路输出信号。
此时比较器输入端P端总电荷为：
Q'P＝128VP-64Vref+VP-VX
低段电容上极板X节点总电荷为：
Q'X＝128VX-VP
由电荷守恒定律可知Q'P＝QP、Q'X＝QX有：
Figure BDA0003594862180000082
N端同理有：
Figure BDA0003594862180000091
因此对比较器输入端电压VP、VN进行比较即对采样电压VIP、VIN比较。
如若VP大于VN，比较器输出结果VOUTP＝1,使得逻辑控制电路P端输出结果最高位切换为低电位，N端输出结果最高位切换为高电位1，并进行锁存；比较器完成比较后进入复位阶段，比较器将双端输出复位为高电平1，此时逻辑控制电路P端次高位保持不变，N端次高位切换为低电位0，再次根据电荷守恒有：
Figure BDA0003594862180000092
Figure BDA0003594862180000093
可以看出，比较器的两次比较过程，双端输入电压VP、VN的共模电压保持不变。
重复上述过程，直至采样信号上升沿到来，该第一时钟控制信号STOPcomp信号置一，使得时序控制单元输出的该控制信号SC置零，进入下一次采样阶段。
本发明的转换阶段由于在第一电容组和第二电容组的切换过程中整体仅仅是单边切换，并且传统控制逻辑采用3个D触发器完成切换，对于较高位数的SAR型模数转换器设计而言，会使得结构较为复杂，并且由于D触发器的使用，会使用较多晶体管，而本发明涉及的所述逻辑控制电路的组成逻辑模块，其所使用的MOS管相对较少，且结构简单，能够有效地降低电路的功耗和电路复杂度。
以上是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明该原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种用于SAR型模数转换器的逻辑控制电路，其特征在于，包括2个或2个以上数量的逻辑模块串联；
其中位于所述逻辑模块串联中首位的逻辑模块的触发信号(Di)是与第一时钟控制信号
Figure FDA0003594862170000011
相连接，而所述串联中的逻辑模块的触发信号(Di)则是与其前位串联相接的逻辑模块的第一输出信号(S)相连接；
其中每个所述逻辑模块的控制信号用于分别与第二时钟控制信号
Figure FDA0003594862170000012
第三时钟控制信号
Figure FDA0003594862170000013
相连接；每个所述逻辑模块的输入信号用于与所述SAR型模数转换器比较器输出(VOUTP)相连接；每个所述逻辑模块的第二输出信号(Di·Vref)用于与所述SAR型模数转换器的数模转换器的电容下极板相连接。
2.根据权利要求1所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，所述逻辑模块包括时序控制单元和锁存单元；
其中所述时序控制单元的输入端包括所述触发信号(Di)和所述第三时钟控制信号
Figure FDA0003594862170000014
其输出端包括所述第一输出信号(S)和锁存单元的控制信号(SC)；
所述锁存单元的输入端包括所述第二时钟控制信号
Figure FDA0003594862170000015
所述控制信号(SC)和输入信号(VOUTP)，其输出端包括所述第二输出信号(Di·Vref)。
3.根据权利要求2所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，每个所述时序控制单元均包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)及第一反相器；
所述第一NMOS管(MN1)的栅极与所述第三PMOS管(MP3)的栅极相连并连接所述第三时钟控制信号
Figure FDA0003594862170000016
其源极与所述第二NMOS管(MN2)的漏极相连，其漏极与所述第一PMOS管(MP1)的漏极相连并连接所述第三NMOS管(MN3)的栅极和所述第二PMOS管(MP2)的栅极；
所述第二NMOS管(MN2)的栅极与所述第一PMOS管(MP1)的栅极相连并连接所述第一时钟控制信号
Figure FDA0003594862170000017
其源极接地(GND)，其漏极与所述第一NMOS管(MN1)的源极相连；
所述第三NMOS管(MN3)的栅极与所述第二PMOS管(MP2)的栅极相连并连接所述第一NMOS管(MN1)的漏极，其源极接地(GND)，其漏极与所述第三PMOS管(MP3)的漏极、所述第四NMOS管(MN4)的栅极及所述第五PMOS管(MP5)的栅极相连；
所述第四NMOS管(MN4)的栅极与所述第五PMOS管(MP5)的栅极相连并连接所述第三NMOS管(MN3)的漏极，其源极接地(GND)，其漏极与所述第五PMOS管(MP5)的漏极相连并作为所述锁存单元的控制信号(SC)；
所述第一PMOS管(MP1)的栅极与所述第二NMOS管(MN2)的栅极相连并连接所述第一时钟控制信号
Figure FDA0003594862170000021
其源极接电源(VDD)，其漏极与所述第一NMOS管(MN1)的漏极相连；
所述第二PMOS管(MP2)的栅极与所述第三NMOS管(MN3)的栅极相连，其源极接电源(VDD)，其漏极与所述第三PMOS管(MP3)的源极相连；
所述第三PMOS管(MP3)的栅极与所述第一NMOS管(MN1)的栅极相连并连接所述第三时钟控制信号
Figure FDA0003594862170000022
其源极与所述第二PMOS管(MP2)的漏极相连，其漏极与所述第三NMOS管(MN3)的漏极相连；
所述第四PMOS管(MP4)的栅极与所述第一反相器的输出端相连，其源极接电源(VDD)，其漏极与所述第五PMOS管(MP5)的源极相连；
所述第五PMOS管(MP5)的栅极与所述第四NMOS管(MN4)的栅极相连，其源极与所述第四PMOS管(MP4)的漏极相连，其漏极与所述第四NMOS管(MN4)的漏极相连；
所述第一反相器包括第五NMOS管(MN5)和第六PMOS管(MP6)，所述第五NMOS管(MN5)的栅极与所述第六PMOS管(MP6)的栅极相连，所述第五NMOS管(MN5)的漏极与所述第六PMOS管(MP6)的漏极相连，所述第五NMOS管(MN5)的源极接地(GND)，所述第六PMOS管(MP6)的源极接电源(VDD)。
4.根据权利要求3所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，每个所述锁存单元均包括第六NMOS管(MN6)、第七NMOS管(MN7)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第二反相器及CMOS开关；
所述第六NMOS管(MN6)的栅极与所述第九PMOS管(MP9)的栅极相连并连接输入信号
Figure FDA0003594862170000023
其源极与所述第七NMOS管(MN7)的漏极相连，其漏极与所述第九PMOS管(MP9)的漏极相连；
所述第七NMOS管(MN7)的栅极接所述控制信号(SC)，其源极接地(GND)，其漏极与所述第六NMOS管(MN6)的源极相连；
所述第七PMOS管(MP7)的栅极与所述第二时钟控制信号
Figure FDA0003594862170000031
相连，其源极接电源(VDD)，其漏极与所述第六NMOS管(MN6)的漏极相连，并作为所述第二反相器的输入；
所述第八PMOS管(MP8)的栅极与所述控制信号的反向信号
Figure FDA0003594862170000032
相连，其源极接电源(VDD)，其漏极与所述第九PMOS管(MP9)的源极相连；
所述第九PMOS管(MP9)的栅极与所述第六NMOS管(MN6)的栅极相连并连接输入信号
Figure FDA0003594862170000033
其源极与所述第八PMOS管(MP8)的漏极相连，其漏极与所述第六NMOS管(MN6)的漏极相连。
5.根据权利要求4所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，所述第二反相器包括第八NMOS管(MN8)和第十PMOS管(MP10)，所述第八NMOS管(MN8)的栅极与所述第十PMOS管(MP10)的栅极相连，所述第八NMOS管(MN8)的漏极与所述第十PMOS管(MP10)的漏极相连，所述第八NMOS管(MN8)的源极接地(GND)，所述第十PMOS管(MP10)的源极接电源(VDD)。
6.根据权利要求4所述的用于SAR型模数转换器的逻辑控制电路，其特征在于，所述CMOS开关包括第九NMOS管(MN9)和第十一PMOS管(MP11)，所述第九NMOS管(MN9)的栅极连所述控制信号的反向信号
Figure FDA0003594862170000034
所述第十一PMOS管(MP11)的栅极连所述控制信号(SC)，所述第九NMOS管(MN9)的源极与所述第十一PMOS管(MP11)的漏极相连，所述第九NMOS管(MN9)的漏极与所述第十一PMOS管(MP11)的源极相连。
7.一种SAR型模数转换器，其包括逻辑控制电路，其特征在于，其中所述逻辑控制电路为根据权利要求1所述的逻辑控制电路。
8.根据权利要求7所述的SAR型模数转换器，其特征在于，还包括采样开关电路、数模转换器和比较器；
其中所述采样开关电路用于采样差分输入电压信号并保持在所述数模转换器；所述数模转换器用于将保持的所述差分输入电压信号传输到所述比较器进行比较；所述比较器用于比较所述差分输入电压信号，并将比较结果传输给所述逻辑控制电路；所述逻辑控制电路用于存储得到的数字码并且控制所述数模转换器进行电平切换。
9.根据权利要求8所述的SAR型模数转换器，其特征在于，其中所述差分输入电压信号包括第一差分输入电压信号(VIP)和第二差分输入电压信号(VIN)；其中所述采样开关电路包括第一输入采样开关组和第二输入采样开关组：
其中所述第一输入采样开关组连接第一差分输入电压信号(VIP)；所述第二输入采样开关组连接第二差分输入电压信号(VIN)。
10.根据权利要求9所述的SAR型模数转换器，其特征在于，其中所述数模转换器包括第一电容组和第二电容组，两者分别与第一开关组和第二开关组对应连接；
其中所述第一电容组包括高段电容和低段电容，所述高段电容和低段电容通过桥接电容连接；所述高段电容由二进制电容和冗余电容组成，其上极板均与所述比较器一输入端相连，并通过开关连接共模电压信号(VCM)，所述二进制电容下极板通过所述第一输入采样开关控制与所述控制逻辑电路或所述第一差分输入电压信号(VIP)连接，所述冗余电容下极板通过所述第一输入采样开关控制与地(GND)或输入电压信号相连；所述低段电容由二进制电容组成，其上极板均通过开关与共模电压信号(VCM)相连，其下极板均通过开关与所述控制逻辑电路或地(GND)连接；
所述第二电容组包括高段电容和低段电容，所述高段电容和低段电容通过桥接电容连接；所述高段电容由二进制电容和冗余电容组成，其上极板均与所述比较器一输入端相连，并通过开关连接共模电压(VCM)，所述二进制电容下极板通过所述第二输入采样开关控制与所述控制逻辑电路或所述第二差分输入电压信号(VIN)连接，所述冗余电容下极板通过所述第二输入采样开关控制与地(GND)或输入电压相连；所述低段电容由二进制电容组成，其上极板均通过开关与共模电压信号(VCM)相连，其下极板均通过开关与所述控制逻辑电路或地(GND)连接。
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