CN112134566A - 应用于sar adc的动态逻辑控制电路 - Google Patents

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Abstract

本发明提供了一种应用于SAR ADC的动态逻辑控制电路，包括：采样开关电路，所述采样开关电路的第一端输入差分输入信号Vip，所述采样开关电路的第二端输入差分输入信号Vin；数模转换器，所述数模转换器的第一端与所述采样开关电路的第三端电连接，所述数模转换器的第二端与所述采样开关电路的第四端电连接；比较器，所述比较器的第一端与所述数模转换器的第三端电连接，所述比较器的第二端与所述数模转换器的第四端电连接。本发明所述的应用于SAR ADC的动态逻辑控制电路，逻辑控制电路结构简单，减少了元器件的数量，降低了功耗，能有效地降低SAR ADC的功耗和复杂度，同时能提升逻辑控制电路的转换速度。

Description

应用于SAR ADC的动态逻辑控制电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种应用于SAR ADC的动态逻辑控制电路。
背景技术
模数转换器(Analog to Digital Convert，ADC)作为模拟电路和数字电路的接口，是模拟信号和数字信号之间重要的桥梁，把自然界中的光照强度、温度、湿度、声音等连续的模拟信号转换为离散的数字信号。ADC的应用广泛，常被用于移动通信、生物医疗、可穿戴设备等领域，常用的ADC有几种类型，Flash ADC、Pipeline ADC、Sigma Delta ADC和SARADC等。在移动通信的快速发展中，对移动终端设备的功耗和复杂度等也提出了更高的要求，SAR ADC(逐次逼近模数转换器)因为其功耗低、结构简单等特点被广泛使用。近年来对SAR ADC的技术改进成为研究热点，主要研究如何降低功耗以及电路结构的复杂度。SARADC主要由DAC(数模转换器)、逻辑控制电路、比较器、采样开关等电路组成。逻辑控制电路是SAR ADC非常重要的组成部分，其主要的功能是存储得到的数字码并且控制DAC进行电平切换，传统的SAR ADC逻辑控制电路主要由D触发器基本单元组成，对于一个差分输入结构的SAR ADC，传统的SAR ADC逻辑控制电路需要较多的晶体管，其功耗和面积占据整个功能模块很大一部分，因此如何降低SAR ADC中逻辑控制电路的功耗和复杂度成为急需解决的问题。
发明内容
本发明提供了一种应用于SAR ADC的动态逻辑控制电路，其目的是为了解决传统的SAR ADC中逻辑控制电路的功耗和复杂度需要降低的的问题。
为了达到上述目的，本发明的实施例提供了一种应用于SAR ADC的动态逻辑控制电路，包括：
采样开关电路，所述采样开关电路的第一端输入差分输入信号Vip，所述采样开关电路的第二端输入差分输入信号Vin；
数模转换器，所述数模转换器的第一端与所述采样开关电路的第三端电连接，所述数模转换器的第二端与所述采样开关电路的第四端电连接；
比较器，所述比较器的第一端与所述数模转换器的第三端电连接，所述比较器的第二端与所述数模转换器的第四端电连接；
逻辑控制电路，所述逻辑控制电路的第一端输入触发信号Di，所述逻辑控制电路的第二端输出CLKi电平，所述逻辑控制电路的第三端与所述比较器的第三端电连接，所述逻辑控制电路的第四端与所述比较器的第四端电连接，所述逻辑控制电路的第五端输入触发信号Valid，所述逻辑控制电路的第六端与所述数模转换器的第五端电连接，所述逻辑控制电路的第七端与所述数模转换器的第六端电连接。
其中，所述采样开关电路包括：
第一输入采样开关，所述第一输入采样开关的第一端输入差分输入信号Vip；
第二输入采样开关，所述第二输入采样开关的第一端输入差分输入信号Vin。
其中，所述数模转换器包括：
第一电容组，所述第一电容组包括多个第一电容，每个所述第一电容的正极端均分别与所述第一输入采样开关的第二端和所述比较器的第一输入端电连接；
第一电容驱动电路，所述第一电容驱动电路设置有多个，每个所述第一电容驱动电路的第一端与相对应的所述第一电容的负极端电连接；
第二电容组，所述第二电容组包括多个第二电容，每个所述第二电容的正极端均分别与所述第二输入采样开关的第二端和所述比较器的第二输入端电连接；
第二电容驱动电路，所述第二电容驱动电路设置有多个，每个所述第二电容驱动电路的第一端与相对应的所述第二电容的负极端电连接。
其中，所述第一电容驱动电路均包括：
第一PMOS管，所述第一PMOS管的源极端与电源端电连接，所述第一PMOS管的漏极端与相对应的所述第一电容的负极端电连接；
第一NMOS管，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端电连接，所述第一NMOS管的栅极端与所述第一PMOS管的栅极端电连接，所述第一NMOS管的源极端与接地端电连接。
其中，所述第二电容驱动电路均包括：
第二PMOS管，所述第二PMOS管的源极端与电源端电连接，所述第二PMOS管的漏极端与相对应的所述第二电容的负极端电连接；
第二NMOS管，所述第二NMOS管的漏极端与所述第二PMOS管的漏极端电连接，所述第二NMOS管的栅极端与所述第二PMOS管的栅极端电连接，所述第二NMOS管的源极端与接地端电连接。
其中，所述逻辑控制电路包括多个动态逻辑模块串联，首个所述动态逻辑模块的第一端输入触发信号Di，后一个所述动态逻辑模块的第一端与前一个所述动态逻辑模块第二端电连接，最后一个所述动态逻辑模块的第二端输出CLKi电平，每个所述动态逻辑模块的第三端与所述比较器的第三端电连接，每个所述动态逻辑模块的第四端与所述比较器的第四端电连接，每个所述动态逻辑模块的第五端输入触发信号Valid，每个所述动态逻辑模块的第六端与相对应的所述第一PMOS管的栅极端电连接，每个所述动态逻辑模块的第七端与相对应的所述第二PMOS管的栅极端电连接。
其中，每个所述动态逻辑模块均包括：
时序控制单元，所述时序控制单元的第一端输入触发信号Di，所述时序控制单元的第二端输入触发信号Valid；
锁存单元，所述锁存单元的第一端与所述时序控制单元的第三端电连接，所述锁存单元的第二端与所述时序控制单元的第四端电连接，所述锁存单元的第三端与所述比较器的第三端电连接，所述锁存单元的第四端与所述比较器的的第四端电连接，所述锁存单元的第五端与所述第一PMOS管的栅极端电连接，所述锁存单元的第六端与所述第二PMOS管的栅极端电连接。
其中，每个所述时序控制单元均包括：
第三PMOS管，所述第三PMOS管的源极端与电源端电连接，所述第三PMOS管的栅极端输入触发信号Di；
第三NMOS管，所述第三NMOS管的漏极端与所述第三PMOS管的漏极端电连接，所述第三NMOS管的栅极端输入触发信号Valid；
第四NMOS管，所述第四NMOS管的漏极端与所述第三NMOS管的源极端电连接，所述第四NMOS管的栅极端与所述第三PMOS管的栅极端电连接，所述第四NMOS管的源极端与接地端电连接；
第四PMOS管，所述第四PMOS管的源极端与所述第三PMOS管的源极端电连接，所述第四PMOS管的栅极端与所述第三PMOS管的漏极端电连接；
第五PMOS管，所述第五PMOS管的源极端与所述第四PMOS管的漏极端电连接，所述第五PMOS管的栅极端与所述第三NMOS管的栅极端电连接，所述第五PMOS管的漏极端与CLKi端电连接；
第五NMOS管，所述第五NMOS管的漏极端与所述第五PMOS管的漏极端电连接，所述第五NMOS管的栅极端与所述第四PMOS管的栅极端电连接，所述第五NMOS管的源极端与所述第四NMOS管的源极端电连接；
第六PMOS管，所述第六PMOS管的源极端与所述第四PMOS管的源极端电连接，所述第六PMOS管的栅极端与所述第五PMOS管的漏极端电连接；
第六NMOS管，所述第六NMOS管的漏极端与所述第六PMOS管的漏极端电连接，所述第六NMOS管的栅极端与所述第六PMOS管的栅极端电连接，所述第六NMOS管的源极端与所述第五NMOS管的源极端电连接。
其中，每个所述锁存单元均包括：
第七NMOS管，所述第七NMOS管的源极端与所述第六NMOS管的源极端电连接；
第八NMOS管，所述第八NMOS管的栅极端与所述第七NMOS管的栅极端电连接，所述第八NMOS管的源极端与所述第七NMOS管的源极端电连接；
第七PMOS管，所述第七PMOS管的源极端与所述第六PMOS管的源极端电连接，所述第七PMOS管的漏极端与所述第七NMOS管的漏极端电连接；
第八PMOS管，所述第八PMOS管的源极端与所述第七PMOS管的漏极端电连接，所述第八PMOS管的栅极端与所述比较器的第三端电连接，所述第八PMOS管的漏极端与所述第一PMOS管的栅极端电连接；
第九NMOS管，所述第九NMOS管的漏极端分别与所述第八PMOS管的漏极端和所述第八NMOS管的漏极端电连接，所述第九NMOS管的栅极端与所述第七PMOS管的栅极端电连接，所述第九NMOS管的源极端与所述第八NMOS管的源极端电连接；
第九PMOS管，所述第九PMOS管的源极端与所述第七PMOS管的源极端电连接，所述第九PMOS管的栅极端与所述第九NMOS管的漏极端电连接；
第十PMOS管，所述第十PMOS管的源极端与所述第九PMOS管的漏极端电连接，所述第十PMOS管的栅极端与所述比较器的第四端电连接，所述第十PMOS管的漏极端分别与所述第九NMOS管的栅极端和所述第二PMOS管的栅极端电连接；
第十NMOS管，所述第十NMOS管的漏极端与所述第十PMOS管的漏极端电连接，所述第十NMOS管的栅极端与所述第九PMOS管的栅极端电连接，所述第十NMOS管的源极端与所述第九NMOS管的源极端电连接；
第十一NMOS管，所述第十一NMOS管的漏极端与所述第十NMOS管的漏极端电连接，所述第十一NMOS管的源极端与所述第十NMOS管的源极端电连接；
第十二NMOS管，所述第十二NMOS管的漏极端与所述第十PMOS管的源极端电连接，所述第十二NMOS管的栅极端与所述第十一NMOS管的栅极端电连接，所述第十二NMOS管的源极端与所述第十一NMOS管的源极端电连接。
本发明的上述方案有如下的有益效果：
本发明的上述实施例所述的应用于SAR ADC的动态逻辑控制电路，逻辑控制电路结构简单，减少了元器件的数量，降低了功耗，能有效地降低SAR ADC的功耗和复杂度，同时能提升逻辑控制电路的转换速度。
附图说明
图1为本发明的总体结构框图；
图2为本发明的具体结构示意图；
图3为本发明的第一电容驱动单路的具体电路示意图；
图4为本发明的第二电容驱动单路的具体电路示意图；
图5为本发明的多个动态逻辑模块连接时的连接示意图；
图6为本发明的动态逻辑模块的端口示意图；
图7为本发明的动态逻辑模块的结构示意图；
图8为本发明的动态逻辑模块的具体电路示意图；
图9为本发明的动态逻辑模块中各节点的工作波形图。
【附图标记说明】
1-采样开关电路；2-数模转换器；3-比较器；4-逻辑控制电路；5-第一输入采样开关；6-第二输入采样开关；7-第一电容组；8-第一电容驱动电路；9-第二电容组；10-第二电容驱动电路；11-第一PMOS管；12-第一NMOS管；13-第二PMOS管；14-第二NMOS管；15-动态逻辑模块；16-时序控制单元；17-锁存单元；18-第三PMOS管；19-第三NMOS管；20-第四NMOS管；21-第四PMOS管；22-第五PMOS管；23-第五NMOS管；24-第六PMOS管；25-第六NMOS管；26-第七NMOS管；27-第八NMOS管；28-第七PMOS管；29-第八PMOS管；30-第九NMOS管；31-第九PMOS管；32-第十PMOS管；33-第十NMOS管；34-第十一NMOS管；35-第十二NMOS管。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有的SAR ADC中逻辑控制电路的功耗和复杂度需要降低的问题，提供了一种应用于SAR ADC的动态逻辑控制电路。
如图1所示，本发明的实施例提供了一种应用于SAR ADC的动态逻辑控制电路，包括：采样开关电路1，所述采样开关电路1的第一端输入差分输入信号Vip，所述采样开关电路1的第二端输入差分输入信号Vin；数模转换器2，所述数模转换器2的第一端与所述采样开关电路1的第三端电连接，所述数模转换器2的第二端与所述采样开关电路1的第四端电连接；比较器3，所述比较器3的第一端与所述数模转换器2的第三端电连接，所述比较器3的第二端与所述数模转换器2的第四端电连接；逻辑控制电路4，所述逻辑控制电路4的第一端输入触发信号Di，所述逻辑控制电路4的第二端输出CLKi电平，所述逻辑控制电路4的第三端与所述比较器3的第三端电连接，所述逻辑控制电路4的第四端与所述比较器3的第四端电连接，所述逻辑控制电路4的第五端输入触发信号Valid，所述逻辑控制电路4的第六端与所述数模转换器2的第五端电连接，所述逻辑控制电路4的第七端与所述数模转换器2的第六端电连接。
如图2所示，所述采样开关电路1包括：第一输入采样开关5，所述第一输入采样开关5的第一端输入差分输入信号Vip；第二输入采样开关6，所述第二输入采样开关6的第一端输入差分输入信号Vin。
其中，所述数模转换器2包括：第一电容组7，所述第一电容组7包括多个第一电容，每个所述第一电容的正极端均分别与所述第一输入采样开关5的第二端和所述比较器3的第一输入端电连接；第一电容驱动电路8，所述第一电容驱动电路8设置有多个，每个所述第一电容驱动电路8的第一端与相对应的所述第一电容的负极端电连接；第二电容组9，所述第二电容组9包括多个第二电容，每个所述第二电容的正极端均分别与所述第二输入采样开关6的第二端和所述比较器3的第二输入端电连接；第二电容驱动电路10，所述第二电容驱动电路10设置有多个，每个所述第二电容驱动电路10的第一端与相对应的所述第二电容的负极端电连接。
本发明的上述实施例所述的应用于SAR ADC的动态逻辑控制电路，所述应用于SARADC的动态逻辑控制电路主要由所述采样开关电路1、所述数模转换器2(DAC)、所述比较器3和所述逻辑控制电路4组成，如图2所示，差分输入信号Vip通过所述第一输入采样开关5至所述第一电容的正极端和所述比较器3的第一端，差分输入信号Vin通过所述第二输入采样开关6至所述第二电容的正极端和所述比较器3的第二端，数字码Pi通过所述第一电容驱动电路8至所述第一电容的负极端，数字码Ni通过所述第二电容驱动电路10至所述第二电容的负极端接。所述应用于SAR ADC的动态逻辑控制电路的所述逻辑控制电路4工作时，所述第一输入采样开关5和所述第二输入采样开关6打开，所述数模转换器2对差分输入信号Vip和差分输入信号Vin进行采样，采样结束后，所述第一输入采样开关5和所述第二输入采样开关6关断，差分输入信号Vip和差分输入信号Vin通过电荷的形式存储在所述数模转换器2的所述第一电容组7和所述第二电容组9中，并且所述第一电容组7输出Vp到所述比较器3的第一端，所述第二电容组9输出Vn到所述比较器3的第二端，所述比较器3对所述数模转换器2的输出信号Vp和Vn进行比较，得到所述比较器3的输出结果Voutp和Voutn，并将Voutp输入到所述逻辑控制电路4的第三端，将Voutn输入到所述逻辑控制电路4的第四端，此时触发信号Di和Valid分别输入到所述逻辑控制电路4的第一端和第五端，所述逻辑控制电路4开始工作，得到数字码P1、N1，且与数字码P1相对应的所述第一电容的负极电压改变或与数字码N1相对应的所述第二电容的负极电压改变，第一个转换周期结束。第二个转换周期开始，所述第一输入采样开关5和所述第二输入采样开关6开启，根据电荷重分配和电荷守恒得到所述数模转换器2的所述第一电容组7和所述第二电容组9的输出结果连接至所述比较器3的第一端和第二端，所述比较器3输出结果并将结果输入至所述逻辑控制电路4中，CLK1从低电平跳变为高电平，并触发第二个所述动态逻辑模块15，得到数字码P2和N2，第二个转换周期结束，有n位SAR ADC进行n次转换周期，得到n位数字码P1、N1至Pi、Ni。
如图3所示，所述第一电容驱动电路8均包括：第一PMOS管11，所述第一PMOS管11的源极端与电源端电连接，所述第一PMOS管11的漏极端与相对应的所述第一电容的负极端电连接；第一NMOS管12，所述第一NMOS管12的漏极端与所述第一PMOS管11的漏极端电连接，所述第一NMOS管12的栅极端与所述第一PMOS管11的栅极端电连接，所述第一NMOS管12的源极端与接地端电连接。
如图4所示，所述第二电容驱动电路10均包括：第二PMOS管13，所述第二PMOS管13的源极端与电源端电连接，所述第二PMOS管13的漏极端与相对应的所述第二电容的负极端电连接；第二NMOS管14，所述第二NMOS管14的漏极端与所述第二PMOS管13的漏极端电连接，所述第二NMOS管14的栅极端与所述第二PMOS管13的栅极端电连接，所述第二NMOS管14的源极端与接地端电连接。
如图5至图6所示，所述逻辑控制电路4包括多个动态逻辑模块15串联，首个所述动态逻辑模块15的第一端输入触发信号D，后一个所述动态逻辑模块15的第一端与前一个所述动态逻辑模块15第二端电连接，最后一个所述动态逻辑模块15的第二端输出CLKi电平，每个所述动态逻辑模块15的第三端与所述比较器3的第三端电连接，每个所述动态逻辑模块15的第四端与所述比较器3的第四端电连接，每个所述动态逻辑模块15的第五端输入触发信号Valid，每个所述动态逻辑模块15的第六端与相对应的所述第一PMOS管11的栅极端电连接，每个所述动态逻辑模块15的第七端与相对应的所述第二PMOS管13的栅极端电连接。
本发明的上述实施例所述的应用于SAR ADC的动态逻辑控制电路，多个所述动态逻辑模块15构成了所述应用于SAR ADC的动态逻辑控制电路的所述逻辑控制电路4，在一个n位SAR ADC中的所述逻辑控制电路4，需要n个所述动态逻辑模块15。
如图7至图9所示，每个所述动态逻辑模块15均包括：时序控制单元16，所述时序控制单元16的第一端输入触发信号Di，所述时序控制单元16的第二端输入触发信号Valid；锁存单元17，所述锁存单元17的第一端与所述时序控制单元16的第三端电连接，所述锁存单元17的第二端与所述时序控制单元16的第四端电连接，所述锁存单元17的第三端与所述比较器3的第三端电连接，所述锁存单元17的第四端与所述比较器3的的第四端电连接，所述锁存单元17的第五端与所述第一PMOS管11的栅极端电连接，所述锁存单元17的第六端与所述第二PMOS管13的栅极端电连接。
本发明的上述实施例所述的应用于SAR ADC的动态逻辑控制电路，所述动态逻辑模块15主要由所述时序控制单元16和所述锁存单元17组成，Di和Valid为外部触发信号，Voutp和Voutn为所述比较器3的输出信号，CLK和CLKi为所述时序控制单元16产生的电平，电平CLK用于触发所述锁存单元17，电平CLKi连接下一级所述动态逻辑模块15的第一端，并作为下一级的所述动态逻辑模块15的触发信号，所述锁存单元17触发后利用正反馈机制得到并存储数字码Pi和Ni。
其中，每个所述时序控制单元16均包括：第三PMOS管18，所述第三PMOS管18的源极端与电源端电连接，所述第三PMOS管18的栅极端输入触发信号Di；第三NMOS管19，所述第三NMOS管19的漏极端与所述第三PMOS管18的漏极端电连接，所述第三NMOS管19的栅极端输入触发信号Valid；第四NMOS管20，所述第四NMOS管20的漏极端与所述第三NMOS管19的源极端电连接，所述第四NMOS管20的栅极端与所述第三PMOS管18的栅极端电连接，所述第四NMOS管20的源极端与接地端电连接；第四PMOS管21，所述第四PMOS管21的源极端与所述第三PMOS管18的源极端电连接，所述第四PMOS管21的栅极端与所述第三PMOS管18的漏极端电连接；第五PMOS管22，所述第五PMOS管22的源极端与所述第四PMOS管21的漏极端电连接，所述第五PMOS管22的栅极端与所述第三NMOS管19的栅极端电连接，所述第五PMOS管22的漏极端与CLKi端电连接；第五NMOS管23，所述第五NMOS管23的漏极端与所述第五PMOS管22的漏极端电连接，所述第五NMOS管23的栅极端与所述第四PMOS管21的栅极端电连接，所述第五NMOS管23的源极端与所述第四NMOS管20的源极端电连接；第六PMOS管24，所述第六PMOS管24的源极端与所述第四PMOS管21的源极端电连接，所述第六PMOS管24的栅极端与所述第五PMOS管22的漏极端电连接；第六NMOS管25，所述第六NMOS管25的漏极端与所述第六PMOS管24的漏极端电连接，所述第六NMOS管25的栅极端与所述第六PMOS管24的栅极端电连接，所述第六NMOS管25的源极端与所述第五NMOS管23的源极端电连接。
其中，每个所述锁存单元17均包括：第七NMOS管26，所述第七NMOS管26的源极端与所述第六NMOS管25的源极端电连接；第八NMOS管27，所述第八NMOS管27的栅极端与所述第七NMOS管26的栅极端电连接，所述第八NMOS管27的源极端与所述第七NMOS管26的源极端电连接；第七PMOS管28，所述第七PMOS管28的源极端与所述第六PMOS管24的源极端电连接，所述第七PMOS管28的漏极端与所述第七NMOS管26的漏极端电连接；第八PMOS管29，所述第八PMOS管29的源极端与所述第七PMOS管28的漏极端电连接，所述第八PMOS管29的栅极端与所述比较器3的第三端电连接，所述第八PMOS管29的漏极端与所述第一PMOS管11的栅极端电连接；第九NMOS管30，所述第九NMOS管30的漏极端分别与所述第八PMOS管29的漏极端和所述第八NMOS管27的漏极端电连接，所述第九NMOS管30的栅极端与所述第七PMOS管28的栅极端电连接，所述第九NMOS管30的源极端与所述第八NMOS管27的源极端电连接；第九PMOS管31，所述第九PMOS管31的源极端与所述第七PMOS管28的源极端电连接，所述第九PMOS管31的栅极端与所述第九NMOS管30的漏极端电连接；第十PMOS管32，所述第十PMOS管32的源极端与所述第九PMOS管31的漏极端电连接，所述第十PMOS管32的栅极端与所述比较器3的第四端电连接，所述第十PMOS管32的漏极端分别与所述第九NMOS管30的栅极端和所述第二PMOS管13的栅极端电连接；第十NMOS管33，所述第十NMOS管33的漏极端与所述第十PMOS管32的漏极端电连接，所述第十NMOS管33的栅极端与所述第九PMOS管31的栅极端电连接，所述第十NMOS管33的源极端与所述第九NMOS管30的源极端电连接；第十一NMOS管34，所述第十一NMOS管34的漏极端与所述第十NMOS管33的漏极端电连接，所述第十一NMOS管34的源极端与所述第十NMOS管33的源极端电连接；第十二NMOS管35，所述第十二NMOS管35的漏极端与所述第十PMOS管32的源极端电连接，所述第十二NMOS管35的栅极端与所述第十一NMOS管34的栅极端电连接，所述第十二NMOS管35的源极端与所述第十一NMOS管34的源极端电连接。
本发明的上述实施例所述的应用于SAR ADC的动态逻辑控制电路，如图8和图9所示，触发信号Di处于低电平GND时所述逻辑控制电路4初始化，所述第三PMOS管18打开，图8中的A点抬高至高电平VDD，所述第四PMOS管21关断，所述第五NMOS管23打开，CLKi拉低至低电平，通过所述第六PMOS管24和所述第六NMOS管25组成的反相器，将CLKi电位反相产生高电平信号CLK，此时所述第八NMOS管27和所述第十一NMOS管34打开，将输出信号Pi和Ni拉低至低电平GND。当触发信号Di从低电平跳变为高电平并且触发信号Valid从高电平跳变为低电平时，所述第三PMOS管18和所述第三NMOS管19关断，所述第四NMOS管20打开，图8中的A点电位被拉低至低电平，此时所述第四PMOS管21和所述第五PMOS管22打开，所述第五NMOS管23关断，CLKi被抬高至高电平，通过所述第六PMOS管24和所述第六NMOS管25组成的反相器，将CLKi电位反相产生低电平信号CLK，所述第七NMOS管26、所述第八NMOS管27、所述第十一NMOS管34和所述第十二NMOS管35关断，此时Pi和Ni处于低电平状态，则所述第七PMOS管28和所述第九PMOS管31打开，图8中的B点和C点电位被抬高至高电平，当Voutp为高电平，Voutn为低电平时，所述第八PMOS管29关断，所述第十PMOS管32打开，则此时图8中的Pi点电位抬高至高电平，图8中的Ni点电位拉低至低电平，由于所述锁存单元17的正反馈作用，所述第七PMOS管28关闭，图8中的B点电位被拉低至低电平，所述第八PMOS管29打开，反馈至图8中的Ni点仍是低电平，则图8中的Pi被锁存至高电平，图8中的Ni被锁存至低电平。当Voutp为低电平，Voutn为高电平时，所述第八PMOS管29打开，所述第十PMOS管32关断，则此时图8中的Pi点电位拉低至低电平，图8中的Ni点电位抬高至高电平，由于所述锁存单元17的正反馈作用，所述第九PMOS管31关闭，图8中的C点电位被拉低至低电平，所述第十PMOS管32打开，反馈至图8中的Pi点仍是低电平，则图8中的Pi被锁存至低电平，图8中的Ni被锁存至高电平。
本发明的上述实施例所述的应用于SAR ADC的动态逻辑控制电路，采用所述时序控制单元16和所述锁存单元17的结构，并且对所述时序控制单元16和所述锁存单元17进行改进优化，使得所述动态逻辑模块15需要的MOS管较少，并且组成的所述逻辑控制电路4结构简单，能有效地降低SAR ADC的功耗和复杂度，同时能提升所述逻辑控制电路4的转换速度，减少了MOS的数目，降低了电路功耗和电路复杂度，相比于D触发器基本单元，所述应用于SAR ADC的动态逻辑控制电路的电路结构更为优化。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种应用于SARADC的动态逻辑控制电路，其特征在于，包括：
采样开关电路，所述采样开关电路的第一端输入差分输入信号Vip，所述采样开关电路的第二端输入差分输入信号Vin；
数模转换器，所述数模转换器的第一端与所述采样开关电路的第三端电连接，所述数模转换器的第二端与所述采样开关电路的第四端电连接；
比较器，所述比较器的第一端与所述数模转换器的第三端电连接，所述比较器的第二端与所述数模转换器的第四端电连接；
逻辑控制电路，所述逻辑控制电路的第一端输入触发信号Di，所述逻辑控制电路的第二端输出CLKi电平，所述逻辑控制电路的第三端与所述比较器的第三端电连接，所述逻辑控制电路的第四端与所述比较器的第四端电连接，所述逻辑控制电路的第五端输入触发信号Valid，所述逻辑控制电路的第六端与所述数模转换器的第五端电连接，所述逻辑控制电路的第七端与所述数模转换器的第六端电连接。
2.根据权利要求1所述的应用于SARADC的动态逻辑控制电路，其特征在于，所述采样开关电路包括：
第一输入采样开关，所述第一输入采样开关的第一端输入差分输入信号Vip；
第二输入采样开关，所述第二输入采样开关的第一端输入差分输入信号Vin。
3.根据权利要求1所述的应用于SARADC的动态逻辑控制电路，其特征在于，所述数模转换器包括：
第一电容组，所述第一电容组包括多个第一电容，每个所述第一电容的正极端均分别与所述第一输入采样开关的第二端和所述比较器的第一输入端电连接；
第一电容驱动电路，所述第一电容驱动电路设置有多个，每个所述第一电容驱动电路的第一端与相对应的所述第一电容的负极端电连接；
第二电容组，所述第二电容组包括多个第二电容，每个所述第二电容的正极端均分别与所述第二输入采样开关的第二端和所述比较器的第二输入端电连接；
第二电容驱动电路，所述第二电容驱动电路设置有多个，每个所述第二电容驱动电路的第一端与相对应的所述第二电容的负极端电连接。
4.根据权利要求3所述的应用于SARADC的动态逻辑控制电路，其特征在于，所述第一电容驱动电路均包括：
第一PMOS管，所述第一PMOS管的源极端与电源端电连接，所述第一PMOS管的漏极端与相对应的所述第一电容的负极端电连接；
第一NMOS管，所述第一NMOS管的漏极端与所述第一PMOS管的漏极端电连接，所述第一NMOS管的栅极端与所述第一PMOS管的栅极端电连接，所述第一NMOS管的源极端与接地端电连接。
5.根据权利要求3所述的应用于SARADC的动态逻辑控制电路，其特征在于，所述第二电容驱动电路均包括：
第二PMOS管，所述第二PMOS管的源极端与电源端电连接，所述第二PMOS管的漏极端与相对应的所述第二电容的负极端电连接；
第二NMOS管，所述第二NMOS管的漏极端与所述第二PMOS管的漏极端电连接，所述第二NMOS管的栅极端与所述第二PMOS管的栅极端电连接，所述第二NMOS管的源极端与接地端电连接。
6.根据权利要求1所述的应用于SARADC的动态逻辑控制电路，其特征在于，所述逻辑控制电路包括多个动态逻辑模块串联，首个所述动态逻辑模块的第一端输入触发信号Di，后一个所述动态逻辑模块的第一端与前一个所述动态逻辑模块第二端电连接，最后一个所述动态逻辑模块的第二端输出CLKi电平，每个所述动态逻辑模块的第三端与所述比较器的第三端电连接，每个所述动态逻辑模块的第四端与所述比较器的第四端电连接，每个所述动态逻辑模块的第五端输入触发信号Valid，每个所述动态逻辑模块的第六端与相对应的所述第一PMOS管的栅极端电连接，每个所述动态逻辑模块的第七端与相对应的所述第二PMOS管的栅极端电连接。
7.根据权利要求6所述的应用于SARADC的动态逻辑控制电路，其特征在于，每个所述动态逻辑模块均包括：
时序控制单元，所述时序控制单元的第一端输入触发信号Di，所述时序控制单元的第二端输入触发信号Valid；
锁存单元，所述锁存单元的第一端与所述时序控制单元的第三端电连接，所述锁存单元的第二端与所述时序控制单元的第四端电连接，所述锁存单元的第三端与所述比较器的第三端电连接，所述锁存单元的第四端与所述比较器的的第四端电连接，所述锁存单元的第五端与所述第一PMOS管的栅极端电连接，所述锁存单元的第六端与所述第二PMOS管的栅极端电连接。
8.根据权利要求7所述的应用于SARADC的动态逻辑控制电路，其特征在于，每个所述时序控制单元均包括：
第三PMOS管，所述第三PMOS管的源极端与电源端电连接，所述第三PMOS管的栅极端输入触发信号Di；
第三NMOS管，所述第三NMOS管的漏极端与所述第三PMOS管的漏极端电连接，所述第三NMOS管的栅极端输入触发信号Valid；
第四NMOS管，所述第四NMOS管的漏极端与所述第三NMOS管的源极端电连接，所述第四NMOS管的栅极端与所述第三PMOS管的栅极端电连接，所述第四NMOS管的源极端与接地端电连接；
第四PMOS管，所述第四PMOS管的源极端与所述第三PMOS管的源极端电连接，所述第四PMOS管的栅极端与所述第三PMOS管的漏极端电连接；
第五PMOS管，所述第五PMOS管的源极端与所述第四PMOS管的漏极端电连接，所述第五PMOS管的栅极端与所述第三NMOS管的栅极端电连接，所述第五PMOS管的漏极端与CLKi端电连接；
第五NMOS管，所述第五NMOS管的漏极端与所述第五PMOS管的漏极端电连接，所述第五NMOS管的栅极端与所述第四PMOS管的栅极端电连接，所述第五NMOS管的源极端与所述第四NMOS管的源极端电连接；
第六PMOS管，所述第六PMOS管的源极端与所述第四PMOS管的源极端电连接，所述第六PMOS管的栅极端与所述第五PMOS管的漏极端电连接；
第六NMOS管，所述第六NMOS管的漏极端与所述第六PMOS管的漏极端电连接，所述第六NMOS管的栅极端与所述第六PMOS管的栅极端电连接，所述第六NMOS管的源极端与所述第五NMOS管的源极端电连接。
9.根据权利要求8所述的应用于SARADC的动态逻辑控制电路，其特征在于，每个所述锁存单元均包括：
第七NMOS管，所述第七NMOS管的源极端与所述第六NMOS管的源极端电连接；
第八NMOS管，所述第八NMOS管的栅极端与所述第七NMOS管的栅极端电连接，所述第八NMOS管的源极端与所述第七NMOS管的源极端电连接；
第七PMOS管，所述第七PMOS管的源极端与所述第六PMOS管的源极端电连接，所述第七PMOS管的漏极端与所述第七NMOS管的漏极端电连接；
第八PMOS管，所述第八PMOS管的源极端与所述第七PMOS管的漏极端电连接，所述第八PMOS管的栅极端与所述比较器的第三端电连接，所述第八PMOS管的漏极端与所述第一PMOS管的栅极端电连接；
第九NMOS管，所述第九NMOS管的漏极端分别与所述第八PMOS管的漏极端和所述第八NMOS管的漏极端电连接，所述第九NMOS管的栅极端与所述第七PMOS管的栅极端电连接，所述第九NMOS管的源极端与所述第八NMOS管的源极端电连接；
第九PMOS管，所述第九PMOS管的源极端与所述第七PMOS管的源极端电连接，所述第九PMOS管的栅极端与所述第九NMOS管的漏极端电连接；
第十PMOS管，所述第十PMOS管的源极端与所述第九PMOS管的漏极端电连接，所述第十PMOS管的栅极端与所述比较器的第四端电连接，所述第十PMOS管的漏极端分别与所述第九NMOS管的栅极端和所述第二PMOS管的栅极端电连接；
第十NMOS管，所述第十NMOS管的漏极端与所述第十PMOS管的漏极端电连接，所述第十NMOS管的栅极端与所述第九PMOS管的栅极端电连接，所述第十NMOS管的源极端与所述第九NMOS管的源极端电连接；
第十一NMOS管，所述第十一NMOS管的漏极端与所述第十NMOS管的漏极端电连接，所述第十一NMOS管的源极端与所述第十NMOS管的源极端电连接；
第十二NMOS管，所述第十二NMOS管的漏极端与所述第十PMOS管的源极端电连接，所述第十二NMOS管的栅极端与所述第十一NMOS管的栅极端电连接，所述第十二NMOS管的源极端与所述第十一NMOS管的源极端电连接。
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