KR20020014530A - 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 - Google Patents

클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 Download PDF

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Abstract

본 발명은 샘플 및 홀더부에 구비된 스위치의 제어신호를 아날로그 입력신호에 종속되게 구성하여 애퍼처 불확정도를 줄이고, 3-스테이지 비교기를 통해 순차적으로 리셋 스위치를 오프시켜 클럭 피드스루를 줄인 SAR 아날로그-디지털 변환기를 제공하기 위한 것으로, 이를 위해 본 발명은 SAR(Successive Approximation Resister) 아날로그-디지털 변환기에 있어서, 제어신호에 응답하여 아날로그 입력 신호를 샘플링하여 홀딩하되, 상기 아날로그 입력신호에 응답하여 상기 아날로그 입력신호를 상기 비교 수단으로 스위칭하여 애퍼처 불확정도를 줄이는 샘플 및 홀더 회로부; 상기 아날로그 입력 신호를 디지털 신호로 변환시키기 위한 기준값이 되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환 수단; 제1 내지 제3 리셋 신호에 응답하여 각 스테이지를 순차적으로 오프시키면서 상기 샘플 및 홀더 회로부로부터 출력되는 아날로그 입력 신호와 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그 신호를 비교하는 3-스테이지 비교 수단; SAR 레지스터를 포함하여 상기 3-스테이지 비교 수단으로부터 출력되는 비교결과에 응답하여 기준값이 되는 디지털 신호를 제어하는 제어로직 수단; 및 아날로그-디지털 변환 시작을 알리는 아날로그-디지털 변환시작신호에 응답하여 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그신호를 상기 3-스테이지 비교 수단으로 출력하고, 상기 아날로그-디지털 변환시작신호와 상기 제어신호를 논리곱한 신호에 응답하여 상기 기준 아날로그 신호의 중간값 레벨 전압의 1/2한 값을 상기 3-스테이지 비교 수단으로 출력하기 위한 스위칭 수단을 포함한다.

Description

클럭 피드스루 및 애퍼처 불확정도를 줄인 아날로그-디지털 변환 장치{ANALOG-TO-DIGITAL CONVERTER REDUCING CLOCK FEEDTHROUGH AND APERTURE UNCERTAINTY}
본 발명은 아날로그 입력 신호를 디지털 신호로 변환하여 출력하는 아날로그-디지털 변환 장치에 관한 것으로, 특히 SAR(Successive Approximation Resister) 방식의 아날로그-디지털 변환기에 관한 것이다.
먼저, 아날로그-디지털 변환 원리를 간단히 살펴보면, 아날로그-디지털 변환기는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 데, 최근들어 SAR 방식의 아날로그-디지털 변환기가 많이 사용되고 있는 추세이다.
도 1은 일반적인 SAR 방식의 아날로그-디지털 변환기에 대한 블록도이다.
도 1에 도시된 바와같이, SAR 아날로그-디지털 변환기는 아날로그 입력 신호(Vin)를 샘플링하여 홀딩하는 샘플 및 홀더부(S/H)(1)와, 아날로그 입력신호(Vin)를 디지털 신호로 변환시키는 기준값이 되는 디지털 신호를 아날로그 신호로 변환하는 DAC(Digital to Analog Converter)(2)와, 상기 S/H(1)로부터 출력되는 아날로그 입력 신호와 상기 DAC(2)로부터 출력되는 기준 아날로그 신호를 비교하는 비교기(3)와, SAR 레지스터를 포함하여 상기 비교기(3)로부터 출력되는 비교결과에 응답하여 기준값이 되는 디지털 신호를 제어하는 SAR 제어로직(4)으로 이루어진다.
도 2는 SAR 아날로그-디지털 변환기 내부에 구비된 샘플 및 홀더부(S/H)의 내부 회로도이다.
도 2에 도시된 바와 같이, 종래의 샘플 및 홀더부(S/H)는 제어신호(SAMPLE)에 응답된 스위칭 동작을 통해 아날로그 입력신호(Vin)를 출력하는 NMOS 스위치(SW1)와, 상기 NMOS 스위치(SW1)에서 출력되는 신호를 샘플링하는 샘플링 커패시터(Cs)와, 상기 샘플링 커패시터(Cs)에서 샘플링된 데이터를 임시 홀딩하는 버퍼(Bamp)로 이루어진다.
이러한 샘플 및 홀더부(S/H)의 구조가 ADC의 동적 특성에 가장 많은 영향을 끼치게 되는 데, 상기 도 2와 같이 구성된 샘플 및 홀더부(S/H)의 단점은 첫번째로 MOS(Metal Oxide Semiconductor)를 스위치(SW1)로 사용함으로 인해 발생되는 클럭 피드스루(clock feedthrough) 및 차지 피드스루(charge feedthrough)의 문제와, 두 번째로 애퍼처 불확정도(aperture uncertainty)의 문제이다.
여기서, 클럭 피드스루는 NMOS 스위치(SW1)의 게이트, 즉 제어 단자에 의한 원하지 않는 전하분배에 의해 샘플링된 값이 원래의 값과 다른 경우를 야기시킨다. 즉, NMOS 스위치(SW1)의 제어단자인 게이트와 NMOS 스위치(SW1)의 소스/드레인 사이의 커패시터(Cgd/Cgs)와 샘플링 커패시터(Cs) 사이에 생기는 현상으로, NMOS 스위치(SW1)가 온(ON)에서 오프(OFF)로 스위칭되면서 원하지 않는 전압이 샘플링 커패시터(Cs)에 더해지는 현상이다.
이러한 클럭 피드스루를 줄이기 위한 방법으로는 NMOS 스위치(SW1)의 사이즈를 작게 하거나 샘플링 커패시터(Cs)의 값을 크게 하거나 또는 더미(dummy) 트랜지스터를 사용하는 방법 등이 있는 데, 샘플링 커패시터(Cs)의 값을 크게 하는 경우에는 많은 면적을 필요로 하고, 더미 트랜지스터를 사용하는 방법은 클럭 피드스루를 어느 정도 줄일 수는 있으나, 완전히 제거하지 못하는 것으로 알려져 있다.
한편, 애퍼처 불확정도는 샘플링하는 시점에서 실제값과 다르게 샘플링되는 것을 말하는 것으로, NMOS 스위치(SW1)의 문턱 전압이 아날로그 입력신호(Vin)에 비례해서 변하기 때문에 아날로그 입력신호(Vin)의 크고 작음에 따라 각기 샘플링해서 홀드하는 시점이 다름으로 인해 생기게 된다. 또한, 제어신호(SAMPLE)가 "1"에서 "0"으로의 천이 시 유한한 기울기를 가짐으로 인해 아날로그 입력신호(Vin)가 높은 경우와 낮은 경우의 홀드시점이 다르게 되어 발생된다. 도 3에서 큰 값의 아날로그 입력신호(Vin)를 홀드하는 시간(T1)과 작은 값의 아날로그 입력신호(Vin)를 홀드하는 시간(T2)이 제어신호(SAMPLE)의 유한한 기울기로 인해 다름을 보이고 있다.
상술한 바와 같은 종래의 구조에서는 클럭 피드스루 및 애퍼처 불확정도와 같은 문제점을 완전히 제거할 수 없음을 알 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 샘플 및 홀더부에 구비된 스위치의 제어신호를 아날로그 입력신호에 종속되게 구성하여 애퍼처 불확정도를 줄이고, 3-스테이지 비교기를 통해 순차적으로 리셋 스위치를 오프시켜 클럭 피드스루를 줄인 SAR 아날로그-디지털 변환기를 제공하는 데에 있다.
도 1은 일반적인 SAR 방식의 아날로그-디지털 변환기에 대한 블록도.
도 2는 SAR 아날로그-디지털 변환기 내부에 구비된 샘플 및 홀더부(S/H)의 내부 회로도.
도 3은 샘플링 시 애퍼처 불확정도를 개념적으로 설명하기 위한 그래프.
도 4는 본 발명의 일실시예에 따른 SAR 아날로그-디지털 변환기의 일부 회로도.
도 5는 상기 도 4의 제어에 필요한 신호들의 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 샘플 및 홀더부 101 : 스위칭부
102 : 3-스테이지 비교기
상기 목적을 달성하기 위한 본 발명은 SAR(Successive Approximation Resister) 아날로그-디지털 변환기에 있어서, 제어신호에 응답하여 아날로그 입력 신호를 샘플링하여 홀딩하되, 상기 아날로그 입력신호에 응답하여 상기 아날로그 입력신호를 상기 비교 수단으로 스위칭하여 애퍼처 불확정도를 줄이는 샘플 및 홀더 회로부; 상기 아날로그 입력 신호를 디지털 신호로 변환시키기 위한 기준값이 되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환 수단; 제1 내지 제3 리셋 신호에 응답하여 각 스테이지를 순차적으로 오프시키면서 상기 샘플 및 홀더 회로부로부터 출력되는 아날로그 입력 신호와 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그 신호를 비교하는 3-스테이지 비교 수단; SAR 레지스터를 포함하여 상기 3-스테이지 비교 수단으로부터 출력되는 비교결과에 응답하여 기준값이 되는 디지털 신호를 제어하는 제어로직 수단; 및 아날로그-디지털 변환 시작을 알리는 아날로그-디지털 변환시작신호에 응답하여 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그신호를 상기 3-스테이지 비교 수단으로 출력하고, 상기 아날로그-디지털 변환시작신호와 상기 제어신호를 논리곱한 신호에 응답하여 상기 기준 아날로그 신호의 중간값 레벨 전압의 1/2한 값을 상기 3-스테이지 비교 수단으로 출력하기 위한 스위칭 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 SAR 아날로그-디지털 변환기의 일부 회로도로서, 샘플 및 홀더부와 비교기를 포함하여 도시한 것이다.
도 4에 도시된 바와같이, 본 발명의 SAR 아날로그-디지털 변환기는 다수의 NMOS 스위치(SW2, SW3, SW5, SW7, SW9)와, 다수의 PMOS 스위치(SW4, SW6, SW8), NMOS 로드(MN1, MN2) 및 커패시터(C1, C2)를 구비하고 스위칭 제어 신호를 아날로그 입력신호(Vin)에 종속되도록 구성하여 애퍼처 불확정도를 줄이는 샘플 및 홀더부(S/H)(100)와, MOS 스위치(MS1, MS2)로 구성되어 아날로그-디지털 변환 시작을 알리는 아날로그-디지털 변환시작신호(CONV)에 응답하여 DAC로부터 출력되는 기준 아날로그신호를 출력하고, MOS 스위치(MS3, MS4)로 구성되어 아날로그-디지털 변환시작신호(CONV)와 제어 신호(SAMPLE)를 논리곱한 신호(SAMPLE & CONV)에 응답하여 DAC로부터 출력되는 기준 아날로그 신호의 중간값 레벨 전압을 1/2한 전압값(VREFM/2)을 출력하는 스위칭부(101)와, 각 스테이지마다 커패시터와 차동 증폭기 및 리셋 스위치를 구비하고, 리셋 신호에 응답하여 각 스테이지의 리셋 스위치를 순차적으로 오프시켜 클럭 피드스루를 줄이는 방식으로 상기 스위칭부(101)로부터 출력되는 신호 및 상기 S/H(100)로부터 출력되는 신호를 비교하여 SAR 제어로직(미도시)으로 출력 신호(OUTP, OUTN)를 출력하는 3-스테이지 비교기(102)로 이루어진다.
구체적으로, 샘플 및 홀더부(S/H)(100)는 DAC로부터 출력되는 기준 아날로그 신호의 중간값 레벨 전압을 공급하는 전원공급단(VREFM)에 소스 및 게이트가 공통 연결되는 NMOS 로드(MN1), 일측이 상기 NMOS 로드(MN1)의 드레인에 연결되며 게이트로 반전된 제어신호(SAMPLEB)를 인가받는 PMOS 스위치(SW6), 일측이 상기 NMOS로드(MN1) 및 상기 PMOS 스위치(SW6)의 공통 연결단에 연결되는 커패시터(C1), 상기 PMOS 스위치(SW6)의 타측 및 접지전원단 사이에 연결되며 게이트로 반전된 제어신호(SAMPLEB)를 인가받는 NMOS 스위치(SW7), 일측이 상기 PMOS 스위치(SW6) 및 상기 NMOS 스위치(SW7)의 공통 연결단에 연결되는 커패시터(C2), 전원공급단에 소스 및 게이트가 공통 연결되고 드레인은 상기 커패시터(C2)의 타측에 연결되는 NMOS 로드(MN2), 상기 NMOS 로드(MN2) 및 상기 커패시터(C2)의 공통 연결단과 접지전원 사이에 직렬 연결되며 각각의 게이트로 반전된 제어신호(SAMPLEB)를 인가받는 PMOS 스위치(SW8) 및 NMOS 스위치(SW9), 접지전원단 및 상기 커패시터(C1)의 타측 사이에 연결되며 게이트로 반전된 제어신호(SAMPLEB)를 인가받는 NMOS 스위치(SW5), 게이트가 상기 PMOS 스위치(SW8) 및 상기 NMOS 스위치(SW9)의 공통 연결단에 연결되고 그에 응답하여 아날로그 입력신호를 비교기(102)로 스위칭하는 메인 NMOS 스위치(SW2), 상기 NMOS 스위치(SW5)와 상기 커패시터(C1)의 공통 연결단 및 상기 NMOS 스위치(SW2) 사이에 연결되며 게이트로 제어신호(SAMPLE)와 반전된 제어신호(SAMPLEB)를 각기 입력받는 NMOS 스위치(SW3) 및 PMOS 스위치(SW4)로 이루어진다.
그리고, 스위칭부(101)는 DAC 및 비교기(102) 사이에 병렬로 연결되며 아날로그-디지털 변환시작신호(CONV)를 자신의 게이트로 인가받는 NMOS 스위치(MS1) 및 반전된 아날로그 변환시작신호(CONV)를 자신의 게이트로 인가받는 PMOS 스위치(MS2)와, DAC 및 비교기(102) 사이에 병렬로 연결되며 아날로그-디지털 변환시작신호(CONV)와 제어 신호(SAMPLE)를 논리곱한 신호(SAMPLE & CONV)를 자신의 게이트로 인가받는 NMOS 스위치(MS3) 및 반전된 논리곱 신호(SAMPLE & CONV)를 자신의 게이트로 인가받는 PMOS 스위치(MS4)로 이루어진다.
또한, 3-스테이지 비교기(102)는 일측이 메인 NMOS 스위치(SW2)와 스위치(MS1, MS2)의 공통 연결단에 연결되는 커패시터(C3), 일측이 스위치(MS3, MS4)의 공통 연결에 연결되는 커패시터(C7), 커패시터(C3)의 타측에 부입력단(-)이 연결되고 커패시터(C7)의 타측에 정입력단(+)이 연결되는 차동 증폭기(A1), 차동 증폭기(A1)의 입력단 및 출력단 사이에 각각 연결되며 리셋신호(RESET1)에 의해 스위칭되는 리셋 스위치(TS1, TS2)로 구성된 제1 비교스테이지부, 일측이 차동 증폭기(A1)의 정출력단에 연결되는 커패시터(C4), 일측이 차동 증폭기(A1)의 부출력단에 연결되는 커패시터(C8), 커패시터(C4)의 타측에 부입력단(-)이 연결되고 커패시터(C8)의 타측에 정입력단(+)이 연결되는 차동 증폭기(A2), 차동 증폭기(A2)의 입력단 및 출력단 사이에 각각 연결되며 리셋신호(RESET2)에 의해 스위칭되는 리셋 스위치(TS3, TS4)로 구성된 제2 비교스테이지부 및 일측이 차동 증폭기(A2)의 정출력단에 연결되는 커패시터(C5), 일측이 차동 증폭기(A2)의 부출력단에 연결되는 커패시터(C9), 커패시터(C5)의 타측에 부입력단(-)이 연결되고 커패시터(C9)의 타측에 정입력단(+)이 연결되는 차동 증폭기(A3), 차동 증폭기(A3)의 입력단 및 출력단 사이에 각각 연결되며 리셋신호(RESET3)에 의해 스위칭되는 리셋 스위치(TS5, TS6)로 구성된 제3 비교스테이지부로 구성되고, 일측이 차동 증폭기(A3)의 정출력단에 연결되는 커패시터(C6), 일측이 차동 증폭기(A3)의 부출력단에 연결되는 커패시터(C10)를 추가로 구비한다.
상기와 같이 구성된 본 발명의 SAR 아날로그-디지털 변환기의 동작을 상기 도 4의 제어에 필요한 신호들의 신호 파형도인 도 5를 참조하여 상세히 설명하면 다음과 같다.
먼저, 샘플 및 홀더부(S/H)(100)는 초기의 샘플링시 제어신호(SAMPLE)가 "하이"인 샘플링 구간 동안에 아날로그 멀티플렉서(미도시)로부터 아날로그 입력신호를 입력받아 샘플 및 홀딩 동작을 수행한다. 그리고, 제어신호(SAMPLE)가 "로우"로 천이되고, 아날로그-디지털 변환시작신호(CONV)가 "하이"로 천이되면 스위칭부(101)를 통해 DAC로부터의 기준 아날로그 신호가 3-스테이지 비교기(102)로 입력되고, 비교기(102)와 인버터(103)를 순차적으로 거쳐서 SAR 제어 로직에 전달된다.
다음으로, 샘플 및 홀더부(S/H)(100)의 샘플링 동작을 보다 구체적으로 설명하면 다음과 같다.
도 5에 도시된 t1 구간에서와 같이, 제어신호(SAMPLE)(a)가 "로우"이면 상기 제어신호(SAMPLE)의 반전신호인 SAMPLEB는 "하이"가 되고, 커패시터(C1)의 바텀 플레이트(BOTTOM PLATE)는 NMOS 스위치(SW5)를 통해 접지전원단에 연결된다. 이때, 커패시터(C1)의 탑 플레이트(TOP PLATE)는 NMOS 로드(MN1)를 통해 VREFM-VT(여기서, VT는 NMOS 로드의 문턱전압임)로 충전되어, 커패시터(C1)의 전위는 VREFM-VT가 된다.
이와 동일하게, 커패시터(C2)의 바텀 플레이트는 NMOS 스위치(SW7)를 통해 접지전원단에 연결되고, 탑 플레이트는 NMOS 로드(MN2)를 통해 VREFM-VT로 충전되어 커패시터(C2)의 전위는 VREFM-VT가 된다.
다음으로, 도 5에 도시된 t3 구간에서와 같이, 제어신호(SAMPLE)(a)가 "하이"가 되면, 아날로그 입력신호(Vin)가 NMOS 스위치(SW3) 및 PMOS 스위치(SW4)를 통해 커패시터(C1)에 제공되어, 커패시터(C1)의 바텀 플레이트는 Vin이 된다. 이때, 커패시터(C1)의 탑 플레이트는 플로팅(floating)이므로 전하 보전의 법칙에 의해 (Vin + VREFM - VT1)가 되고, PMOS 스위치(SW6)를 통해 커패시터(C2)의 바텀 플레이트에 연결되어, 커패시터(C2)의 탑 플레이트는 전하 보존의 법칙에 의해 (VIN+2VREFM-2VT)가 되고, PMOS 스위치(SW8)를 거쳐 메인 NMOS 스위치(SW2)의 게이트에 연결되어, 결국 아날로그 입력신호(Vin)에 비례하게 된다.
결과적으로, 메인 NMOS 스위치(SW2)의 게이트는 아날로그 입력신호(Vin)에 비례하게 되므로, 만일 아날로그 입력신호(Vin)가 증가한다고 가정하면, 메인 NMOS 스위치(SW2)의 게이트도 같이 증가하게 되고, 제어신호(SAMPLE)가 "로우"로 천이하면, 종래의 구조에 비해 늦게 아날로그 입력신호(Vin)를 홀드하게 된다. 마찬가지로, 아날로그 입력신호(Vin)가 감소하는 방향이면, 메인 NMOS 스위치(SW2)의 게이트도 같이 감소하게 되고, 종래의 구조에 비해 빠르게 홀드하게 되어 애퍼처 불확정도가 감소하게 되는 것이다.
다음으로, 3 스테이지 비교기(102)의 동작을 상세히 설명하면 다음과 같다.
도 5의 (b), (c), (d)에 도시된 바와 같이, 샘플링 구간(t3)의 초기 구간(t2)에서는 각 스테이지의 리셋스위치를 제어하는 리셋신호(RESET1, RESET2, RESET3)가 모두 "하이"이므로, 커패시터(C4, C5)의 탑 플레이트 및 바텀 플레이트는 인버터 증폭기(A1, A2, A3)의 PMOS/NMOS 비에 의한 전압으로 충전된다. 이때, 커패시터(C3)의 탑 플레이트는 리셋신호(RESET1)가 "하이"이므로 인버터 증폭기(A1)의 PMOS/NMOS 비에 의한 전압으로 충전되고, 바텀 플레이트는 제어신호(SAMPLE)가 "하이"이므로 아날로그 입력신호(Vin)로 충전된다.
도 5의 (b), (c), (d)에 도시된 바와같이, 각 스테이지의 리셋스위치를 제어하는 리셋신호(RESET1, RESET2, RESET3)가 차례대로 "로우"로 천이하여 각 스테이지의 리셋 스위치를 순차적으로 오프시키는 이유는 리셋 스위치에 의한 클럭 피드스루를 줄이기 위해서이다.
그리고, 제어신호(SAMPLE)가 "로우"로 변함과 동시에 아날로그-디지털 변환시작신호(CONV)가 "하이"로 바뀌게 되면(도 5의 t4 구간), 초기에 커패시터(C3)에 샘플된 값이 전하 보존의 법칙을 만족하는 방향으로 변화하게 되어 아날로그 입력 신호에 대응되는 디지털값으로 변환된다.
한편, VREFM/2는 DAC로부터 출력되는 아날로그 기준 전압의 중간값으로서, 비교기의 동적 범위 향상을 위해 항상 비교기의 한쪽 단자에 연결되고, 제어 신호(SAMPLE & CONV)에 동기되어 이 신호에 의한 클럭 피드스루가 비교기의 입력에 동상으로 나타나 차동 증폭기의 특성에 의해 클럭 피드스루를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 샘플 및 홀더부에 구비된 스위치의 제어신호를 아날로그 입력신호에 종속되게 구성함으로써 애퍼처 불확정도를 줄이고, 3-스테이지 비교기를 통해 각 스테이지의 리셋 스위치를 순차적으로 오프시킴으로써 클럭 피드스루를 줄일 수 있는 효과가 있다.

Claims (5)

  1. SAR(Successive Approximation Resister) 아날로그-디지털 변환기에 있어서,
    제어신호에 응답하여 아날로그 입력 신호를 샘플링하여 홀딩하되, 상기 아날로그 입력신호에 응답하여 상기 아날로그 입력신호를 상기 비교 수단으로 스위칭하여 애퍼처 불확정도를 줄이는 샘플 및 홀더 회로부;
    상기 아날로그 입력 신호를 디지털 신호로 변환시키기 위한 기준값이 되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환 수단;
    제1 내지 제3 리셋 신호에 응답하여 각 스테이지를 순차적으로 오프시키면서 상기 샘플 및 홀더 회로부로부터 출력되는 아날로그 입력 신호와 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그 신호를 비교하는 3-스테이지 비교 수단;
    SAR 레지스터를 포함하여 상기 3-스테이지 비교 수단으로부터 출력되는 비교결과에 응답하여 기준값이 되는 디지털 신호를 제어하는 제어로직 수단; 및
    아날로그-디지털 변환 시작을 알리는 아날로그-디지털 변환시작신호에 응답하여 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그신호를 상기 3-스테이지 비교 수단으로 출력하고, 상기 아날로그-디지털 변환시작신호와 상기 제어신호를 논리곱한 신호에 응답하여 상기 기준 아날로그 신호의 중간값 레벨 전압의 1/2한 값을 상기 3-스테이지 비교 수단으로 출력하기 위한 스위칭 수단
    을 포함하여 이루어지는 SAR 아날로그-디지털 변환기.
  2. 제 1 항에 있어서, 상기 샘플 및 홀더 회로부는,
    상기 디지털 아날로그 변환 수단으로부터 출력되는 기준 아날로그 신호의 중간값 레벨 전압을 공급하는 전원공급단에 소스 및 게이트가 공통 연결되는 제1 NMOS 트랜지스터;
    일측이 상기 제1 NMOS 트랜지스터의 드레인에 연결되며 게이트로 반전된 상기 제어신호를 인가받는 제1 PMOS 트랜지스터;
    일측이 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 공통 연결단에 연결되는 제1 커패시터;
    상기 제1 PMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트로 반전된 상기 제어신호를 인가받는 제2 NMOS 트랜지스터;
    일측이 상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 공통 연결단에 연결되는 제2 커패시터;
    상기 전원공급단에 소스 및 게이트가 공통 연결되고 드레인은 상기 제2 커패시터의 타측에 연결되는 제3 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터 및 상기 제2 커패시터의 공통 연결단과 접지전원단 사이에 직렬 연결되며 각각의 게이트로 반전된 상기 제어신호를 인가받는 제2 PMOS 트랜지스터 및 제4 NMOS 트랜지스터;
    접지전원단 및 상기 제1 커패시터의 타측 사이에 연결되며 게이트로 반전된 상기 제어신호를 인가받는 제5 NMOS 트랜지스터;
    게이트가 상기 제2 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 공통 연결단에 연결되고 그에 응답하여 상기 아날로그 입력신호를 상기 3-스테이지 비교 수단으로 스위칭하는 제6 NMOS 트랜지스터;
    상기 제5 NMOS 트랜지스터와 상기 제1 커패시터의 공통 연결단 및 상기 제6 NMOS 트랜지스터 사이에 연결되며 게이트로 상기 제어신호와 반전된 제어신호를 각기 입력받는 제7 NMOS 트랜지스터 및 제3 PMOS 트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
  3. 제 2 항에 있어서, 상기 스위칭 수단은,
    상기 디지털-아날로그 변환 수단의 출력단 및 상기 3-스테이지 비교 수단의 입력단 사이에 병렬로 연결되며 상기 아날로그-디지털 변환시작신호를 자신의 게이트로 인가받는 제7 NMOS 트랜지스터 및 반전된 아날로그 변환시작신호를 자신의 게이트로 인가받는 제4 PMOS 트랜지스터;
    상기 디지털-아날로그 변환 수단의 출력단 및 상기 3-스테이지 비교 수단의 입력단 사이에 병렬로 연결되며 상기 아날로그-디지털 변환시작신호와 상기 제어신호를 논리곱한 신호를 자신의 게이트로 인가받는 제8 NMOS 트랜지스터 및 반전된 논리곱한 신호를 자신의 게이트로 인가받는 제5 PMOS 트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
  4. 제 3 항에 있어서, 상기 3-스테이지 비교 수단은,
    일측이 상기 제6 NMOS 트랜지스터와 상기 제7 NMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 공통 연결단에 연결되는 제3 커패시터;
    일측이 상기 제7 NMOS 트랜지스터 및 상기 제5 PMOS 트랜지스터의 공통 연결단에 연결되는 제4 커패시터;
    부입력단이 상기 제3 커패시터의 타측에 연결되고, 정입력단이 상기 제4 커패시터의 타측에 연결되는 제1 차동 증폭 수단; 및
    상기 제1 차동 증폭 수단의 입력단 및 출력단 사이에 각각 연결되며 상기 제1 리셋신호에 의해 스위칭되는 제1 및 제2 리셋 스위치를 구비한 제1 비교스테이지부;
    일측이 상기 제1 차동 증폭 수단의 정출력단에 연결되는 제5 커패시터;
    일측이 상기 제1 차동 증폭 수단의 부출력단에 연결되는 제6 커패시터;
    부입력단이 상기 제5 커패시터의 타측에 연결되고, 정입력단이 상기 제6 커패시터의 타측에 연결되는 제2 차동 증폭 수단; 및
    상기 제2 차동 증폭 수단의 입력단 및 출력단 사이에 각각 연결되며 상기 제2 리셋신호에 의해 스위칭되는 제3 및 제4 리셋 스위치를 구비한 제2 비교스테이지부; 및
    일측이 상기 제2 차동 증폭 수단의 정출력단에 연결되는 제7 커패시터;
    일측이 상기 제2 차동 증폭 수단의 부출력단에 연결되는 제8 커패시터;
    부입력단이 상기 제7 커패시터의 타측에 연결되고, 정입력단이 상기 제8 커패시터의 타측에 연결되는 제3 차동 증폭 수단; 및
    상기 제3 차동 증폭 수단의 입력단 및 출력단 사이에 각각 연결되며 상기 제3 리셋신호에 의해 스위칭되는 제5 및 제6 리셋 스위치를 구비한 제3 비교스테이지부
    를 포함하여 이루어지는 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
  5. 제 4 항에 있어서, 상기 제1 내지 제3 리셋신호는,
    상기 제어신호의 인에이블 구간 동안에 소정 시간 인에이블되었다가 차례대로 디스에이블되는 제어신호인 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
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