KR20020014530A - 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 - Google Patents
클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 Download PDFInfo
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Abstract
Description
Claims (5)
- SAR(Successive Approximation Resister) 아날로그-디지털 변환기에 있어서,제어신호에 응답하여 아날로그 입력 신호를 샘플링하여 홀딩하되, 상기 아날로그 입력신호에 응답하여 상기 아날로그 입력신호를 상기 비교 수단으로 스위칭하여 애퍼처 불확정도를 줄이는 샘플 및 홀더 회로부;상기 아날로그 입력 신호를 디지털 신호로 변환시키기 위한 기준값이 되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환 수단;제1 내지 제3 리셋 신호에 응답하여 각 스테이지를 순차적으로 오프시키면서 상기 샘플 및 홀더 회로부로부터 출력되는 아날로그 입력 신호와 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그 신호를 비교하는 3-스테이지 비교 수단;SAR 레지스터를 포함하여 상기 3-스테이지 비교 수단으로부터 출력되는 비교결과에 응답하여 기준값이 되는 디지털 신호를 제어하는 제어로직 수단; 및아날로그-디지털 변환 시작을 알리는 아날로그-디지털 변환시작신호에 응답하여 상기 디지털-아날로그 변환 수단으로부터 출력되는 기준 아날로그신호를 상기 3-스테이지 비교 수단으로 출력하고, 상기 아날로그-디지털 변환시작신호와 상기 제어신호를 논리곱한 신호에 응답하여 상기 기준 아날로그 신호의 중간값 레벨 전압의 1/2한 값을 상기 3-스테이지 비교 수단으로 출력하기 위한 스위칭 수단을 포함하여 이루어지는 SAR 아날로그-디지털 변환기.
- 제 1 항에 있어서, 상기 샘플 및 홀더 회로부는,상기 디지털 아날로그 변환 수단으로부터 출력되는 기준 아날로그 신호의 중간값 레벨 전압을 공급하는 전원공급단에 소스 및 게이트가 공통 연결되는 제1 NMOS 트랜지스터;일측이 상기 제1 NMOS 트랜지스터의 드레인에 연결되며 게이트로 반전된 상기 제어신호를 인가받는 제1 PMOS 트랜지스터;일측이 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 공통 연결단에 연결되는 제1 커패시터;상기 제1 PMOS 트랜지스터의 타측 및 접지전원단 사이에 연결되며 게이트로 반전된 상기 제어신호를 인가받는 제2 NMOS 트랜지스터;일측이 상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 공통 연결단에 연결되는 제2 커패시터;상기 전원공급단에 소스 및 게이트가 공통 연결되고 드레인은 상기 제2 커패시터의 타측에 연결되는 제3 NMOS 트랜지스터;상기 제3 NMOS 트랜지스터 및 상기 제2 커패시터의 공통 연결단과 접지전원단 사이에 직렬 연결되며 각각의 게이트로 반전된 상기 제어신호를 인가받는 제2 PMOS 트랜지스터 및 제4 NMOS 트랜지스터;접지전원단 및 상기 제1 커패시터의 타측 사이에 연결되며 게이트로 반전된 상기 제어신호를 인가받는 제5 NMOS 트랜지스터;게이트가 상기 제2 PMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터의 공통 연결단에 연결되고 그에 응답하여 상기 아날로그 입력신호를 상기 3-스테이지 비교 수단으로 스위칭하는 제6 NMOS 트랜지스터;상기 제5 NMOS 트랜지스터와 상기 제1 커패시터의 공통 연결단 및 상기 제6 NMOS 트랜지스터 사이에 연결되며 게이트로 상기 제어신호와 반전된 제어신호를 각기 입력받는 제7 NMOS 트랜지스터 및 제3 PMOS 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
- 제 2 항에 있어서, 상기 스위칭 수단은,상기 디지털-아날로그 변환 수단의 출력단 및 상기 3-스테이지 비교 수단의 입력단 사이에 병렬로 연결되며 상기 아날로그-디지털 변환시작신호를 자신의 게이트로 인가받는 제7 NMOS 트랜지스터 및 반전된 아날로그 변환시작신호를 자신의 게이트로 인가받는 제4 PMOS 트랜지스터;상기 디지털-아날로그 변환 수단의 출력단 및 상기 3-스테이지 비교 수단의 입력단 사이에 병렬로 연결되며 상기 아날로그-디지털 변환시작신호와 상기 제어신호를 논리곱한 신호를 자신의 게이트로 인가받는 제8 NMOS 트랜지스터 및 반전된 논리곱한 신호를 자신의 게이트로 인가받는 제5 PMOS 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
- 제 3 항에 있어서, 상기 3-스테이지 비교 수단은,일측이 상기 제6 NMOS 트랜지스터와 상기 제7 NMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 공통 연결단에 연결되는 제3 커패시터;일측이 상기 제7 NMOS 트랜지스터 및 상기 제5 PMOS 트랜지스터의 공통 연결단에 연결되는 제4 커패시터;부입력단이 상기 제3 커패시터의 타측에 연결되고, 정입력단이 상기 제4 커패시터의 타측에 연결되는 제1 차동 증폭 수단; 및상기 제1 차동 증폭 수단의 입력단 및 출력단 사이에 각각 연결되며 상기 제1 리셋신호에 의해 스위칭되는 제1 및 제2 리셋 스위치를 구비한 제1 비교스테이지부;일측이 상기 제1 차동 증폭 수단의 정출력단에 연결되는 제5 커패시터;일측이 상기 제1 차동 증폭 수단의 부출력단에 연결되는 제6 커패시터;부입력단이 상기 제5 커패시터의 타측에 연결되고, 정입력단이 상기 제6 커패시터의 타측에 연결되는 제2 차동 증폭 수단; 및상기 제2 차동 증폭 수단의 입력단 및 출력단 사이에 각각 연결되며 상기 제2 리셋신호에 의해 스위칭되는 제3 및 제4 리셋 스위치를 구비한 제2 비교스테이지부; 및일측이 상기 제2 차동 증폭 수단의 정출력단에 연결되는 제7 커패시터;일측이 상기 제2 차동 증폭 수단의 부출력단에 연결되는 제8 커패시터;부입력단이 상기 제7 커패시터의 타측에 연결되고, 정입력단이 상기 제8 커패시터의 타측에 연결되는 제3 차동 증폭 수단; 및상기 제3 차동 증폭 수단의 입력단 및 출력단 사이에 각각 연결되며 상기 제3 리셋신호에 의해 스위칭되는 제5 및 제6 리셋 스위치를 구비한 제3 비교스테이지부를 포함하여 이루어지는 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
- 제 4 항에 있어서, 상기 제1 내지 제3 리셋신호는,상기 제어신호의 인에이블 구간 동안에 소정 시간 인에이블되었다가 차례대로 디스에이블되는 제어신호인 것을 특징으로 하는 SAR 아날로그-디지털 변환기.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000047865A KR100682244B1 (ko) | 2000-08-18 | 2000-08-18 | 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000047865A KR100682244B1 (ko) | 2000-08-18 | 2000-08-18 | 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020014530A true KR20020014530A (ko) | 2002-02-25 |
KR100682244B1 KR100682244B1 (ko) | 2007-02-15 |
Family
ID=19683819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000047865A KR100682244B1 (ko) | 2000-08-18 | 2000-08-18 | 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100682244B1 (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
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2000
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Publication number | Publication date |
---|---|
KR100682244B1 (ko) | 2007-02-15 |
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