CN111865320B - 一种低功耗逐次逼近型模数转换器 - Google Patents
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Abstract
一种低功耗N位逐次逼近型模数转换器，包括采样开关、DAC电容阵列、电容驱动开关、动态比较器、逐次逼近逻辑电路和CLK产生电路，采样开关采用栅压自举开关；DAC电容阵列采用Vcm‑based电容切换方式；动态比较器采用异步时钟控制；电容驱动开关基于逐次逼近逻辑电路输出的数字码控制开关切换；CLK产生电路基于外部输入采样时钟信号、动态比较器输出的控制信号和逐次逼近逻辑电路产生的比较结束时钟信号，产生采样开关的采样时钟信号和动态比较器的时钟信号。
Description
技术领域
本申请一般涉及集成电路领域，具体涉及一种低功耗逐次逼近型模数转换器。
背景技术
逐次逼近型模数转换器(Successive Approximation RegisterAnalog-to-Digital Converter，SAR ADC)是一种基于二进制搜索逼近算法的ADC，其基本工作原理是利用二进制权电容阵列对基准电压进行衰减，达到对电容阵列上的总电荷进行二元划分的目的，以此实现二进制逼近搜索算法。
传统的电荷再分配型SAR ADC主要包括采样保持电路、动态比较器和逐次逼近逻辑电路(即SAR逻辑电路)。其中采样保持电路中的采样开关的采样精度直接决定了SAR ADC系统的精度，传统结构的SAR ADC存在采样精度不够高和能耗较高的问题。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种低功耗的逐次逼近型模数转换器，能够解决现有技术中采样精度不够高和能耗较高的问题。
本申请提供了一种低功耗N位逐次逼近模数转换器，包括采样开关、DAC电容阵列、电容驱动开关阵列、动态比较器、逐次逼近逻辑电路和CLK产生电路，所述采样开关包括第一采样开关和第二采样开关，所述DAC电容阵列包括第一电容阵列和第二电容阵列，所述第一采样开关与所述第一电容阵列的上极板相连接，所述第二采样开关与所述第二电容阵列的上极板相连接，所述动态比较器的正输入端与所述第一电容阵列的上极板相连接，所述动态比较器的负输入端与所述第二电容阵列的上极板相连接，所述动态比较器的输出端与所述逐次逼近逻辑电路相连接，所述逐次逼近逻辑电路输出数字码并且与所述电容驱动开关相连接，所述电容驱动开关阵列控制所述DAC电容阵列中各下极板的电压切换，所述CLK产生电路与所述逐次逼近逻辑电路、所述动态比较器和所述采样开关均相连接，其特征在于：
所述采样开关采用栅压自举开关；
所述DAC电容阵列包括2N-1个基本电容，采用二进制加权方式排列，并且采用Vcm-based电容切换方式；
所述动态比较器采用异步时钟控制；
所述电容驱动开关阵列基于所述逐次逼近逻辑电路输出的数字码控制开关切换；
所述CLK产生电路基于外部输入采样时钟信号、所述动态比较器输出的控制信号和所述逐次逼近逻辑电路产生的比较结束时钟信号，产生所述采样开关的采样时钟信号和所述动态比较器的时钟信号。
本申请提供的N位逐次逼近型模数转换器SAR ADC，其中采样开关采用栅压自举开关以提高采样精度，而且采用自适应采样机构，在每次比较完成之后就开始采样，进一步增加了采样开关的采样时间从而进一步提高了采样精度，动态比较器采用改进的双尾电流动态比较器从而提高了比较速度，并且采用异步时钟替代高速时钟来控制动态比较器工作，电容阵列的切换方式采用VCM-based电容切换方式，减小了SAR ADC的面积并且降低了功耗，解决了现有技术中的SAR ADC精度不够高和能耗较高的问题。
附图说明
图1为本申请的实施例中逐次逼近型模数转换器SAR ADC的结构示意图；
图2为本申请的实施例中栅压自举开关的电路图；
图3a为本申请的实施例中动态比较器的电路图；
图3b为本申请的实施例中CLK产生电路示意图；
图4为本申请的实施例中SAR逻辑电路的电路图；
图5为本申请的实施例中TSPC触发器的电路图；
图6a为本申请的实施例中第一电容驱动开关阵列中开关连接示意图；
图6b为本申请的实施例中第二电容驱动开关阵列中开关连接示意图；
图7为本申请的实施例电容驱动开关阵列中的开关电路图。
具体实施方式
符号说明
ADC：Analog-to-Digital Converter，模数转换器
DAC：Digital-to-Analog Converter，数模转换器
SAR：Successive Approximation Register，逐次逼近寄存器
MSB：Most Significant Bit，最高有效位
LSB：Least Significant Bit，最低有效位
PMOS：Positive channel Metal Oxide Semiconductor，P沟道金属氧化物半导体
NMOS：Negative channel Metal Oxide Semiconductor，N沟道金属氧化物半导体
Vin Vip：输入信号
VDD：电源电压
GND：地
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
在本申请的一个实施例中，提供了一种N位逐次逼近型模数转换器SAR ADC，如图1所示，为本申请的实施例中一种10位逐次逼近型模数转换器SAR ADC的结构示意图。应当理解的是，在此实施例中以10位SAR ADC为例说明本申请，本申请提供的逐次逼近型模数转换器SAR ADC可以适用于不同的分辨率，本领域普通技术人员可以在此基础上增减电容以获取不同分辨率的SAR ADC，例如8位、12位、N位等，此处的披露并不构成对本申请的应用范围的限制。
图1是一种10位逐次逼近型模数转换器SAR ADC 100的结构示意图，采用全差分结构，包括但不限于：采样开关110、DAC电容阵列120、电容驱动开关阵列130、动态比较器140、逐次逼近逻辑电路150(SAR逻辑电路)和CLK产生电路160。其中，采样开关包括第一采样开关111和第二采样开关112，DAC电容阵列120包括第一电容阵列121和第二电容阵列122。第一采样开关111一端与输入Vip相连接，另一端与第一电容阵列121的上极板(指第一电容阵列121中所有电容的上极板)相连接，第二采样开关112一端与输入Vin相连接，另一端与第二电容阵列122的上极板(指第二电容阵列122中所有电容的上极板)相连接。动态比较器140的正输入端与第一电容阵列121的上极板相连接，动态比较器140的负输入端与第二电容阵列122的上极板相连接，动态比较器140的输出端与逐次逼近逻辑电路150相连接。SAR逻辑电路150输出数字码P1～P10，SAR逻辑电路150与电容驱动开关阵列130相连接。电容驱动开关阵列130控制DAC电容阵列120中各电容下极板的电压切换。CLK产生电路160与SAR逻辑电路150、动态比较器140和采样开关110均相连接。CLK产生电路160用于基于外部输入采样时钟信号clks、动态比较器140的输出的控制信号和SAR逻辑电路150产生的比较结束时钟信号，产生采样开关110的采样时钟信号clks_in和动态比较器140的时钟信号clk_in。
10位逐次逼近型模数转换器SAR ADC 100的工作流程是：在采样时钟信号的控制下，采样开关110将输入信号采样到DAC电容阵列120中，DAC电容阵列120的两条总线输入到动态比较器140，动态比较器140比较两个信号的大小，经过SAR逻辑电路150，锁存数字码，同时根据得到的数字码，控制电容驱动开关阵列130的工作，从而控制DAC电容阵列120下极板连接的电平大小，改变动态比较器140的两条总线的电压值，完成一次比较。一个10位的SAR ADC，经过10次上述的比较过程，完成整个逐次逼近过程，得到10位数字输出码。
图2是栅压自举开关的电路图。SAR ADC 100中的采样开关110用于在采样时钟信号clks_in的控制下对输入信号进行采样，在本申请的实施例中，采样开关110采用栅压自举开关，通过提高采样开关的栅极电压，来降低导通电阻，从而提高采样精度。第一采样开关111和第二采样开关112均采用图2中的开关构造，包括：9个NMOS管N1～N9，1个PMOS管P1，3个电容C1、C2、Cs，3个反相器inv1～inv3，连接关系为：N1、N2、N3漏极均接VDD，N1源极与C1第一电极板和N2栅极相互连接，N1栅极与N2源极、C2第一电极板和N3栅极相互连接，N3源极与Cs第一电极板、P1源极与P1衬底相互连接，P1漏极与N9漏极、N6栅极、N5栅极和N7栅极相互连接，P1栅极接所述采样时钟信号的反向，N9栅极接VDD，N9源极通过inv3接所述采样时钟信号的反向，N6源极与N7漏极、N5漏极和输入信号Vin相互连接，N6漏极输出Vout，N5源极与Cs第二电极板、N4漏极相互连接，N4源极接地，N4栅极接所述采样时钟信号的反向，N7源极与N8漏极、N6衬底相互连接，N8源极接地，N8栅极接所述采样时钟信号的反向，C2第二电极板通过相互连接的inv2和inv1接所述采样时钟信号的反向，C1第二电极板通过inv1接所述采样时钟信号的反向。
clks_in_是clks_in的反相，当clks_in_信号为低电平时进行采样。N6是采样开关，采样时N6导通，源漏近似短路，从而采样输入信号Vin。Cs是采样电容。
当clks_in_为高电平时，P1关闭，N4、N8、N3导通，采样电容的两端P、N分别充放电至VDD和GND。clks_in_经过反相器，C点为0，从而N9导通，采样开关的栅极g通过N9放电至0，放电通路为图中的I1，N5、N6关断。clks_in_为低电平时，C点为高电平，N9关断，g点的放电通路关断。N4、N8关断，N点没有放电通路，电荷保持不变；P1导通，P点经过P1向栅极g充电，充电通路为图中的I2，g点电压升高，从而N5、N6导通，N点电压跟随Vin，P点电压被抬升到VDD+Vin，g点电压也被充电至VDD+Vin，从而采样开关N6的栅源电压等于VDD，输入电压的变化并不会影响它的栅源电压，实现了栅压自举。如果P1管的衬底接漏极，那么它的源衬可能会正偏，所以为了防止这种情况，其衬底要接在源极。
N1、N2、C1、C2组成时钟加倍电路，保证在充电阶段，N3的栅极电压高于源极电压，确保在clks_in_为高电平时，N3也能对电容Cs充电。clks_in_为低电平时，N2向电容C2充电。当clks_in_为高电平时，N点突然变为高电平，此时电容C2电荷保持不变，从而B点电压被抬升。虽然刚变为充电阶段时，P点电压还比较高，但是时钟加倍电路保证了N3能够在充电阶段保持导通，将P点充电至VDD。N3对采样电容Cs的充电速度需要快一点，所以它的宽长比要大一些。
N6的衬底电位由N7、N8提供。当clks_in_为高电平时，N8导通，Q点电压被拉至GND。当clks_in_为低电平时，g点电压升高，N7导通，N8关断。其中，N7的宽长比设计的比常见的NMOS管的宽长比稍微大一些，这样可以降低它的过驱动电压，从而Q点电压近似等于输入电压Vin，这样N6的衬底电压也近似等于Vin，其源衬相当于接在一起，防止源衬正偏，影响电路正常工作。
采样电容Cs的大小需要在速度和精度之间权衡，如果电容太大，其速度就会受到限制，如果电容太小，采样精度就会不够。Cs向栅极g充电时，有一部分电压会在落在寄生电容上，假设I2路径的寄生电容为Cp，则g点电压为：
由式(1)可以知道，采样电容Cs的值要足够大来减小寄生电容的影响，这样才能让g点电压近似等于Vin+VDD。本实施例中采样电容Cs的值取3.2Pf。
DAC电容阵列120采用二进制加权方式排列，如图1所示，10位SAR ADC的DAC电容阵列120包括第一电容阵列121和第二电容阵列122，第一电容阵列121包括10个并联电容，依次是28C…20C、C，第二电容阵列122相似，第一电容阵列121与动态比较器140的正输入端相连接，第二电容阵列122与动态比较器140的负输入端相连接。DAC电容阵列120中的各个电容下极板各自与一个开关组相连接，所有开关组构成了电容驱动开关阵列130，DAC电容阵列120中各个电容下极板的电压通过电容驱动开关阵列130在VDD、VCM和GDD间切换，从而改变两个阵列上极板的电压值，完成逐次逼近过程，电容驱动开关阵列130是根据逐次逼近逻辑电路150的数字输出码来进行开关切换。
图3a是动态比较器140的电路图。动态比较器140用于对第一电容阵列121的上极板电压Vin和第二电容阵列122的上极板电压Vip进行比较。动态比较器140是在传统双尾电流的基础上经过改进的比较器，如图3a所示，动态比较器140包括7个PMOS管P1～P7，9个NMOS管N1～N9，连接关系是：N1源极接地，N1栅极与时钟信号clk_in连接，N1漏极与N2源极、N3源极相互连接，N2漏极与N4源极连接，N3漏极与N5源极连接，N4栅极与Vin连接，N5栅极与Vip连接，P6栅极与时钟信号clk_in连接，P6源极、P4源极、P5源极、P7源极与P1源极均接VDD，P1栅极与时钟信号clk_in的反向clk_in_连接，P1漏极与P2源极、P3源极相互连接，P2栅极与N6栅极、P3漏极、N7漏极、N9漏极相互连接，该节点电压记为Vop，P2漏极与N6漏极、N8漏极、N7栅极、P3栅极相互连接，该节点电压记为Von，N8源极、N6源极、N7源极、N9源极均接地，N2栅极与P5漏极、P7漏极、N5漏极、P4栅极、N9栅极相互连接，该节点电压记为fn，N3的栅极与P4漏极、P6漏极、N4漏极、P5栅极、N8的栅极相互连接，该节点电压记为fp。
动态比较器140在原来传统动态比较器的预放大器的基础上，增加了控制管P4、P5，以及增加了正反馈N2、N3，加快了fn和fp差值的变化，减小再生的延时时间，从而提高比较的速度。其中，两个尾电流管N1和P1使用阈值电压更低的低阈值电压LVT管。在采样速率为50MS/s时，要求动态比较器140高速完成逐次逼近过程，本申请实施例中，采用异步时钟控制而非高速时钟，异步时钟是在系统内部产生的内部信号，用于控制动态比较器140的工作。具体地，如图3b所示，是CLK产生电路160的示意图，其中，clks是外部输入的采样时钟信号，clk10是SAR逻辑电路150中时钟产生电路151中输出的比较结束时钟信号，即最后一个D触发器产生的时钟信号，Va是动态比较器140输出的控制信号，具体地，是动态比较器输出的Vop与Von经过或门后的结果。
动态比较器140的工作过程分为复位阶段和比较阶段。clk_in为低电平时，是复位阶段，N1、P1关断，预放大级和锁存级都停止工作。P6、P7导通，将fn和fp迅速拉至VDD，致使N8、N9导通，将两个输出都复位为0。clk_in为高电平时，是比较阶段，N8、N9、P6、P7都关断，N1、P1导通，分别提供两级的尾电流。Vin和Vip分别输入两个输入管N4和N5，对fn和fp进行不同速率的放电，假设Vip电压更大，则fn下降得更快，从而P4先导通，将fp点的电压拉高。fp、fn两点又分别连接N3、N2，形成正反馈。fp点电压的升高又会使得Vip输入这边的电流增大，将fn点的电压进一步的拉低。这样，经过预放大级之后，Vin和Vip转换为fp和fn，两者的差值被放大，然后输入至N8、N9，因为fp点的电压更大，所以N8的电流更大，Von点的电压放电速度更快，当放电至P3的VGS大于VTH时，P3导通，Vop点电压被拉高，又会导致N6的导通，Von放电电流更大。如此正反馈直至Vop为高电平，Von为低电平，电路保持稳定。电路稳定之后，fp是高电平，Von是低电平，锁存级没有电流通路，同理，预放大级也没有电流通路，即没有静态功耗。
动态比较器140得到比较结果的时间为延时时间，它也分为两个阶段。第一个阶段是输出端充电直至N6、N7其中之一导通，延时为t0。
第二个阶段是再生阶段，延时时间为两个输出端电压差为VDD/2所需的时间，记为tlatch。
图4是SAR逻辑电路150的电路图。SAR逻辑电路150由D触发器组成，包括时钟产生电路151和输出锁存器组152，时钟产生电路151由10个级联的D触发器组成，输出锁存器组151包括20个D触发器。D触发器均有三个输入端，SAR逻辑电路150中所有的D触发器的复位端都连接采样时钟信号clks_in，当系统进入采样阶段时，所有的触发器输出都复位为0。时钟产生电路151的第一个D触发器的D端接VDD，其余的触发器都级联，所有的D触发器的clk端输入都接Va信号，Va是动态比较器140输出产生的控制信号，第一个D触发器的输出Q端除了与下一个D触发器级联外，还作为输出锁存器组152中的P1数字输出码和N1数字输出码的输出锁存器的时钟信号，其他类似。这样每一次比较器比较完成之后可以锁存比较结果，从而输出数字输出码P1-P10，N1-N10是数字输出码P1-P10的反向。
SAR ADC在实际应用中，因为温度、工艺等因素，比较器比较的速度是不一样的，有时候一个周期内比较完成之后还有比较长一段时间是空着的，为了充分利用这段时间，本申请的实施例中采用了自适应的结构，当比较结束之后，采样开关就开始采样，这样既充分利用了这段时间，又延长了采样时间，从而提高了采样精度。具体地，结合图3b，在时钟产生电路151最后一个D触发器产生高电平，即clk10高电平信号之后，意味着此时最后一次比较已经完成，将该信号与外部输入时钟信号clks经过一个或门之后，得到一个新的采样时钟信号clks_in，该时钟信号在外部输入时钟信号的一个时钟周期还未到的时候，检测到最后一次比较已经完成，就变为高电平，结合图1和图2中所示，采样开关110的时钟信号即是clks_in的反相clks_in_，所以当clks_in为高电平，即clks_in_为低电平时，采样开关就开始采样，从而延长采样时间，提高采样精度。
作为SAR逻辑电路150的基本单元，在本申请的实施例中D触发器选用TSPC触发器，电路图如图5所示，其中，reset信号是复位信号，D为信号输入端，clk为D触发器的时钟信号，Q为输出信号。reset信号为高电平时，输出复位为0；reset为低电平时，当时钟处于上升时，输出Q＝D，并将结果锁存。具体地，当reset信号为高电平时，P4关断，N4和P5组成反相器，reset信号经过反相器之后，输出低电平，从而P6、P8导通，P8将Q_点拉至高电平，经过反相器inv2后，输出Q复位为0。在复位阶段，P4关断，屏蔽了clk和D信号的作用，输出不受它们的影响。当reset信号为低电平时，P4导通，P6、P8关断，假设此时clk仍为低电平，N2关断，D信号的变化不会对输出造成影响；N6、P7管关断，N5管导通，该支路没有通路，处于关闭状态，从而对Q没有影响，输出Q保持之前的值，即锁存状态。当clk的上升沿到来时，P1管短暂的导通，D经过P1、P2、N1反向，其值储存在D_点，之后再经过三级反向，输出Q＝D，之后clk高电平稳定后，P1关断，D的值被屏蔽，它的变化将不会对输出Q造成影响。
电容驱动开关阵列130是根据逐次逼近逻辑电路150输出的数字码P1～P10以及N1～N10来控制开关切换，从而切换DAC电容阵列120中各电容下极板接的电压值。在本实施例中采用Vcm-based开关切换方式，动态比较器140每次比较之后，只改变DAC电容阵列120中一位电容的开关，不比较时，电容开关接VCM，比较之后，根据结果将开关接VDD或者是GND，因为这里有三个电平值，所以一个电容需要三个开关来驱动(也即前述的一个开关组)，分别连接VDD、VCM和GND，使用三个电平做基准电压，这样在切换的时候电压变化减小，从而降低功耗。电容驱动开关阵列130包括第一电容驱动开关阵列131和第二电容驱动开关阵列132，第一电容驱动开关阵列131的开关与第一电容阵列121中的各个电容一一对应，每个开关负责切换对应的电容下极板接的电压值，其开关连接示意图如图6a所示，图6b所示是第二电容驱动开关132中开关连接示意图。
电容驱动开关阵列130中每个开关都采用自举开关，开关电路图如图7所示。控制信号指的是SAR逻辑电路150输出的数字输出码P1～P10、N1～N10以及Pi与Ni(i＝1～10)或非门之后的结果，参考电压指的是VDD、VCM或GND，可参考图6a及图6b，当控制信号为低电平时，P2关断，N1导通，开关管的栅极被拉至GND，开关管关断，同时P1导通，给电容C充电至VDD。当控制信号为高电平时，N1关断，A点由0变为VDD，B点电压就被抬升，且此时P2导通，栅极电压被充电至2VDD，从而使得开关管的导通电阻下降。具体应用到电容阵列中时，为了能更好的驱动大电容，开关管的尺寸需要随着电容值得增大而增大。
SAR ADC的输出数字码P1(MSB)～P10(LSB)，比较过程是：
在采样阶段，采样开关110闭合，第一电容阵列121和第二电容阵列122的上级板分别采样Vip和Vin，所有电容的下极板接Vcm。采样结束后，采样开关110断开，动态比较器140开始比较，这个过程不消耗能量。如果动态比较器140输出结果为1，则MSB为1，同时与动态比较器140正输入端相连接的第一电容阵列121的最高位下极板接地，与动态比较器140负输入端相连接的第二电容整列122的最高位下极板接VDD，其他保持不变；如果动态比较器140输出结果为0，则MSB为0，同时与动态比较器140正输入端相连接的第一电容阵列121的最高位下极板接VDD，与动态比较器140负输入端相连接的第二电容整列122的最高位接地，其他不变。然后开始第二次比较，同样的根据比较器输出结果确定次高位结果，并切换次高位下极板的开关。重复过程直至确定LSB的值。
假设每个数字码出现的概率是相等的，那么一个N位的全差分Vcm-based开关切换方式的SAR ADC，开关切换所消耗的平均能耗为：
计算得到一个10位的全差分Vcm-based开关切换方式的SARADC平均消耗的能量为170CV2ref。
综上，本申请提供的N位逐次逼近型模数转换器SAR ADC，其中采样开关采用栅压自举开关以提高采样精度，而且采用自适应采样机构，在每次比较完成之后就开始采样，进一步增加了采样开关的采样时间从而进一步提高了采样精度，动态比较器采用改进的双尾电流动态比较器从而提高了比较速度，并且采用异步时钟替代高速时钟来控制动态比较器工作，电容阵列的切换方式采用VCM-based电容切换方式，减小了SAR ADC的面积并且降低了功耗，解决了现有技术中的SAR ADC精度低和能耗高的问题。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
Claims (6)
1.一种低功耗N位逐次逼近型模数转换器，包括采样开关、DAC电容阵列、电容驱动开关阵列、动态比较器、逐次逼近逻辑电路和CLK产生电路，所述采样开关包括第一采样开关和第二采样开关，所述DAC电容阵列包括第一电容阵列和第二电容阵列，所述第一采样开关与所述第一电容阵列的上极板相连接，所述第二采样开关与所述第二电容阵列的上极板相连接，所述动态比较器的正输入端与所述第一电容阵列的上极板相连接，所述动态比较器的负输入端与所述第二电容阵列的上极板相连接，所述动态比较器的输出端与所述逐次逼近逻辑电路相连接，所述逐次逼近逻辑电路输出数字码并且与所述电容驱动开关相连接，所述电容驱动开关阵列控制所述DAC电容阵列中各下极板的电压切换，所述CLK产生电路与所述逐次逼近逻辑电路、所述动态比较器和所述采样开关均相连接，其特征在于：
所述采样开关采用栅压自举开关；
所述DAC电容阵列包括2N-1个基本电容，采用二进制加权方式排列，并且采用Vcm-based电容切换方式；
所述动态比较器采用异步时钟控制；
所述电容驱动开关阵列基于所述逐次逼近逻辑电路输出的数字码控制开关切换；
所述CLK产生电路基于外部输入采样时钟信号、所述动态比较器输出的控制信号和所述逐次逼近逻辑电路产生的比较结束时钟信号，产生所述采样开关的采样时钟信号和所述动态比较器的时钟信号；
所述采样开关采用的栅压自举开关包括：9个NMOS管N1～N9，1个PMOS管P1，3个电容C1、C2、Cs，3个反相器inv1～inv3，连接关系为：
N1、N2、N3漏极均接VDD，N1源极与C1第一电极板和N2栅极相互连接，N1栅极与N2源极、C2第一电极板和N3栅极相互连接，N3源极与Cs第一电极板、P1源极与P1衬底相互连接，P1漏极与N9漏极、N6栅极、N5栅极和N7栅极相互连接，P1栅极接所述采样时钟信号的反向，N9栅极接VDD，N9源极通过inv3接所述采样时钟信号的反向，N6源极与N7漏极、N5漏极和输入信号Vin相互连接，N6漏极输出Vout，N5源极与Cs第二电极板、N4漏极相互连接，N4源极接地，N4栅极接所述采样时钟信号的反向，N7源极与N8漏极、N6衬底相互连接，N8源极接地，N8栅极接所述采样时钟信号的反向，C2第二电极板通过相互连接的inv2和inv1接所述采样时钟信号的反向，C1第二电极板通过inv1接所述采样时钟信号的反向；
所述动态比较器采用双尾电流动态比较器，包括：7个PMOS管P1’～P7’，9个NMOS管N1～N9，连接关系是：
N1源极接地，N1栅极与时钟信号clk_in连接，N1漏极与N2源极、N3源极相互连接，N2漏极与N4源极连接，N3漏极与N5源极连接，N4栅极与Vin连接，N5栅极与Vip连接，P6’栅极与时钟信号clk_in连接，P6’源极、P4’源极、P5’源极、P7’源极与P1’源极均接VDD，P1’栅极与时钟信号clk_in的反向clk_in_连接，P1’漏极与P2’源极、P3’源极相互连接，P2’栅极与N6栅极、P3’漏极、N7漏极、N9漏极相互连接，该节点电压记为Vop，P2’漏极与N6漏极、N8漏极、N7栅极、P3’栅极相互连接，该节点电压记为Von，N8源极、N6源极、N7源极、N9源极均接地，N2栅极与P5’漏极、P7’漏极、N5漏极、P4’栅极、N9栅极相互连接，该节点电压记为fn，N3的栅极与P4’漏极、P6’漏极、N4漏极、P5’栅极、N8的栅极相互连接，该节点电压记为fp。
2.根据权利要求1所述的模数转换器，其特征在于，所述采样开关的采样时钟信号是所述外部输入采样时钟信号与所述逐次逼近逻辑电路产生的比较结束时钟信号经过或门后产生的。
3.根据权利要求1所述的模数转换器，其特征在于，所述动态比较器的两个尾电流管N1和P1’使用低阈值电压LVT管。
4.根据权利要求1所述的模数转换器，其特征在于，所述电容驱动开关阵列中的开关采用自举开关。
5.根据权利要求1所述的模数转换器，其特征在于，所述电容驱动开关阵列基于所述逐次逼近逻辑电路输出的数字码控制开关切换，具体包括：
根据所述逐次逼近逻辑电路输出的数字码、所述数字码的反向、和所述数字码以及所述数字码的反向经过或非门后的结果，控制开关在VCM、VDD和GND间切换。
6.根据权利要求1所述的模数转换器，其特征在于，所述逐次逼近逻辑电路采用TSPC触发器。
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