CN107483054B - 基于电荷再分配的高速逐次逼近型模数转换器 - Google Patents

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Abstract

本发明涉及一种基于电荷再分配的高速逐次逼近型模数转换器，包括：采样模块，用于对待采样信号的正相输入信号与反相输入信号进行采样；比较器，电连接采样模块，用于接收待采样信号的正相输入信号与反相输入信号并进行比较以形成比较结果；逐次逼近控制器，其输入端电连接比较器的输出端以接收比较器的比较结果，其第一反馈端电连接采样模块以控制采样模块以形成逐次比较信号，其第二反馈端电连接比较器以控制比较器对逐次比较信号进行逐次比较以形成逐次比较结果，其输出端用于将逐次比较结果进行锁存输出。本发明通过控制电容阵列的开关时序，以实现10位高速的模数转换器的逐次比较，极大的节省了电容阵列的面积并降低了器件的功耗。

Description

基于电荷再分配的高速逐次逼近型模数转换器
技术领域
本发明涉及模数转换器领域，特别涉及一种基于电荷再分配的高速逐次逼近型模数转换器。
背景技术
逐次逼近型模数转换器(SAR ADC)是一种中等精度中等采样速率的模数转换器类型，它具有结构简单、面积小、功耗低的优点，因而广泛应用于各种医疗、便携式电子设备和通信系统中。由于逐次逼近模数转换器不需要诸如运算放大器等线性增益模块，使得SARADC能够较好地适应特征尺寸的减小和参考电压降低的工艺演化趋势。随着工艺的进步，SAR ADC所能达到的转换速率也增加到数百兆，从而可以和流水线型模数转换器媲美，并且有着更高的功耗利用率。
对于传统的基于电容阵列的逐次逼近型模数转换器，由于电容阵列相对较大的面积，导致了传统逐次逼近型模数转换器的精度无法做到很高，转换速度无法做到很大，同时，较大的电容面积，会引起功耗的增加。
发明内容
为了解决上述技术问题，本发明提供了一种基于电荷再分配的高速逐次逼近型模数转换器10，包括：
采样模块101，用于对待采样信号的正相输入信号与反相输入信号进行采样；
比较器102，电连接所述采样模块101，用于接收所述待采样信号的正相输入信号与反相输入信号并进行比较以形成比较结果；
逐次逼近控制器103，其输入端电连接所述比较器102的输出端以接收所述比较器102的比较结果，其第一反馈端电连接所述采样模块101以控制所述采样模块101以形成逐次比较信号，其第二反馈端电连接所述比较器102以控制所述比较器102对所述逐次比较信号进行逐次比较以形成逐次比较结果，其输出端用于将所述逐次比较结果进行锁存输出。
在本发明的一个实施例中，所述采样模块101包括共模电压端VCM、参考电压端VREF及接地端GND、第一上举开关K1、第二上举开关K2、第一电容阵列1011及第二电容阵列1012；其中，
所述共模电压端VCM、所述参考电压端VREF及所述接地端GND分别均电连接至所述第一电容阵列1011及所述第二电容阵列1012以为所述第一电容阵列1011及所述第二电容阵列1012提供不同电压信号；
所述第一上举开关K1的第一传输端电连接所述待采样信号的正相输入端Vip，其第二传输端电连接所述第一电容阵列1011，用于控制所述待采样信号的所述正相输入信号是否传输至所述第一电容阵列1011；
第二上举开关K2的第一传输端电连接待采样信号的反相输入端Vin，其第二传输端电连接所述第二电容阵列1012，用于控制所述待采样信号的所述是否传输至所述第二电容阵列1012。
10.在本发明的一个实施例中，所述第一电容阵列1011包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9；其中，
所述第一电容C1的上极板、所述第二电容C2的上极板、所述第三电容C3的上极板、所述第四电容C4的上极板、所述第五电容C5的上极板、所述第六电容C6的上极板、所述第七电容C7的上极板、所述第八电容C8的上极板及所述第九电容C9的上极板均电连接至所述第一上举开关K1的第二传输端；
所述第九电容C9的下极板选择性电连接所述共模电压端VCM、所述参考电压端VREF或所述接地端GND；
所述第一电容C1的下极板、所述第二电容C2的下极板、所述第三电容C3的下极板、所述第四电容C4的下极板、所述第五电容C5的下极板、所述第六电容C6的下极板、所述第七电容C7的下极板及所述第八电容C8的下极板均选择性电连接所述共模电压端VCM或所述参考电压端VREF或所述接地端GND或所述待采样信号的正相输入端Vip或所述待采样信号的反相输入端Vin。
在本发明的一个实施例中，所述第一电容C1的电容值为C，所述第二电容C2的电容值为C，所述第三电容C3的电容值为2C，所述第四电容C4的电容值为22C，所述第五电容C5的电容值为23C，所述第六电容C6的电容值为24C，所述第七电容C7的电容值为25C，所述第八电容C8的电容值为26C，所述第九电容C9的电容值为27C。。
在本发明的一个实施例中，所述第二电容阵列1012包括第十电容C10、第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17及第十八电容C18；其中，
所述第十电容C10的上极板、所述第十一电容C11的上极板、所述第十二电容C12的上极板、所述第十三电容C13的上极板、所述第十四电容C14的上极板、所述第十五电容C15的上极板、所述第十六电容C16的上极板、所述第十七电容C17的上极板及所述第十八电容C18的上极板均电连接所述第二上举开关K2的第二传输端；
所述第十八电容C18的下极板选择性电连接所述共模电压端VCM或所述参考电压端VREF或所述接地端GND；
所述第十电容C10的下极板、所述第十一电容C11的下极板、所述第十二电容C12的下极板、所述第十三电容C13的下极板、所述第十四电容C14的下极板、所述第十五电容C15的下极板、所述第十六电容C16的下极板及所述第十七电容C17的下极板均选择性电连接所述共模电压端VCM或所述参考电压端VREF或所述接地端GND或所述待采样信号的正相输入端Vip或所述待采样信号的反相输入端Vin。
在本发明的一个实施例中，所述第十电容C10的电容值为C，所述第十一电容C11的电容值为C，所述第十二电容C12的电容值为2C，所述第十三电容C13的电容值为22C，所述第十四电容C14的电容值为23C，所述第十五电容C15的电容值为24C，所述第十六电容C16的电容值为25C，所述第十七电容C17的电容值为26C，所述第十八电容C18的电容值为27C。
在本发明的一个实施例中，所述比较器102包括：第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14、第十五开关管M15、第十六开关管M16、第十七开关管M17、第十八开关管M18、第十九开关管M19、第二十开关管M20及第二十一开关管M21；其中，
所述第一开关管M1与所述第二开关管M2依次串接于电源端VDD及接地端GND之间，所述第一开关管M1的控制端与所述第二开关管M2的控制端均电连接至所述逐次逼近控制器103的第二反馈控制端；
所述第六开关管M6与所述第七开关管M7依次串接于所述电源端VDD及所述接地端GND之间；所述第九开关管M9与所述第十开关管M10依次串接于所述电源端VDD及所述接地端GND之间，所述第六开关管M6的控制端与所述第七开关管M7的控制端均电连接至所述第九开关管M9与所述第十开关管M10串接形成的节点处；
所述第八开关管M8串接于所述第六开关管M6的控制端及所述接地端GND之间，其控制端经反相器电连接所述逐次逼近控制器103的第二反馈端；
所述第十三开关管M13、所述第十五开关管M15及所述第十七开关管M17依次串接于所述电源端VDD及所述接地端GND之间，所述第十七开关管M17的控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第十一开关管M11串接于所述电源端VDD及所述第十三开关管M13与所述第十五开关管M15串接形成的节点之间，所述第十一开关管M11的控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第十四开关管M14与所述第十六开关管M16依次串接于所述电源端VDD及所述第十五开关管M15与所述第十七开关管M17串接形成的节点之间，所述第十三开关管M13的控制端与所述第十五开关管M15的控制端均电连接至所述第十四开关管M14与所述第十六开关管M16串接形成的节点处，所述第十四开关管M14的控制端与所述第十六开关管M16的控制端均电连接至所述第十三开关管M13与所述第十五开关管M15串接形成的节点处；
所述第十二开关管M12串接于所述电源端VDD及所述第十四开关管M14与所述第十六开关管M16串接形成的节点之间，所述第十二开关管M12的控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第三开关管M3与所述第五开关管M5依次串接于所述第十三开关管M13与所述第十五开关管M15串接形成的节点及所述接地端GND之间；
所述第四开关管M4串接于所述第十四开关管M14与所述第十六开关管M16串接形成的节点及所述第三开关管M3与所述第五开关管M5串接形成的节点之间；
所述第十八开关管M18与所述第十九开关管M19依次串接于所述电源端VDD及所述接地端GND之间，所述第十八开关管M18的控制端与所述第十九开关管M19的控制端均电连接至所述第十四开关管M14与所述第十六开关管M16串接形成的节点处；
所述第二十开关管M20串接于所述第十八开关管M18与所述第十九开关管M19串接形成的节点及所述接地端GND之间，其控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第二十一开关管M21与所述第二十二开关管M22依次串接于所述电源端VDD及所述接地端GND之间，所述第二十一开关管M21的控制端与所述第二十二开关管M22的控制端均电连接至所述第十八开关管M18与所述第十九开关管M19串接形成的节点处；
所述第三开关管M3的控制端作为所述比较器102的正相输入端+，电连接所述第一电容阵列1011的9个电容的上极板；所述第四开关管M4的控制端作为所述比较器102的反相输入端-，电连接所述第二电容阵列1012的9个电容的上极板；
所述第二十一开关管M21与所述第二十二开关管M22串接形成的节点作为所述比较器102的第一输出端Vop、所述第六开关管M6与所述第七开关管M7串接形成的节点作为所述比较器102的第二输出端Von均电连接至所述逐次逼近控制器103的输入端。
在本发明的一个实施例中，所述第一开关管M1、所述第六开关管M6、所述第九开关管M9、所述第十一开关管M11、所述第十二开关管M12、所述第十三开关管M13、所述第第十四开关管M14、所述第十八开关管M18及所述第二十一开关管M21均为N沟道MOS管；
所述第二开关管M2、所述第三开关管M3、所述第四开关管M4、所述第五开关管M5、所述第七开关管M7、所述第八开关管M8、所述第十开关管M10、所述第十五开关管M15、所述第十六开关管M16、所述第十七开关管M17、所述第十九开关管M19及所述第二十二开关管M22均为P沟道MOS管。
在本发明的一个实施例中，所述逐次逼近控制器103包括：与运算逻辑Y、第一寄存子单元shift bit 1、第二寄存子单元shift bit 2、第三寄存子单元shift bit 3、第四寄存子单元shift bit 4、第五寄存子单元shift bit 5、第六寄存子单元shift bit 6、第七寄存子单元shift bit 7、第八寄存子单元shift bit8、第九寄存子单元shift bit 9、D触发器DFF、第一延时子单元delay 1、第二延时子单元delay 2、第三延时子单元delay 3、第四延时子单元delay 4、第五延时子单元delay 5、第六延时子单元delay 6、第七延时子单元delay 7、第八延时子单元delay 8、第一反相器X1、第二反相器X2及运算逻辑Z；其中，
所述与运算逻辑Y的第一输入端与第二输入端分别电连接所述比较器102的第一输出端Vop与第二输出端Von；
所述第一寄存子单元shift bit 1的时钟信号输入端、所述第二寄存子单元shiftbit 2的时钟信号输入端、所述第三寄存子单元shift bit 3的时钟信号输入端、所述第四寄存子单元shift bit 4的时钟信号输入端、所述第五寄存子单元shift bit 5的时钟信号输入端、所述第六寄存子单元shift bit 6的时钟信号输入端、所述第七寄存子单元shiftbit 7的时钟信号输入端、所述第八寄存子单元shift bit 8的时钟信号输入端及所述第九寄存子单元shift bit 9的时钟信号输入端均电连接所述与运算逻辑Y的输出端；前一寄存子单元的第一输出端电连接后一寄存子单元的第一输入端；所述第一寄存子单元shiftbit 1的第一输入端经所述第一反相器X1电连接采样控制端Sample，所述第九寄存子单元shift bit 9的第一输出端电连接所述D触发器DFF的第一输入端；所述9个寄存子单元的第二输入端、第三输入端均分别电连接所述比较器102的第一输出端Vop与第二输出端Von；
所述D触发器DFF的时钟信号输入端电连接所述与运算逻辑Y的输出端；所述D触发器DFF的第二输入端电连接所述采样控制端Sample；所述D触发器DFF的输出端经所述第二反相器X2电连接所述或运算逻辑Z的第一输入端；
所述第一延时子单元delay 1的第一输入端、所述第二延时子单元delay 2的第一输入端、所述第三延时子单元delay 3的第一输入端、所述第四延时子单元delay 4的第一输入端、所述第五延时子单元delay 5的第一输入端、所述第六延时子单元delay 6的第一输入端、所述第七延时子单元delay 7的第一输入端及所述第八延时子单元delay 8的第一输入端均电连接所述采样控制端Sample，所述第一延时子单元delay 1的第二输入端电连接所述第一寄存子单元shift bit 1的第一输出端，所述第二延时子单元delay 2的第二输入端电连接所述第二寄存子单元shift bit 2的第一输出端，所述第三延时子单元delay 3的第二输入端电连接所述第三寄存子单元shift bit 3的第一输出端，所述第四延时子单元delay 4的第二输入端电连接所述第四寄存子单元shift bit 4的第一输出端，所述第五延时子单元delay 5的第二输入端电连接所述第五寄存子单元shift bit 5的第一输出端，所述第六延时子单元delay 6的第二输入端电连接所述第六寄存子单元shift bit 6的第一输出端，所述第七延时子单元delay 7的第二输入端电连接所述第七寄存子单元shiftbit 7的第一输出端，所述第八延时子单元delay 8的第二输入端电连接所述第八寄存子单元shift bit 8的第一输出端；所述8个延时子单元的输出端均电连接所述或运算逻辑Z的第二输入端；
所述或运算逻辑Z的输出端电连接所述比较器102的时钟信号输入端；
所述9个寄存子单元的第二输出端、第三输出端作为所述逐次逼近控制器103的输出端；
所述第一寄存子单元shift bit 1的第二输出端与第三输出端、所述第二寄存子单元shift bit 2的第二输出端与第三输出端及所述或运算逻辑Z的输出端形成所述逐次逼近控制器103的第一反馈端；
所述或运算逻辑Z的输出端形成所述逐次逼近控制器103的第二反馈端。
与现有技术相比，本发明具有以下有益效果：
本发明通过控制电容阵列的开关时序，以实现10位高速的模数转换器的逐次比较，极大的节省了电容阵列的面积并降低了器件的功耗。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种基于电荷再分配的高速逐次逼近型模数转换器的结构示意图；
图2为本发明实施例提供的一种采样模块的结构示意图；
图3为本发明实施例提供的一种第一电容阵列的结构示意图；
图4为本发明实施例提供的一种第二电容阵列的结构示意图；
图5为本发明实施例提供的一种比较器的结构示意图；
图6为本发明实施例提供的一种逐次逼近控制器的结构示意图；
图7为本发明实施例提供的一种寄存子单元的机构示意图；
图8为本发明实施例提供的一种开关时序电路原理图；
图9为图8的开关时序电路原理图的A部分示意图；
图10为图8的开关时序电路原理图的B部分示意图；
图11为图8的开关时序电路原理图的C部分示意图；
图12为图8的开关时序电路原理图的D部分示意图；
图13为本发明实施例提供的另一种基于电荷再分配的高速逐次逼近型模数转换器的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明做进一步详细说明。
实施例一
请参见图1，图1为本发明实施例提供的一种基于电荷再分配的高速逐次逼近型模数转换器10的结构示意图。该模数转换器10包括：
采样模块101，用于对待采样信号的正相输入信号与反相输入信号进行采样；
比较器102，电连接所述采样模块101，用于接收所述待采样信号的正相输入信号与反相输入信号并进行比较以形成比较结果；
逐次逼近控制器103，其输入端电连接所述比较器102的输出端以接收所述比较器102的比较结果，其第一反馈端电连接所述采样模块101以控制所述采样模块101以形成逐次比较信号，其第二反馈端电连接所述比较器102以控制所述比较器102对所述逐次比较信号进行逐次比较以形成逐次比较结果，其输出端用于将所述逐次比较结果进行锁存输出。
进一步地，在上述实施例的基础上，请参见图2，图2为本发明实施例提供的一种采样模块的结构示意图；所述采样模块101包括：共模电压端VCM、参考电压端VREF及接地端GND、第一上举开关K1、第二上举开关K2、第一电容阵列1011及第二电容阵列1012；其中，
所述共模电压端VCM、所述参考电压端VREF及所述接地端GND分别均电连接至所述第一电容阵列1011及所述第二电容阵列1012以为所述第一电容阵列1011及所述第二电容阵列1012提供不同电压信号；
进一步地，所述共模电压端VCM的输出电压为所述参考电压端VREF的输出电压的0.5倍。
所述第一上举开关K1的第一传输端电连接所述待采样信号的正相输入端Vip，其第二传输端电连接所述第一电容阵列1011，用于控制所述待采样信号的所述正相输入信号是否传输至所述第一电容阵列1011；
所述第二上举开关K2的第一传输端电连接待采样信号的反相输入端Vin，其第二传输端电连接所述第二电容阵列1012，用于控制所述待采样信号的所述是否传输至所述第二电容阵列1012。
进一步地，在上述实施例的基础上，请参见图3，图3为本发明实施例提供的一种第一电容阵列的结构示意图；第一电容阵列1011包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9；其中，
所述第一电容C1的上极板、所述第二电容C2的上极板、所述第三电容C3的上极板、所述第四电容C4的上极板、所述第五电容C5的上极板、所述第六电容C6的上极板、所述第七电容C7的上极板、所述第八电容C8的上极板及所述第九电容C9的上极板均电连接至所述第一上举开关K1的第二传输端；
所述第九电容C9的下极板选择性电连接所述共模电压端VCM、所述参考电压端VREF或所述接地端GND；
所述第一电容C1的下极板、所述第二电容C2的下极板、所述第三电容C3的下极板、所述第四电容C4的下极板、所述第五电容C5的下极板、所述第六电容C6的下极板、所述第七电容C7的下极板及所述第八电容C8的下极板均选择性电连接所述共模电压端VCM或所述参考电压端VREF或所述接地端GND或所述待采样信号的正相输入端Vip或所述待采样信号的反相输入端Vin。
进一步地，在上述实施例的基础上，所述第一电容C1的电容值为C，所述第二电容C2的电容值为C，所述第三电容C3的电容值为2C，所述第四电容C4的电容值为22C，所述第五电容C5的电容值为23C，所述第六电容C6的电容值为24C，所述第七电容C7的电容值为25C，所述第八电容C8的电容值为26C，所述第九电容C9的电容值为27C。
进一步地，在上述实施例的基础上，请参见图4，图4为本发明实施例提供的一种第二电容阵列的结构示意图；所述第二电容阵列1012包括第十电容C10、第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17及第十八电容C18；其中，
所述第十电容C10的上极板、所述第十一电容C11的上极板、所述第十二电容C12的上极板、所述第十三电容C13的上极板、所述第十四电容C14的上极板、所述第十五电容C15的上极板、所述第十六电容C16的上极板、所述第十七电容C17的上极板及所述第十八电容C18的上极板均电连接所述第二上举开关K2的第二传输端；
所述第十八电容C18的下极板选择性电连接所述共模电压端VCM或所述参考电压端VREF或所述接地端GND；
所述第十电容C10的下极板、所述第十一电容C11的下极板、所述第十二电容C12的下极板、所述第十三电容C13的下极板、所述第十四电容C14的下极板、所述第十五电容C15的下极板、所述第十六电容C16的下极板及所述第十七电容C17的下极板均选择性电连接所述共模电压端VCM或所述参考电压端VREF或所述接地端GND或所述待采样信号的正相输入端Vip或所述待采样信号的反相输入端Vin。
进一步地，在上述实施例的基础上，所述第十电容C10的电容值为C，所述第十一电容C11的电容值为C，所述第十二电容C12的电容值为2C，所述第十三电容C13的电容值为22C，所述第十四电容C14的电容值为23C，所述第十五电容C15的电容值为24C，所述第十六电容C16的电容值为25C，所述第十七电容C17的电容值为26C，所述第十八电容C18的电容值为27C。
进一步地，在上述实施例的基础上，请参见图5，图5为本发明实施例提供的一种比较器的结构示意图；所述比较器102包括：第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9、第十开关管M10、第十一开关管M11、第十二开关管M12、第十三开关管M13、第十四开关管M14、第十五开关管M15、第十六开关管M16、第十七开关管M17、第十八开关管M18、第十九开关管M19、第二十开关管M20及第二十一开关管M21；其中，
所述第一开关管M1与所述第二开关管M2依次串接于电源端VDD及接地端GND之间，所述第一开关管M1的控制端与所述第二开关管M2的控制端均电连接至所述逐次逼近控制器103的第二反馈控制端；
所述第六开关管M6与所述第七开关管M7依次串接于所述电源端VDD及所述接地端GND之间；所述第九开关管M9与所述第十开关管M10依次串接于所述电源端VDD及所述接地端GND之间，所述第六开关管M6的控制端与所述第七开关管M7的控制端均电连接至所述第九开关管M9与所述第十开关管M10串接形成的节点处；
所述第八开关管M8串接于所述第六开关管M6的控制端及所述接地端GND之间，其控制端经反相器电连接所述逐次逼近控制器103的第二反馈端；
所述第十三开关管M13、所述第十五开关管M15及所述第十七开关管M17依次串接于所述电源端VDD及所述接地端GND之间，所述第十七开关管M17的控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第十一开关管M11串接于所述电源端VDD及所述第十三开关管M13与所述第十五开关管M15串接形成的节点之间，所述第十一开关管M11的控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第十四开关管M14与所述第十六开关管M16依次串接于所述电源端VDD及所述第十五开关管M15与所述第十七开关管M17串接形成的节点之间，所述第十三开关管M13的控制端与所述第十五开关管M15的控制端均电连接至所述第十四开关管M14与所述第十六开关管M16串接形成的节点处，所述第十四开关管M14的控制端与所述第十六开关管M16的控制端均电连接至所述第十三开关管M13与所述第十五开关管M15串接形成的节点处；
所述第十二开关管M12串接于所述电源端VDD及所述第十四开关管M14与所述第十六开关管M16串接形成的节点之间，所述第十二开关管M12的控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第三开关管M3与所述第五开关管M5依次串接于所述第十三开关管M13与所述第十五开关管M15串接形成的节点及所述接地端GND之间；
所述第四开关管M4串接于所述第十四开关管M14与所述第十六开关管M16串接形成的节点及所述第三开关管M3与所述第五开关管M5串接形成的节点之间；
所述第十八开关管M18与所述第十九开关管M19依次串接于所述电源端VDD及所述接地端GND之间，所述第十八开关管M18的控制端与所述第十九开关管M19的控制端均电连接至所述第十四开关管M14与所述第十六开关管M16串接形成的节点处；
所述第二十开关管M20串接于所述第十八开关管M18与所述第十九开关管M19串接形成的节点及所述接地端GND之间，其控制端电连接所述逐次逼近控制器103的第二反馈端；
所述第二十一开关管M21与所述第二十二开关管M22依次串接于所述电源端VDD及所述接地端GND之间，所述第二十一开关管M21的控制端与所述第二十二开关管M22的控制端均电连接至所述第十八开关管M18与所述第十九开关管M19串接形成的节点处；
所述第三开关管M3的控制端作为所述比较器102的正相输入端+，电连接所述第一电容阵列1011的9个电容的上极板；所述第四开关管M4的控制端作为所述比较器102的反相输入端-，电连接所述第二电容阵列1012的9个电容的上极板；
所述第二十一开关管M21与所述第二十二开关管M22串接形成的节点作为所述比较器102的第一输出端Vop、所述第六开关管M6与所述第七开关管M7串接形成的节点作为所述比较器102的第二输出端Von均电连接至所述逐次逼近控制器103的输入端。
进一步地，在上述实施例的基础上，所述第一开关管M1、所述第六开关管M6、所述第九开关管M9、所述第十一开关管M11、所述第十二开关管M12、所述第十三开关管M13、所述第第十四开关管M14、所述第十八开关管M18及所述第二十一开关管M21均为N沟道MOS管；
所述第二开关管M2、所述第三开关管M3、所述第四开关管M4、所述第五开关管M5、所述第七开关管M7、所述第八开关管M8、所述第十开关管M10、所述第十五开关管M15、所述第十六开关管M16、所述第十七开关管M17、所述第十九开关管M19及所述第二十二开关管M22均为P沟道MOS管。
进一步地，在上述实施例的基础上，请参见图6，图6为本发明实施例提供的一种逐次逼近控制器的结构示意图；所述逐次逼近控制器103包括：与运算逻辑Y、第一寄存子单元shift bit 1、第二寄存子单元shift bit 2、第三寄存子单元shift bit 3、第四寄存子单元shift bit 4、第五寄存子单元shift bit 5、第六寄存子单元shift bit 6、第七寄存子单元shift bit 7、第八寄存子单元shift bit 8、第九寄存子单元shift bit 9、D触发器DFF、第一延时子单元delay 1、第二延时子单元delay 2、第三延时子单元delay 3、第四延时子单元delay 4、第五延时子单元delay 5、第六延时子单元delay 6、第七延时子单元delay 7、第八延时子单元delay 8、第一反相器X1、第二反相器X2及运算逻辑Z；其中，
所述与运算逻辑Y的第一输入端与第二输入端分别电连接所述比较器102的第一输出端Vop与第二输出端Von；
进一步地，请参见图7，图7为本发明实施例提供的一种寄存子单元的机构示意图；
所述第一寄存子单元shift bit 1的时钟信号输入端、所述第二寄存子单元shiftbit 2的时钟信号输入端、所述第三寄存子单元shift bit 3的时钟信号输入端、所述第四寄存子单元shift bit 4的时钟信号输入端、所述第五寄存子单元shift bit 5的时钟信号输入端、所述第六寄存子单元shift bit 6的时钟信号输入端、所述第七寄存子单元shiftbit 7的时钟信号输入端、所述第八寄存子单元shift bit 8的时钟信号输入端及所述第九寄存子单元shift bit 9的时钟信号输入端均电连接所述与运算逻辑Y的输出端；前一寄存子单元的第一输出端电连接后一寄存子单元的第一输入端；所述第一寄存子单元shiftbit 1的第一输入端经所述第一反相器X1电连接采样控制端Sample，所述第九寄存子单元shift bit 9的第一输出端电连接所述D触发器DFF的第一输入端；所述9个寄存子单元的第二输入端、第三输入端均分别电连接所述比较器102的第一输出端Vop与第二输出端Von；
所述D触发器DFF的时钟信号输入端电连接所述与运算逻辑Y的输出端；所述D触发器DFF的第二输入端电连接所述采样控制端Sample；所述D触发器DFF的输出端经所述第二反相器X2电连接所述或运算逻辑Z的第一输入端；
所述第一延时子单元delay 1的第一输入端、所述第二延时子单元delay 2的第一输入端、所述第三延时子单元delay 3的第一输入端、所述第四延时子单元delay 4的第一输入端、所述第五延时子单元delay 5的第一输入端、所述第六延时子单元delay 6的第一输入端、所述第七延时子单元delay 7的第一输入端及所述第八延时子单元delay 8的第一输入端均电连接所述采样控制端Sample，所述第一延时子单元delay 1的第二输入端电连接所述第一寄存子单元shift bit 1的第一输出端，所述第二延时子单元delay 2的第二输入端电连接所述第二寄存子单元shift bit 2的第一输出端，所述第三延时子单元delay 3的第二输入端电连接所述第三寄存子单元shift bit 3的第一输出端，所述第四延时子单元delay 4的第二输入端电连接所述第四寄存子单元shift bit 4的第一输出端，所述第五延时子单元delay 5的第二输入端电连接所述第五寄存子单元shift bit 5的第一输出端，所述第六延时子单元delay 6的第二输入端电连接所述第六寄存子单元shift bit 6的第一输出端，所述第七延时子单元delay 7的第二输入端电连接所述第七寄存子单元shiftbit 7的第一输出端，所述第八延时子单元delay 8的第二输入端电连接所述第八寄存子单元shift bit 8的第一输出端；所述8个延时子单元的输出端均电连接所述或运算逻辑Z的第二输入端；
所述或运算逻辑Z的输出端电连接所述比较器102的时钟信号输入端；
所述9个寄存子单元的第二输出端、第三输出端作为所述逐次逼近控制器103的输出端；
所述第一寄存子单元shift bit 1的第二输出端与第三输出端、所述第二寄存子单元shift bit 2的第二输出端与第三输出端及所述或运算逻辑Z的输出端形成所述逐次逼近控制器103的第一反馈端；
所述或运算逻辑Z的输出端形成所述逐次逼近控制器103的第二反馈端。
本发明通过控制电容阵列的开关时序，以实现10位高速的模数转换器的逐次比较，极大的节省了电容阵列的面积并降低了器件的功耗。
实施例二
本实施例是在实施例一的基础上对本发明中电容阵列的开关时序进行说明。
所述第一电容阵列1011与所述第二电容阵列1012的开关时序包括：
在采样阶段中，所述第一电容阵列1011的上极板通过第一上举开关K1对待采样信号的正相输入端Vip进行采样，得到正相输入信号；第二电容阵列的上极板通过经第二上举开关K2对待采样信号的反相输入端Vin进行采样，得到反相输入信号；其中，在所述第一电容阵列1011中，所述第九电容C9的下极板接地端GND，所述第八电容C9的下极板待采样信号的正相输入端Vip，所述第七电容C7至所述第一电容C1的下极板均待采样信号的反相输入端Vin；在所述第二电容阵列1012中，所述第十八电容C18的下极板接地端GND，所述第十七电容C17的下极板待采样信号的反相输入端Vin，所述第十六电容C16至所述第十电容C10的下极板均待采样信号的正相输入端Vip；
在保持阶段中，所述第一上举开关K1及所述第二上举开关K2均断开，即所述第一电容阵列1011中所有电容的上极板均与待采样信号的正相输入端Vip断开连、所述第二电容阵列1012中所有电容的上极板均与待采样信号的反相输入端Vin断开连；在所述第一电容阵列1011中，所述第九电容C9的下极板由接地端GND切换为共模电压端VCM，所述第八电容C8至所述第一电容C1的下极板由待采样信号的正相输入端Vip或待采样信号的反相输入端Vin切换为参考电压端VREF；
在初次比较阶段中，当正向输入信号小于反向输入信号时，所述第一电容阵列1011中所述第九电容C9的下极板由共模电压端VCM切换为参考电压端VREF，所述第二电容阵列1012中除所述第十八电容C18外的所有电容的下极板均由参考电压端VREF切换为共模电压端VCM；当正向输入信号大于反向输入信号时，所述第二电容阵列1012中所述第十八电容的下极板由共模电压端VCM切换为参考电压端VREF，所述第一电容阵列1011中除所述第九电容C9外所有电容的下极板均由参考电压端VREF切换为共模电压端VCM。
在第二次比较阶段中，若正向输入信号小于反向输入信号，则所述第二电容阵列1012中所述第十八电容C18的下极板由共模电压端VCM切换为接地端GND，所述第一电容阵列1011中对应的电容接法不变；若正向输入信号大于反向输入信号，则所述第一电容阵列1011中所述第九电容C9至所述第一电容C1下极板由参考电压端VREF切换为共模电压端VCM，所述第二电容阵列1012中所述第十八电容C18的下极板由共模电压端VCM切换为接地端GND。如果初次比较阶段时正向输入信号大于反向输入信号，在第二次比较过程中，若正向输入信号小于反向输入信号，则所述第一电容阵列1011中所述第九电容C9由接共模电压端VCM切换为接地端GND，所述第二电容阵列1012中所述第十八电容C18至所述第十电容C10的下极板由参考电压端VREF切换为共模电压端VCM；若正向输入信号大于反向输入信号，则所述第一电容阵列1011中所述电容C9下极板由共模电压端VCM切换为地端GND，所述第二电容阵列1012中电容下极板法不变。
在后续比较阶段中，如果初次比较阶段时正向输入信号大于反向输入信号，并且在第二次比较阶段中正向输入信号大于反向输入信号，在后续比较过程中，若正向输入信号小于反向输入信号，所述第一电容阵列1011中对应的电容法不变，所述第二电容阵列1012中对应的电容的下极板由参考电压端VREF切换为共模电压端VCM；若正向输入信号大于反向输入信号，则所述第一电容阵列1011中对应的电容的下极板由共模电压端VCM切换为接地端GND，所述第二电容阵列1012中对应的电容法不变；如果初次比较阶段时正向输入信号大于反向输入信号，并且第二次比较阶段时正向输入信号小于反向输入信号，在后续比较过程中，若正向输入信号小于反向输入信号，则所述第一电容阵列1011中对应的电容法不变，所述第二电容阵列1012中对应的电容下极板由共模电压端VCM切换为接地端GND；若正向输入信号大于反向输入信号，则所述第一电容阵列1011中对应的电容下极板由共模电压端VCM切换为接地端GND，所述第二电容阵列1012中对应的电容法不变；如果初次比较阶段时正向输入信号小于反向输入信号，并且第二次比较阶段时正向输入信号大于反向输入信号，那么后续比较过程中，若正向输入信号小于反向输入信号，则所述第一电容阵列1011中对应的电容法不变，所述第二电容阵列1012中对应的电容下极板由共模电压端VCM切换为接地端GND，若正向输入信号大于反向输入信号，则所述第一电容阵列1011中对应的电容的下极板由共模电压端VCM切换为接地端GND，所述第二电容阵列1012中对应的电容法不变；如果初次比较阶段时正向输入信号小于反向输入信号，并且第二次比较阶段时正向输入信号小于反向输入信号，在后续比较过程中，若正向输入信号小于反向输入信号，所述第一电容阵列1011中对应的电容法不变，所述第二电容阵列1012中对应的电容下极板由共模电压端VCM切换为接地端GND，若正向输入信号大于反向输入信号，则所述第一电容阵列1011中对应的电容下极板由参考电压端VREF切换为共模电压端VCM，所述第二电容阵列1012中对应的电容法不变；
完成一次逐次逼近过程后，输出比较得到的二进制码和转换完成信号，等待下一次转换。
以4位开关时序为例进行说明，即第一电容阵列1011中包括第一电容C1、第二电容C2及第三电容C3，第二电容阵列1012中包括第十电容C10、第十一电容C11及第十二电容C2；具体地，请参见图8～图12。
如图8所示，如果在第一次逐次比较中Vip大于Vin，则第一电容阵列1011中的第一电容C1、第二电容C2的下极板由参考电压端VREF切换为共模电压端VCM，第二电容阵列1012的第三电容C12由共模电压端VCM切换为参考电压VREF；如果第一次逐次逼近比较结果是小于，则第一电容阵列1011的第三电容C3由共模电压端VCM切换为参考电压端VREF，第二电容阵列1012的第一电容C10，第二电容C11由参考电压端VREF切换为共模电压端VCM；
如果在第一次逐次比较中Vip大于Vin，在第二次逐次逼近比较Vip是否大于1/2VREF与Vin的和，如果第二次逐次逼近比较结果是大于，则第一电容阵列1011的第三电容C3的下极板由共模电压端VCM切换为接地端GND，第二电容阵列1012的第三电容C12的下极板的接法不变；如果第二次逐次逼近比较结果是小于，则第一电容阵列1011的第三电容C3由共模电压端VCM切换为地端GND，第二电容阵列1012的第一电容C10，第二电容C11，第三电容C12由参考电压端VREF切换为共模电压端VCM；
如果在第二次逐次比较中Vip大于1/2VREF与Vin的和，在第三次逐次逼近比较中，判断Vip是否大于3/4VREF与Vin的和，如果第三次逐次逼近比较结果是大于，则如图9所示，第一电容阵列1011的第二电容C2的下极板由共模电压端VCM切换至接地端GND，且在后续第四次比较中，判断Vip是否大于7/8VREF与Vin的和，第四次逐次逼近比较完成后，整个比较阶段完成；
如果在第一次逐次比较中，Vip大于Vin，在第二次逐次逼近比较中，判断Vip是否大于1/2VREF与Vin的和，如果第二次逐次逼近比较结果是小于，则如图10所示，第一电容阵列1011的第三电容C3的下极板由共模电压端VCM切换至接地端GND，第二电容阵列1012的第一电容C10、第二电容C11及第三电容C12的下极板由参考电压VREF切换至共模电压端VCM，在后续第三次逐次逼近比较结果中，判断Vip是否大于Vin与1/4VREF的和，如果第三次逐次逼近比较结果是大于，则第一电容阵列1011的第二电容C2的下极板由共模电压端VCM切换至接地端GND；如果第三次逐次逼近比较结果是小于，则第二电容阵列1012的第二电容C11的下极板由共模电压端VCM切换至接地端GND；
如果在第一次逐次比较中，Vip小于Vin，在第二次逐次逼近比较中，判断Vip是否大于Vin与1/2VREF的差，如果第二次逐次逼近比较结果是大于，则如图11所示，第一电容阵列1011的第一电容C1、第二电容C2、第三电容C3的下极板由参考电压端VREF切换至共模电压端VCM，第二电容阵列1012的第三电容C12的下极板由共模电压端VCM切换至接地端GND，在后续第三次比较中，判断Vip是否大于Vin与1/4VREF的差，如果第三次逐次逼近比较结果是大于，则第一电容阵列1011的第二电容C2的下极板由共模电压端VCM切换至接地GND；如果第三次逐次逼近比较结果是小于，则第二电容阵列1012的第二电容C11的下极板由共模电压端VCM切换至接地端GND；
如果在第一次逐次比较中，Vip小于Vin，在第二次逐次逼近比较中，判断Vip是否大于Vin与1/2VREF的差，如果第二次逐次逼近比较结果是小于，则如图12所示，第二电容阵列1012的第三电容C12的下极板由共模电压端VCM切换为接地端GND，如果后续第三次逐次比较中，Vip是否大于Vin与3/4VREF的差，如果第三次逐次逼近比较结果是大于，则第一电容阵列1011的第二电容C2的下极板由参考电压VREF切换至共模电压端VCM；如果第三次逐次逼近比较结果是小于，则第二电容阵列1012的第二电容C11的下极板由共模电压端VCM切换至接地端GND。
实施例三
本实施例是在实施例一及实施例二的基础上对本发明的原理及实现方式进行说明。
请参见图13，图13为本发明实施例提供的另一种基于电荷再分配的高速逐次逼近型模数转换器的结构示意图，具体地，通过如实施列二中所述的开关时序，比较器按电容值由大到小的顺序逐次对第一电容阵列及第二电容阵列中对应的每组电容的上极板上的电压进行比较。
每一次比较完成后，与运算逻辑Y输出的比较完成信号由低变高，进而寄存子单元电路对比较器输出VOP，VON进行采样，并产生输出信号，该输出信号还输入到与电容阵列连接的缓冲器，经过逻辑与门运算，完成逐次逼近的过程。整个转换完成后由D触发器输出一个转换完成信号，触发输出锁存器对数据进行锁存。
一个比较周期完成后，模数转换器将逐次比较后形成的输出信号锁存输出。
综上所述，本文中应用了具体个例对本发明的结构及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (8)

1.一种基于电荷再分配的高速逐次逼近型模数转换器(10)，其特征在于，包括：
采样模块(101)，用于对待采样信号的正相输入信号与反相输入信号进行采样；
比较器(102)，电连接所述采样模块(101)，用于接收所述待采样信号的正相输入信号与反相输入信号并进行比较以形成比较结果；
逐次逼近控制器(103)，其输入端电连接所述比较器(102)的输出端以接收所述比较器(102)的比较结果，其第一反馈端电连接所述采样模块(101)以控制所述采样模块(101)以形成逐次比较信号，其第二反馈端电连接所述比较器(102)以控制所述比较器(102)对所述逐次比较信号进行逐次比较以形成逐次比较结果，其输出端用于将所述逐次比较结果进行锁存输出；其中，
所述逐次逼近控制器(103)包括：与运算逻辑(Y)、第一寄存子单元(shift bit 1)、第二寄存子单元(shift bit 2)、第三寄存子单元(shift bit 3)、第四寄存子单元(shiftbit 4)、第五寄存子单元(shift bit 5)、第六寄存子单元(shift bit 6)、第七寄存子单元(shift bit 7)、第八寄存子单元(shift bit 8)、第九寄存子单元(shift bit 9)、D触发器(DFF)、第一延时子单元(delay 1)、第二延时子单元(delay 2)、第三延时子单元(delay3)、第四延时子单元(delay 4)、第五延时子单元(delay 5)、第六延时子单元(delay 6)、第七延时子单元(delay 7)、第八延时子单元(delay 8)、第一反相器(X1)、第二反相器(X2)及或运算逻辑(Z)；其中，
所述与运算逻辑(Y)的第一输入端与第二输入端分别电连接所述比较器(102)的第一输出端(Vop)与第二输出端(Von)；
所述第一寄存子单元(shift bit 1)的时钟信号输入端、所述第二寄存子单元(shiftbit 2)的时钟信号输入端、所述第三寄存子单元(shift bit 3)的时钟信号输入端、所述第四寄存子单元(shift bit 4)的时钟信号输入端、所述第五寄存子单元(shift bit 5)的时钟信号输入端、所述第六寄存子单元(shift bit 6)的时钟信号输入端、所述第七寄存子单元(shift bit 7)的时钟信号输入端、所述第八寄存子单元(shift bit 8)的时钟信号输入端及所述第九寄存子单元(shift bit 9)的时钟信号输入端均电连接所述与运算逻辑(Y)的输出端；前一寄存子单元的第一输出端电连接后一寄存子单元的第一输入端；所述第一寄存子单元(shift bit 1)的第一输入端经所述第一反相器(X1)电连接采样控制端(Sample)，所述第九寄存子单元(shift bit 9)的第一输出端电连接所述D触发器(DFF)的第一输入端；所述9个寄存子单元的第二输入端、第三输入端均分别电连接所述比较器(102)的第一输出端(Vop)与第二输出端(Von)；
所述D触发器(DFF)的时钟信号输入端电连接所述与运算逻辑(Y)的输出端；所述D触发器(DFF)的第二输入端电连接所述采样控制端(Sample)；所述D触发器(DFF)的输出端经所述第二反相器(X2)电连接所述或运算逻辑(Z)的第一输入端；
所述第一延时子单元(delay 1)的第一输入端、所述第二延时子单元(delay 2)的第一输入端、所述第三延时子单元(delay 3)的第一输入端、所述第四延时子单元(delay 4)的第一输入端、所述第五延时子单元(delay 5)的第一输入端、所述第六延时子单元(delay6)的第一输入端、所述第七延时子单元(delay 7)的第一输入端及所述第八延时子单元(delay 8)的第一输入端均电连接所述采样控制端(Sample)，所述第一延时子单元(delay1)的第二输入端电连接所述第一寄存子单元(shift bit 1)的第一输出端，所述第二延时子单元(delay 2)的第二输入端电连接所述第二寄存子单元(shift bit 2)的第一输出端，所述第三延时子单元(delay 3)的第二输入端电连接所述第三寄存子单元(shift bit 3)的第一输出端，所述第四延时子单元(delay 4)的第二输入端电连接所述第四寄存子单元(shift bit 4)的第一输出端，所述第五延时子单元(delay5)的第二输入端电连接所述第五寄存子单元(shift bit 5)的第一输出端，所述第六延时子单元(delay 6)的第二输入端电连接所述第六寄存子单元(shift bit6)的第一输出端，所述第七延时子单元(delay 7)的第二输入端电连接所述第七寄存子单元(shift bit 7)的第一输出端，所述第八延时子单元(delay 8)的第二输入端电连接所述第八寄存子单元(shift bit 8)的第一输出端；所述8个延时子单元的输出端均电连接所述或运算逻辑(Z)的第二输入端；
所述或运算逻辑(Z)的输出端电连接所述比较器(102)的时钟信号输入端；
所述9个寄存子单元的第二输出端、第三输出端作为所述逐次逼近控制器(103)的输出端；
所述第一寄存子单元(shift bit 1)的第二输出端与第三输出端、所述第二寄存子单元(shift bit 2)的第二输出端与第三输出端及所述或运算逻辑(Z)的输出端形成所述逐次逼近控制器(103)的第一反馈端；
所述或运算逻辑(Z)的输出端形成所述逐次逼近控制器(103)的第二反馈端。
2.根据权利要求1所述的模数转换器(10)，其特征在于，所述采样模块(101)包括共模电压端(VCM)、参考电压端(VREF)及接地端(GND)、第一上举开关(K1)、第二上举开关(K2)、第一电容阵列(1011)及第二电容阵列(1012)；其中，
所述共模电压端(VCM)、所述参考电压端(VREF)及所述接地端(GND)分别均电连接至所述第一电容阵列(1011)及所述第二电容阵列(1012)以为所述第一电容阵列(1011)及所述第二电容阵列(1012)提供不同电压信号；
所述第一上举开关(K1)的第一传输端电连接所述待采样信号的正相输入端(Vip)，其第二传输端电连接所述第一电容阵列(1011)，用于控制所述待采样信号的所述正相输入信号是否传输至所述第一电容阵列(1011)；
所述第二上举开关(K2)的第一传输端电连接待采样信号的反相输入端(Vin)，其第二传输端电连接所述第二电容阵列(1012)，用于控制所述待采样信号的所述是否传输至所述第二电容阵列(1012)。
3.根据权利要求2所述的模数转换器(10)，其特征在于，所述第一电容阵列(1011)包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、第八电容(C8)、第九电容(C9)；其中，
所述第一电容(C1)的上极板、所述第二电容(C2)的上极板、所述第三电容(C3)的上极板、所述第四电容(C4)的上极板、所述第五电容(C5)的上极板、所述第六电容(C6)的上极板、所述第七电容(C7)的上极板、所述第八电容(C8)的上极板及所述第九电容(C9)的上极板均电连接至所述第一上举开关(K1)的第二传输端；
所述第九电容(C9)的下极板选择性电连接所述共模电压端(VCM)、所述参考电压端(VREF)或所述接地端(GND)；
所述第一电容(C1)的下极板、所述第二电容(C2)的下极板、所述第三电容(C3)的下极板、所述第四电容(C4)的下极板、所述第五电容(C5)的下极板、所述第六电容(C6)的下极板、所述第七电容(C7)的下极板及所述第八电容(C8)的下极板均选择性电连接所述共模电压端(VCM)或所述参考电压端(VREF)或所述接地端(GND)或所述待采样信号的正相输入端(Vip)或所述待采样信号的反相输入端(Vin)。
4.根据权利要求3所述的模数转换器(10)，其特征在于，所述第一电容(C1)的电容值为C，所述第二电容(C2)的电容值为C，所述第三电容(C3)的电容值为2C，所述第四电容(C4)的电容值为22C，所述第五电容(C5)的电容值为23C，所述第六电容(C6)的电容值为24C，所述第七电容(C7)的电容值为25C，所述第八电容(C8)的电容值为26C，所述第九电容(C9)的电容值为27C。
5.根据权利要求2所述的模数转换器(10)，其特征在于，所述第二电容阵列(1012)包括第十电容(C10)、第十一电容(C11)、第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)、第十七电容(C17)及第十八电容(C18)；其中，
所述第十电容(C10)的上极板、所述第十一电容(C11)的上极板、所述第十二电容(C12)的上极板、所述第十三电容(C13)的上极板、所述第十四电容(C14)的上极板、所述第十五电容(C15)的上极板、所述第十六电容(C16)的上极板、所述第十七电容(C17)的上极板及所述第十八电容(C18)的上极板均电连接所述第二上举开关(K2)的第二传输端；
所述第十八电容(C18)的下极板选择性电连接所述共模电压端(VCM)或所述参考电压端(VREF)或所述接地端(GND)；
所述第十电容(C10)的下极板、所述第十一电容(C11)的下极板、所述第十二电容(C12)的下极板、所述第十三电容(C13)的下极板、所述第十四电容(C14)的下极板、所述第十五电容(C15)的下极板、所述第十六电容(C16)的下极板及所述第十七电容(C17)的下极板均选择性电连接所述共模电压端(VCM)或所述参考电压端(VREF)或所述接地端(GND)或所述待采样信号的正相输入端(Vip)或所述待采样信号的反相输入端(Vin)。
6.根据权利要求5所述的模数转换器(10)，其特征在于，所述第十电容(C10)的电容值为C，所述第十一电容(C11)的电容值为C，所述第十二电容(C12)的电容值为2C，所述第十三电容(C13)的电容值为22C，所述第十四电容(C14)的电容值为23C，所述第十五电容(C15)的电容值为24C，所述第十六电容(C16)的电容值为25C，所述第十七电容(C17)的电容值为26C，所述第十八电容(C18)的电容值为27C。
7.根据权利要求3所述的模数转换器(10)，其特征在于，所述比较器(102)包括：第一开关管(M1)、第二开关管(M2)、第三开关管(M3)、第四开关管(M4)、第五开关管(M5)、第六开关管(M6)、第七开关管(M7)、第八开关管(M8)、第九开关管(M9)、第十开关管(M10)、第十一开关管(M11)、第十二开关管(M12)、第十三开关管(M13)、第十四开关管(M14)、第十五开关管(M15)、第十六开关管(M16)、第十七开关管(M17)、第十八开关管(M18)、第十九开关管(M19)、第二十开关管(M20)、第二十一开关管(M21)以及第二十二开关管(M22)；其中，
所述第一开关管(M1)与所述第二开关管(M2)依次串接于电源端(VDD)及接地端(GND)之间，所述第一开关管(M1)的控制端与所述第二开关管(M2)的控制端均电连接至所述逐次逼近控制器(103)的第二反馈控制端；
所述第六开关管(M6)与所述第七开关管(M7)依次串接于所述电源端(VDD)及所述接地端(GND)之间；所述第九开关管(M9)与所述第十开关管(M10)依次串接于所述电源端(VDD)及所述接地端(GND)之间，所述第六开关管(M6)的控制端与所述第七开关管(M7)的控制端均电连接至所述第九开关管(M9)与所述第十开关管(M10)串接形成的节点处；
所述第八开关管(M8)串接于所述第六开关管(M6)的控制端及所述接地端(GND)之间，其控制端经反相器电连接所述逐次逼近控制器(103)的第二反馈端；
所述第十三开关管(M13)、所述第十五开关管(M15)及所述第十七开关管(M17)依次串接于所述电源端(VDD)及所述接地端(GND)之间，所述第十七开关管(M17)的控制端电连接所述逐次逼近控制器(103)的第二反馈端；
所述第十一开关管(M11)串接于所述电源端(VDD)及所述第十三开关管(M13)与所述第十五开关管(M15)串接形成的节点之间，所述第十一开关管(M11)的控制端电连接所述逐次逼近控制器(103)的第二反馈端；
所述第十四开关管(M14)与所述第十六开关管(M16)依次串接于所述电源端(VDD)及所述第十五开关管(M15)与所述第十七开关管(M17)串接形成的节点之间，所述第十三开关管(M13)的控制端与所述第十五开关管(M15)的控制端均电连接至所述第十四开关管(M14)与所述第十六开关管(M16)串接形成的节点处，所述第十四开关管(M14)的控制端与所述第十六开关管(M16)的控制端均电连接至所述第十三开关管(M13)与所述第十五开关管(M15)串接形成的节点处；
所述第十二开关管(M12)串接于所述电源端(VDD)及所述第十四开关管(M14)与所述第十六开关管(M16)串接形成的节点之间，所述第十二开关管(M12)的控制端电连接所述逐次逼近控制器(103)的第二反馈端；
所述第三开关管(M3)与所述第五开关管(M5)依次串接于所述第十三开关管(M13)与所述第十五开关管(M15)串接形成的节点及所述接地端(GND)之间；
所述第四开关管(M4)串接于所述第十四开关管(M14)与所述第十六开关管(M16)串接形成的节点及所述第三开关管(M3)与所述第五开关管(M5)串接形成的节点之间；
所述第十八开关管(M18)与所述第十九开关管(M19)依次串接于所述电源端(VDD)及所述接地端(GND)之间，所述第十八开关管(M18)的控制端与所述第十九开关管(M19)的控制端均电连接至所述第十四开关管(M14)与所述第十六开关管(M16)串接形成的节点处；
所述第二十开关管(M20)串接于所述第十八开关管(M18)与所述第十九开关管(M19)串接形成的节点及所述接地端(GND)之间，其控制端电连接所述逐次逼近控制器(103)的第二反馈端；
所述第二十一开关管(M21)与所述第二十二开关管(M22)依次串接于所述电源端(VDD)及所述接地端(GND)之间，所述第二十一开关管(M21)的控制端与所述第二十二开关管(M22)的控制端均电连接至所述第十八开关管(M18)与所述第十九开关管(M19)串接形成的节点处；
所述第三开关管(M3)的控制端作为所述比较器(102)的正相输入端(+)，电连接所述第一电容阵列(1011)的9个电容的上极板；所述第四开关管(M4)的控制端作为所述比较器(102)的反相输入端-，电连接所述第二电容阵列(1012)的9个电容的上极板；
所述第二十一开关管(M21)与所述第二十二开关管(M22)串接形成的节点作为所述比较器(102)的第一输出端(Vop)、所述第六开关管(M6)与所述第七开关管(M7)串接形成的节点作为所述比较器(102)的第二输出端(Von)均电连接至所述逐次逼近控制器(103)的输入端。
8.根据权利要求7所述的模数转换器(10)，其特征在于，所述第一开关管(M1)、所述第六开关管(M6)、所述第九开关管(M9)、所述第十一开关管(M11)、所述第十二开关管(M12)、所述第十三开关管(M13)、所述第十四开关管(M14)、所述第十八开关管(M18)及所述第二十一开关管(M21)均为N沟道MOS管；
所述第二开关管(M2)、所述第三开关管(M3)、所述第四开关管(M4)、所述第五开关管(M5)、所述第七开关管(M7)、所述第八开关管(M8)、所述第十开关管(M10)、所述第十五开关管(M15)、所述第十六开关管(M16)、所述第十七开关管(M17)、所述第十九开关管(M19)及所述第二十二开关管(M22)均为P沟道MOS管。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108599769B (zh) * 2018-03-28 2021-03-30 西安电子科技大学 一种逐次逼近型模数转换器
CN109474278B (zh) * 2018-09-19 2020-09-08 西安电子科技大学 基于电荷再分配的超低功耗逐次逼近型模数转换器
CN113315519B (zh) * 2021-06-10 2024-04-02 裕太微电子股份有限公司 一种逐次比较型模数转换器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151475B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Minimized differential SAR-type column-wide ADC for CMOS image sensors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104113341A (zh) * 2014-07-16 2014-10-22 西安电子科技大学 一种12位中等速率逐次逼近型模数转换器
CN104124972A (zh) * 2014-08-08 2014-10-29 西安电子科技大学 基于电荷再分配的 10 位超低功耗逐次逼近型模数转换器
CN104283563A (zh) * 2014-10-20 2015-01-14 电子科技大学 一种用于单调开关方式的逐次逼近型模数转换器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A 6-to-10-Bit 0.5 V-to-0.9 V Reconfigurable 2 MS/s Power Scalable SAR ADC in 0.18 um CMOS;Zhangming Zhu 等;《IEEE Transactions on Circuits and Systems I: Regular Papers》;20141224;第62卷(第3期);第689-696页 *

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