CN108599769B - 一种逐次逼近型模数转换器 - Google Patents

Abstract

本发明涉及一种逐次逼近型模数转换器。该模数转换器包括：采样保持电路、比较器、逻辑控制器和输出锁存器，其中，所述采样保持电路连接至所述比较器，所述比较器连接至所述逻辑控制器，所述逻辑控制器分别连接至所述采样保持电路和所述输出锁存器。本发明设计的逐次逼近型模数转换器在逐次逼近的过程中，当比较器的输入电压差较大时可采用精度较低的比较器，当比较器的输入电压差较小时可采用精度较高的比较器。相较于传统比较器，该逐次逼近型模数转换器的比较器能根据每次比较时输入信号的差值而自动调节增益可调放大器的增益，在不影响精度的情况下降低了整体功耗，并保持逐次逼近型模数转换器的高比较速度。

Description

一种逐次逼近型模数转换器

技术领域

本发明涉及集成电路技术领域，特别是涉及一种逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC)的转换速度和精度适中，面积小，功耗、成本低，并且能够适应多种模拟输入方式(单级、双级、差分)，在开关、多通路应用中能保证零数据延迟，因此具有较宽的应用范围，如：便携式/电池供电仪表、笔输入量化器、工业控制和数据/信号采集器等。

逐次逼近型模数转换器不需要诸如运算放大器等的线性增益模块，使得逐次逼近型模数转换器能够较好地适应特征尺寸的减小和电源电压降低的工艺演化趋势。随着制备工艺的进步，逐次逼近型模数转换器所能达到的转换速率也增加到数百兆，从而可以和流水线型模数转换器相媲美，并且逐次逼近型模数转换器有着更高的功耗利用率。

逐次逼近型模数转换器的比较器在比较过程中所消耗的能耗是其能耗的重要来源。而对于传统的逐次逼近型模数转换器，其放大器的增益是固定，由于放大器增益不能根据输入信号的变化而改变，导致逐次逼近型模数转换器浪费太多不必要的能耗。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种逐次逼近型模数转换器。

具体地，本发明一个实施例提出的一种逐次逼近型模数转换器，包括：采样保持电路11、比较器12、逻辑控制器13和输出锁存器14，其中，所述采样保持电路11连接至所述比较器12，所述比较器12连接至所述逻辑控制器13，所述逻辑控制器13分别连接至所述采样保持电路11和所述输出锁存器14。

在本发明的一个实施例中，所述采样保持电路11包括第一差分电容阵列C1和第二差分电容阵列C2，所述比较器12包括控制信号产生电路121、增益可调放大器122和可再生锁存器123；

所述第一差分电容阵列C1的第一输入端Vi1与所述第二差分电容阵列C2的第一输入端Vi2分别连接至正输入电压端Vip与负输入电压端Vin；

所述第一差分电容阵列C1的输出端Vout1分别连接至所述控制信号产生电路121的第一输入端Vi5和增益可调放大器122的正输入端Vip1；

所述第二差分电容阵列C2的输出端Vout2分别连接至所述控制信号产生电路121的第二输入端Vi6和增益可调放大器122的负输入端Vin1；

所述控制信号产生电路121的输出端Vout3连接至所述增益可调放大器122的控制信号输入端Vctrl；

所述增益可调放大器122的负输出端Voutn1和正输出端Voutp1分别连接至所述可再生锁存器123的第一输入端Vi7和第二输入端Vi8；

所述可再生锁存器123的第一输出端Vout4和第二输出端Vout5分别连接至所述逻辑控制器13的第一输入端Vi9和第二输入端Vi10；

所述逻辑控制器13的第一输出端Vout6和第二输出端Vout7分别连接至所述第一差分电容阵列C1的第三输入端Vi3和所述第二差分电容阵列C2的第四输入端Vi4，所述逻辑控制器13的第三输出端Vout8连接至所述输出锁存器14的输入端Vi11。

在本发明的一个实施例中，所述采样保持电路11还包括所述第一采样开关K1和所述第二采样开关K2，其中，所述第一采样开关K1串接于所述第一差分电容阵列C1的第一输入端Vi1与正输入电压端Vip之间，所述第二采样开关K2串接于所述第二差分电容阵列C2的第一输入端Vi2与负输入电压端Vin之间。

在本发明的一个实施例中，所述控制信号产生电路(121)包括：电源端VDD、接地端GND、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第一电流源I1，其中，

所述第一晶体管M1、所述第三晶体管M3和所述第一电流源I1依次串接于所述电源端VDD与所述接地端GND之间，所述第二晶体管M2和所述第四晶体管M4依次串接于所述电源端VDD与所述第一电流源I1之间，所述控制信号产生电路121的输出端Vout3连接至所述第二晶体管M2和所述第四晶体管M4串接形成的节点处；

所述第一晶体管M1的控制端连接至所述第二晶体管M2和所述第三晶体管M3串接形成的节点处，所述第三晶体管M3的控制端连接至所述第一差分电容阵列C1的输出端Vout1，所述第四晶体管M4的控制端连接至所述第二差分电容阵列C2的输出端Vout2。

在本发明的一个实施例中，所述增益可调放大器122包括控制电路1221、增益可调放大器电路1222和共模反馈电路1223，其中，

所述控制电路1221的控制信号输入端Vctrl连接至所述控制信号产生电路121的输出端Vout3，所述控制电路1221的第一输出端Vc1和第二输出端Vc2分别连接至所述增益可调放大器电路1222的第一输入端Vi12和第二输入端Vi13，所述增益可调放大器电路1222的负输出端Voutn1分别连接至所述可再生锁存器123的第一输入端Vi7和所述共模反馈电路1223第一输入端Vi14，所述增益可调放大器电路1222的正输出端Voutp1分别连接至所述可再生锁存器123的第二输入端Vi8和所述共模反馈电路1223第二输入端Vi15。

在本发明的一个实施例中，所述控制电路1221包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第二电流源I2和第三电流源I3，其中，

所述第五晶体管M5和所述第九晶体管M9依次串接于所述电源端VDD与所述接地端GND之间，所述第六晶体管M6和所述第八晶体管M8依次串接于所述电源端VDD与所述接地端GND之间，所述第七晶体管M7和所述第十晶体管M10依次串接于所述电源端VDD与所述接地端GND之间，所述第二电流源I2串接于所述电源端VDD与所述第五晶体管M5和第九晶体管M9串接形成的节点处之间，所述第三电流源I3串接于所述第六晶体管M6和第八晶体管M8串接形成的节点处与所述接地端GND之间；

所述第五晶体管M5的控制端和所述第八晶体管M8的控制端均连接至所述控制电路1221的控制信号输入端Vctrl，所述第六晶体管M6的控制端连接至所述第七晶体管M7的控制端和所述第八晶体管M8串接形成的节点处，所述第九晶体管M9的控制端连接至所述第五晶体管M5和所述第九晶体管M9串接形成的节点处，所述第十晶体管M10的控制端连接至所述第七晶体管M7和所述第十晶体管M10串接形成的节点处，所述控制电路1221的第一输出端Vc1连接至所述第五晶体管M5和所述第九晶体管M9串接形成的节点处，所述控制电路1221的第二输出端Vc2连接至所述第七晶体管M7和所述第十晶体管M10串接形成的节点处。

在本发明的一个实施例中，所述增益可调放大器电路1222包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18，其中，

所述第十一晶体管M11、所述第十三晶体管M13和所述第十七晶体管M17依次串接于所述电源端VDD与所述接地端GND之间，所述第十二晶体管M12、所述第十五晶体管M15和所述第十八晶体管M18依次串接于所述电源端VDD与所述接地端GND之间，所述第十四晶体管M14串接于所述第十一晶体管M11和所述第十三晶体管M13串接形成的节点处与所述第十五晶体管M15和所述第十八晶体管M18串接形成的节点处之间，所述第十六晶体管M16串接于所述第十二晶体管M12和所述第十五晶体管M15串接形成的节点处与所述第十三晶体管M13和所述第十七晶体管M17串接形成的节点处之间；

所述第十一晶体管M11的控制端连接至所述第十二晶体管M12的控制端，所述第十三晶体管M13的控制端连接至所述增益可调放大器电路1222的正输入端Vip1，所述第十四晶体管M14的控制端连接至所述第十一晶体管M11和所述第十三晶体管M13串接形成的节点处，所述第十五晶体管M15的控制端连接至所述第十二晶体管M12和所述第十六晶体管M16串接形成的节点处，所述第十六晶体管M16的控制端连接至所述增益可调放大器电路1222的负输入端Vin1，所述第十七晶体管M17的控制端连接至所述增益可调放大器电路1222的第一输入端Vi12，所述第十八晶体管M18的控制端连接至所述增益可调放大器电路1222的第二输入端Vi13，所述增益可调放大器电路1222的正输出端Voutp1连接至所述第十一晶体管M11和所述第十三晶体管M13串接形成的节点处，所述增益可调放大器电路1222的负输出端Voutn1连接至所述第十二晶体管M12和所述第十六晶体管M16串接形成的节点处。

在本发明的一个实施例中，所述共模反馈电路1223包括第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第一电容Cp1、第四电流源I4和第五电流源I5，其中，

所述第十九晶体管M19、所述第二十二晶体管M22和所述第四电流源I4依次串接于所述电源端VDD与所述接地端GND之间，所述第二十晶体管M20、所述第二十四晶体管M24和所述第五电流源I5依次串接于所述电源端VDD与所述接地端GND之间，所述第二十一晶体管M21串接于所述第二十晶体管M20和所述第二十四晶体管M24串接形成的节点处与所述第四电流源I4之间，所述第二十三晶体管M23串接于所述第十九晶体管M19和所述第二十二晶体管M22串接形成的节点处与所述第五电流源I5之间，所述第一电容Cp1串接于所述第十一晶体管M11的控制端和所述第十九晶体管M19串接形成的节点处与所述接地端GND之间；

所述第十九晶体管M19的控制端连接至所述第二十晶体管M20和所述第二十四晶体管M24串接形成的节点处，所述第二十一晶体管M21的控制端连接至所述共模反馈电路1223第一输入端Vi14，所述第二十二晶体管M22的控制端连接至所述第二十三晶体管M23的控制端和参考电压Vref串接形成的节点处，所述第二十四晶体管M24的控制端连接至所述共模反馈电路1223第二输入端Vi15。

在本发明的一个实施例中，所述可再生锁存器123包括第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30、第三十一晶体管M31、第三十二晶体管M32、第三十三晶体管M33、第二电容Cp2、第三电容Cp3和时钟信号CLK，其中，

所述第二十五晶体管M25、所述第二十九晶体管M29、所述第三十一晶体管M31和所述第三十三晶体管M33依次串接于所述电源端VDD与所述接地端GND之间，所述第二十七晶体管M27、所述第三十晶体管M30和第三十二晶体管M32依次串接于所述电源端VDD与所述第三十三晶体管M33之间，所述第二十六晶体管M26串接于所述电源端VDD与所述第二十五晶体管M25和所述第二十九晶体管M29串接形成的节点处之间，所述第二十八晶体管M28串接于所述电源端VDD与所述第二十七晶体管M27和所述第三十晶体管M30串接形成的节点处之间，所述第二电容Cp2串接于所述第二十五晶体管M25和所述第二十九晶体管M29串接形成的节点处与所述接地端GND之间，所述第三电容Cp3串接于所述第二十七晶体管M27和所述第三十晶体管M30串接形成的节点处与所述接地端GND之间；

所述第二十五晶体管M25、所述第二十八晶体管M28和所述第三十三晶体管M33的控制端均连接至所述时钟信号CLK，所述第二十六晶体管M26的控制端连接至所述第二十九晶体管M29的控制端，所述第二十七晶体管M27的控制端连接至所述第三十晶体管M30的控制端，所述第三十一晶体管M31的控制端连接至所述可再生锁存器123的第一输入端Vi7，所述第三十二晶体管M32的控制端连接至所述可再生锁存器123的第二输入端Vi8，所述可再生锁存器123的第一输出端Vout4串接形成的节点处连接至所述第二十七晶体管M27和所述第三十晶体管M30串接形成的节点处，所述可再生锁存器123的第二输出端Vout5连接至所述第二十六晶体管M26和所述第二十九晶体管M29串接形成的节点处。

在本发明的一个实施例中，所述第二十五晶体管M25、所述第二十六晶体管M26、所述第二十七晶体管M27及所述第二十八晶体管M28是PMOS管，所述第二十九晶体管M29、所述第三十晶体管M30、所述第三十一晶体管M31、所述第三十二晶体管M32及所述第三十三晶体管M33是NMOS管。

本发明实施例，具备如下优点：

本发明设计的逐次逼近型模数转换器在逐次逼近的过程中，当比较器的输入电压差较大时可采用精度较低的比较器，当比较器的输入电压差较小时可采用精度较高的比较器。相较于传统比较器，该逐次逼近型模数转换器的比较器能根据每次比较时输入信号的差值而自动调节增益可调放大器的增益，在不影响精度的情况下降低了整体功耗，并保持逐次逼近型模数转换器的高比较速度。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种逐次逼近型模数转换器的电路结构示意图；

图2为本发明实施例提供的另一种逐次逼近型模数转换器的电路结构示意图；

图3为本发明实施例提供的一种控制信号产生电路的电路结构示意图；

图4为本发明实施例提供的一种控制电路的电路结构示意图；

图5为本发明实施例提供的一种增益可调放大器电路和共模反馈电路的电路结构示意图；

图6为本发明实施例提供的一种可再生锁存器的电路结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图1，图1为本发明实施例提供的一种逐次逼近型模数转换器的电路结构示意图。

该逐次逼近型模数转换器包括：采样保持电路11、比较器12、逻辑控制器13和输出锁存器14，其中，所述采样保持电路11连接至所述比较器12，所述比较器12连接至所述逻辑控制器13，所述逻辑控制器13分别连接至所述采样保持电路11和所述输出锁存器14。

所述采样保持电路11包括第一差分电容阵列C1和第二差分电容阵列C2，所述比较器12包括控制信号产生电路121、增益可调放大器122和可再生锁存器123，其中，第一差分电容阵列C1的输出端分别连接至控制信号产生电路121、增益可调放大器122的输入端，第二差分电容阵列C2的输出端分别连接至控制信号产生电路121、增益可调放大器122的输入端，控制信号产生电路121的输入端连接至增益可调放大器122的输入端，增益可调放大器122的输出端连接至可再生锁存器123，可再生锁存器123的输出端连接至逻辑控制器13，逻辑控制器13的输出端分别连接至第一差分电容阵列C1和第二差分电容阵列C2的输入端，逻辑控制器13的输出端还连接至输出锁存器14。

为了更好的对本发明的逐次逼近型模数转换器进行说明，请参见图2，图2为本发明实施例提供的另一种逐次逼近型模数转换器的电路结构示意图。

第一差分电容阵列C1的第一输入端Vi1与第二差分电容阵列C2的第一输入端Vi2分别连接至正输入电压端Vip与负输入电压端Vin；第一差分电容阵列C1的输出端Vout1分别连接至控制信号产生电路121的第一输入端Vi5和增益可调放大器122的正输入端Vip1；第二差分电容阵列C2的输出端Vout2分别连接至控制信号产生电路121的第二输入端Vi6和增益可调放大器122的负输入端Vin1；控制信号产生电路121的输出端Vout3连接至增益可调放大器122的控制信号输入端Vctrl；增益可调放大器122的负输出端Voutn1和正输出端Voutp1分别连接至可再生锁存器123的第一输入端Vi7和第二输入端Vi8；可再生锁存器123的第一输出端Vout4和第二输出端Vout5分别连接至逻辑控制器13的第一输入端Vi9和第二输入端Vi10；逻辑控制器13的第一输出端Vout6、第二输出端Vout7和第三输出端Vout8分别连接至第一差分电容阵列C1的第二输入端Vi3、第二差分电容阵列C2的第二输入端Vi4和输出锁存器14的输入端Vi11。

比较器12用于比较第一差分电容阵列C1和第二差分电容阵列C2产生的信号，比较结果由比较器12输出端输出，比较器12的输出端与逻辑控制器13的输入端连接，逻辑控制器13的输出端用于输出数字信号。

本发明设计的逐次逼近型模数转换器在逐次逼近的过程中，当比较器的输入电压差较大时可采用精度较低的比较器，当比较器的输入电压差较小时可采用精度较高的比较器。相较于传统比较器，该逐次逼近型模数转换器的比较器能根据每次比较时输入信号的差值而自动调节增益可调放大器的增益，在不影响精度的情况下降低了整体功耗，并保持逐次逼近型模数转换器的高比较速度。

实施例二

请再次参见图2，并同时参见图3～图6，图3为本发明实施例提供的一种控制信号产生电路的电路结构示意图，图4为本发明实施例提供的一种控制电路的电路结构示意图，图5为本发明实施例提供的一种增益可调放大器电路和共模反馈电路的电路结构示意图，图6为本发明实施例提供的一种可再生锁存器的电路结构示意图。本实施例在上述实施例的基础上对本发明的逐次逼近型模数转换器的电路结构进行详细描述。具体如下：

如图2所示，本发明实施例提供的逐次逼近型模数转换器包括采样保持电路11、比较器12、逻辑控制器13和输出锁存器14，其中，采样保持电路11包括第一差分电容阵列C1和第二差分电容阵列C2，比较器12包括控制信号产生电路121、增益可调放大器122和可再生锁存器123。

具体的电路连接关系如下：

第一差分电容阵列C1电容阵列下极板的第一输入端(Vi1)连接至正输入电压端Vip，第一差分电容阵列C1电容阵列上极板的第二输入端(Vi3)连接至逻辑控制器13的第一输出端Vout6，第一差分电容阵列C1电容阵列下极板的输出端Vout1分别连接至控制信号产生电路121的第一输入端Vi5和增益可调放大器电路1222的正输入端Vip1；第二差分电容阵列C2电容阵列下极板的第一输入端(Vi2)连接至负输入电压端Vin，第二差分电容阵列C2电容阵列上极板的第二输入端(Vi4)连接至逻辑控制器13的第二输出端Vout7，第二差分电容阵列C2电容阵列下极板的输出端Vout2分别连接至控制信号产生电路121的第二输入端Vi6和增益可调放大器电路1222的负输入端Vin1；

第一采样开关K1串接于第一差分电容阵列C1的第一输入端Vi1与正输入电压端Vip之间，所述第二采样开关K2串接于第二差分电容阵列C2的第一输入端Vi2与负输入电压端Vin之间；

如图3所示，控制信号产生电路121包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第一电流源I1，第一晶体管M1和第二晶体管M2是PMOS管，第三晶体管M3和第四晶体管M4是NMOS管，其中，

第一晶体管M1的栅极连接至第一晶体管M1的漏极、第二晶体管M2的栅极和第三晶体管M3的源极连接形成的节点处，第一晶体管M1的源极连接至电源端VDD；

第二晶体管M2的源极连接至电源端VDD，第二晶体管M2的漏极连接至控制信号产生电路121的输出端Vout3和第四晶体管M4的漏极连接形成的节点处；

第三晶体管M3的栅极连接至第一差分电容阵列C1的输出端Vout1和增益可调放大器电路1222的正输入端Vip1，第三晶体管M3的源极连接至第四晶体管M4的源极和第一电流源I1之间；

第四晶体管M4的栅极连接至第二差分电容阵列C1的输出端Vout2和增益可调放大器电路1222的负输入端Vin1连接形成的节点处；

第一电流源I1串接于第三晶体管M3的源极和第四晶体管M4的源极串接形成的节点处与接地端GND之间。

控制信号产生电路121用于产生控制增益可调放大器122增益变化的信号。控制信号产生电路121的第一输入端Vi5和第二输入端Vi6分别与第一差分电容阵列C1的输出端Vout1和第二差分电容阵列C1的输出端Vout2连接，控制信号产生电路121的输出端Vout3与增益可调放大器122的控制信号输入端Vctrl连接，控制信号产生电路121是一种双端输入单端输出的差分放大电路，能够得到Vout1、Vout2的差值。

增益可调放大器122包括控制电路1221、增益可调放大器电路1222和共模反馈电路1223，其中，控制电路1221的控制信号输入端Vctrl连接至第二晶体管M2和第四晶体管M4串接形成的节点处，控制电路1221的第一输出端Vc1和第二输出端Vc2分别连接至增益可调放大器电路1222的第一输入端Vi12和第二输入端Vi13，增益可调放大器电路1222的负输出端Voutn1分别连接至可再生锁存器123的第一输入端Vi7和共模反馈电路1223第一输入端Vi14，增益可调放大器电路1222的正输出端Voutp1分别连接至可再生锁存器123的第二输入端Vi8和共模反馈电路1223第二输入端Vi15。

如图4所示，控制电路1221包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第二电流源I2和第三电流源I3，第五晶体管M5、第六晶体管M6和第七晶体管M7是PMOS管，第八晶体管M8、第九晶体管M9和第十晶体管M10是NMOS管，其中，

第五晶体管M5的栅极连接至控制电路1221的控制信号输入端Vctrl和第八晶体管M8的栅极，第五晶体管M5的源极连接至电源端VDD，漏极连接至第九晶体管M9的漏极、第九晶体管M9的栅极和控制电路1221的第一输出端Vc1连接形成的节点处；

第六晶体管M6的栅极连接至第六晶体管M6的漏极、第七晶体管M7的栅极和第八晶体管M8的漏极连接形成的节点处，第六晶体管M6的源极连接至电源端VDD；

第七晶体管M7的源极连接至电源端VDD，第七晶体管M7的漏极连接至第十晶体管M10的栅极、第十晶体管M10的漏极和控制电路1221的第二输出端Vc2连接形成的节点处；

第八晶体管M8、第九晶体管M9和第十晶体管M10的源极均连接至接地端GND；

第二电流源I2串接于电源端VDD与第五晶体管M5的漏极和第九晶体管M9的漏极连接形成的节点处之间；

第三电流源I3串接于第六晶体管M6的漏极和第八晶体管M8的漏极连接形成的节点处之间；

其中，第二电流源I2的电流大小与第三电流源I3的电流大小相等。

控制电路1221产生的电流Ic1和Ic2通过电流镜复制到增益可调放大器电路1222中，Ic2/Ic1≈e^2ax，其中，a＝1//(VDD-|VTH|)，VTH为晶体管的阈值电压，x是控制信号。

如图5所示，增益可调放大器电路1222包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17和第十八晶体管M18，共模反馈电路1223包括第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第一电容Cp1、第四电流源I4和第五电流源I5，第十一晶体管M11、第十二晶体管M12、第十九晶体管M19和第二十晶体管M20是PMOS管，第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24是NMOS管，其中，

第十一晶体管M11的栅极连接至第十二晶体管M12的栅极、第十九晶体管M19的漏极、第二十二晶体管M22的漏极和第二十三晶体管M23的漏极连接形成的节点处，第十一晶体管M11的源极连接至电源端VDD，第十一晶体管M11的漏极连接至第十三晶体管M13、第十四晶体管M14的漏极、第十四晶体管M14的栅极和增益可调放大器电路1222的正输出端Voutp1连接形成的节点处；

第十二晶体管M12的源极连接至电源端VDD，第十二晶体管M12的漏极连接至增益可调放大器电路1222的负输出端Voutn1、第十五晶体管M15的栅极、第十五晶体管M15的漏极和第十六晶体管M16的漏极连接形成的节点处；

第十三晶体管M13的栅极连接至增益可调放大器电路1222的正输入端Vip1，第十三晶体管M13的源极连接至第十六晶体管M16的源极和第十七晶体管M17的漏极连接形成的节点处；

第十四晶体管M14的源极连接至第十五晶体管M15的源极和第十八晶体管M18的漏极连接形成的节点处；

第十六晶体管M16的栅极连接至增益可调放大器电路1222的负输入端Vin1；

第十七晶体管M17的栅极连接至增益可调放大器电路1222的第一输入端Vi12，第十七晶体管M17的源极连接至接地端GND；

第十八晶体管M18的栅极连接至增益可调放大器电路1222的第二输入端Vi13，第十八晶体管M18的源极连接至接地端GND；

第十九晶体管M19的栅极连接至第二十一晶体管M21的漏极、第二十四晶体管M24的漏极、第二十晶体管M20的栅极和第二十晶体管M20的漏极连接形成的节点处，第十九晶体管M19的源极连接至电源端VDD；

第二十晶体管M20的源极连接至电源端VDD；

第二十一晶体管M21的栅极连接至共模反馈电路1223第一输入端Vi14，第二十一晶体管M21的源极连接至第二十二晶体管M22的源极和第四电流源I4连接形成的节点处；

第二十二晶体管M22的栅极连接至第二十三晶体管M23的栅极和参考电压Vref连接形成的节点处；

第二十三晶体管M23的源极连接至第二十四晶体管M24的源极和第五电流源I5连接形成的节点处；

第二十四晶体管M24的栅极连接至共模反馈电路1223第二输入端Vi15；

第一电容Cp1串接于第十一晶体管M11的栅极、第十二晶体管M12的栅极、第十九晶体管M19的漏极、第二十二晶体管M22的漏极和第二十三晶体管M23的漏极连接形成的节点处与接地端GND之间；

第四电流源I4串接于第二十一晶体管M21的源极和第二十二晶体管M22的源极连接形成的节点处与接地端GND之间；

第五电流源I5串接于第二十三晶体管M23的源极和第二十四晶体管M24的源极连接形成的节点处与接地端GND之间。

增益可调放大器电路1222的增益Av＝k*e^-ax，其中，k是常数，x是控制信号，增益可调放大器电路1222的增益Av随着控制信号的增加而减小，随着控制信号的减小而增加。

共模反馈电路1223能够使输出电平的共模点稳定。

如图6所示，可再生锁存器123包括第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30、第三十一晶体管M31、第三十二晶体管M32、第三十三晶体管M33、第二电容Cp2、第三电容Cp3和时钟信号CLK，第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27和第二十八晶体管M28是PMOS管，第二十九晶体管M29、第三十晶体管M30、第三十一晶体管M31、第三十二晶体管M32、第三十三晶体管M33是NMOS管，其中，

第二十五晶体管M25的栅极连接至时钟信号CLK，第二十五晶体管M25的源极连接至电源端VDD，漏极连接至第二十六晶体管M26、第二十九晶体管M29、第二十七晶体管M27的栅极、第三十晶体管M30的栅极、第二电容Cp2和可再生锁存器123的第一输出端Vout4连接形成的节点处；

第二十六晶体管M26的栅极连接至第二十七晶体管M27的漏极、第二十八晶体管M28的漏极、第二十九晶体管M29的栅极和可再生锁存器123的第二输出端Vout5连接形成的节点处，第二十六晶体管M26的源极连接至电源端VDD；

第二十七晶体管M27的源极连接至电源端VDD；

第二十八晶体管M28的栅极连接至时钟信号CLK，第二十八晶体管M28的源极连接至电源端VDD；

第二十九晶体管M29的源极连接至第三十一晶体管M31的漏极；

第三十晶体管M30的源极连接至第三十二晶体管M32的漏极；

第三十一晶体管M31的栅极连接至可再生锁存器123的第一输入端Vi7，第三十一晶体管M31的源极连接至第三十二晶体管M32的源极和第三十三晶体管M33的漏极连接形成的节点处；

第三十二晶体管M32的栅极连接至可再生锁存器123的第二输入端Vi8；

第三十三晶体管M33的栅极连接至时钟信号CLK，第三十三晶体管M33的源极接地端GND；

第二电容Cp2串接于第二十五晶体管M25的漏极和第二十六晶体管M26的漏极连接形成的节点处与接地端GND之间；

第三电容Cp3串接于第二十七晶体管M27的漏极和第二十八晶体管M28的漏极连接形成的节点处与接地端GND之间；

可再生锁存器123能快速比较两个输入信号的大小并能够将两个输入信号放大到数字电路能够识别的大小。

由控制信号产生电路121、增益可调放大器122和可再生锁存器123组成的比较器12的增益可调。当比较器12的输入电压差值较大时，由控制信号产生电路121产生较大的控制信号控制增益可调放大器122产生较低的增益，当比较器12的输入电压差值较小时，由控制信号产生电路121产生较小的控制信号控制增益可调放大器122产生较高的增益。相较于传统的比较器，本发明的逐次逼近型模数转换器的比较器能根据每次比较时输入信号的差值而自动调节增益可调放大器122的增益。

本发明的比较器改进了传统比较器的结构，相对于传统的比较器实现了根据输入信号来自动调节精度的方式，并且提高了比较器的比较速度，同时进一步降低了逐次逼近型数模转换器的功耗。

综上所述，本文中应用了具体个例对本发明实施例提供的一种逐次逼近型模数转换器的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (8)

1.一种逐次逼近型模数转换器，其特征在于，包括：采样保持电路(11)、比较器(12)、逻辑控制器(13)和输出锁存器(14)，其中，所述采样保持电路(11)连接至所述比较器(12)，所述比较器(12)连接至所述逻辑控制器(13)，所述逻辑控制器(13)分别连接至所述采样保持电路(11)和所述输出锁存器(14)；

所述采样保持电路(11)包括第一差分电容阵列(C1)和第二差分电容阵列(C2)，所述比较器(12)包括控制信号产生电路(121)、增益可调放大器(122)和可再生锁存器(123)；

所述第一差分电容阵列(C1)的第一输入端(Vi1)与所述第二差分电容阵列(C2)的第一输入端(Vi2)分别连接至正输入电压端(Vip)与负输入电压端(Vin)；

所述第一差分电容阵列(C1)的输出端(Vout1)分别连接至所述控制信号产生电路(121)的第一输入端(Vi5)和增益可调放大器(122)的正输入端(Vip1)；

所述第二差分电容阵列(C2)的输出端(Vout2)分别连接至所述控制信号产生电路(121)的第二输入端(Vi6)和所述增益可调放大器(122)的负输入端(Vin1)；

所述控制信号产生电路(121)的输出端(Vout3)连接至所述增益可调放大器(122)的控制信号输入端(Vctrl)；

所述增益可调放大器(122)的负输出端(Voutn1)和正输出端(Voutp1)分别连接至所述可再生锁存器(123)的第一输入端(Vi7)和第二输入端(Vi8)；

所述可再生锁存器(123)的第一输出端(Vout4)和第二输出端(Vout5)分别连接至所述逻辑控制器(13)的第一输入端(Vi9)和第二输入端(Vi10)；

所述逻辑控制器(13)的第一输出端(Vout6)和第二输出端(Vout7)分别连接至所述第一差分电容阵列(C1)的第三输入端(Vi3)和所述第二差分电容阵列(C2)的第四输入端(Vi4)，所述逻辑控制器(13)的第三输出端(Vout8)连接至所述输出锁存器(14)的输入端(Vi11)；

所述可再生锁存器(123)包括第二十五晶体管(M25)、第二十六晶体管(M26)、第二十七晶体管(M27)、第二十八晶体管(M28)、第二十九晶体管(M29)、第三十晶体管(M30)、第三十一晶体管(M31)、第三十二晶体管(M32)、第三十三晶体管(M33)、第二电容(Cp2)、第三电容(Cp3)和时钟信号(CLK)，其中，

所述第二十五晶体管(M25)、所述第二十九晶体管(M29)、所述第三十一晶体管(M31)和所述第三十三晶体管(M33)依次串接于电源端(VDD)与接地端(GND)之间，所述第二十七晶体管(M27)、所述第三十晶体管(M30)和第三十二晶体管(M32)依次串接于所述电源端(VDD)与所述第三十三晶体管(M33)之间，所述第二十六晶体管(M26)串接于所述电源端(VDD)与所述第二十五晶体管(M25)和所述第二十九晶体管(M29)串接形成的节点处之间，所述第二十八晶体管(M28)串接于所述电源端(VDD)与所述第二十七晶体管(M27)和所述第三十晶体管(M30)串接形成的节点处之间，所述第二电容(Cp2)串接于所述第二十五晶体管(M25)和所述第二十九晶体管(M29)串接形成的节点处与所述接地端(GND)之间，所述第三电容(Cp3)串接于所述第二十七晶体管(M27)和所述第三十晶体管(M30)串接形成的节点处与所述接地端(GND)之间；

所述第二十五晶体管(M25)、所述第二十八晶体管(M28)和所述第三十三晶体管(M33)的控制端均连接至所述时钟信号(CLK)，所述第二十六晶体管(M26)的控制端连接至所述第二十九晶体管(M29)的控制端，所述第二十七晶体管(M27)的控制端连接至所述第三十晶体管(M30)的控制端，所述第三十一晶体管(M31)的控制端连接至所述可再生锁存器(123)的第一输入端(Vi7)，所述第三十二晶体管(M32)的控制端连接至所述可再生锁存器(123)的第二输入端(Vi8)，所述可再生锁存器(123)的第一输出端(Vout4)串接形成的节点处连接至所述第二十七晶体管(M27)和所述第三十晶体管(M30)串接形成的节点处，所述可再生锁存器(123)的第二输出端(Vout5)连接至所述第二十六晶体管(M26)和所述第二十九晶体管(M29)串接形成的节点处。

2.根据权利要求1所述的模数转换器，其特征在于，所述采样保持电路(11)还包括第一采样开关(K1)和述第二采样开关(K2)，其中，所述第一采样开关(K1)串接于所述第一差分电容阵列(C1)的第一输入端(Vi1)与正输入电压端(Vip)之间，所述第二采样开关(K2)串接于所述第二差分电容阵列(C2)的第一输入端(Vi2)与负输入电压端(Vin)之间。

3.根据权利要求1所述的模数转换器，其特征在于，所述控制信号产生电路(121)包括：第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)和第一电流源(I1)，其中，

所述第一晶体管(M1)、所述第三晶体管(M3)和所述第一电流源(I1)依次串接于电源端(VDD)与接地端(GND)之间，所述第二晶体管(M2)和所述第四晶体管(M4)依次串接于所述电源端(VDD)与所述第一电流源(I1)之间，所述控制信号产生电路(121)的输出端(Vout3)连接至所述第二晶体管(M2)和所述第四晶体管(M4)串接形成的节点处；

所述第一晶体管(M1)的控制端连接至所述第二晶体管(M2)和所述第三晶体管(M3)串接形成的节点处，所述第三晶体管(M3)的控制端连接至所述第一差分电容阵列(C1)的输出端(Vout1)，所述第四晶体管(M4)的控制端连接至所述第二差分电容阵列(C2)的输出端(Vout2)。

4.根据权利要求3所述的模数转换器，其特征在于，所述增益可调放大器(122)包括控制电路(1221)、增益可调放大器电路(1222)和共模反馈电路(1223)，其中，

所述控制电路(1221)的控制信号输入端(Vctrl)连接至所述控制信号产生电路(121)的输出端(Vout3)，所述控制电路(1221)的第一输出端(Vc1)和第二输出端(Vc2)分别连接至所述增益可调放大器电路(1222)的第一输入端(Vi12)和第二输入端(Vi13)，所述增益可调放大器电路(1222)的负输出端(Voutn1)分别连接至所述可再生锁存器(123)的第一输入端(Vi7)和所述共模反馈电路(1223)第一输入端(Vi14)，所述增益可调放大器电路(1222)的正输出端(Voutp1)分别连接至所述可再生锁存器(123)的第二输入端(Vi8)和所述共模反馈电路(1223)第二输入端(Vi15)。

5.根据权利要求4所述的模数转换器，其特征在于，所述控制电路(1221)包括第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第二电流源(I2)和第三电流源(I3)，其中，

所述第五晶体管(M5)和所述第九晶体管(M9)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第六晶体管(M6)和所述第八晶体管(M8)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第七晶体管(M7)和所述第十晶体管(M10)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第二电流源(I2)串接于所述电源端(VDD)与所述第五晶体管(M5)和第九晶体管(M9)串接形成的节点处之间，所述第三电流源(I3)串接于所述第六晶体管(M6)和第八晶体管(M8)串接形成的节点处与所述接地端(GND)之间；

所述第五晶体管(M5)的控制端和所述第八晶体管(M8)的控制端均连接至所述控制电路(1221)的控制信号输入端(Vctrl)，所述第六晶体管(M6)的控制端连接至所述第七晶体管(M7)的控制端和所述第八晶体管(M8)串接形成的节点处，所述第九晶体管(M9)的控制端连接至所述第五晶体管(M5)和所述第九晶体管(M9)串接形成的节点处，所述第十晶体管(M10)的控制端连接至所述第七晶体管(M7)和所述第十晶体管(M10)串接形成的节点处，所述控制电路(1221)的第一输出端(Vc1)连接至所述第五晶体管(M5)和所述第九晶体管(M9)串接形成的节点处，所述控制电路(1221)的第二输出端(Vc2)连接至所述第七晶体管(M7)和所述第十晶体管(M10)串接形成的节点处。

6.根据权利要求4所述的模数转换器，其特征在于，所述增益可调放大器电路(1222)包括第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)、第十五晶体管(M15)、第十六晶体管(M16)、第十七晶体管(M17)和第十八晶体管(M18)，其中，

所述第十一晶体管(M11)、所述第十三晶体管(M13)和所述第十七晶体管(M17)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第十二晶体管(M12)、所述第十五晶体管(M15)和所述第十八晶体管(M18)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第十四晶体管(M14)串接于所述第十一晶体管(M11)和所述第十三晶体管(M13)串接形成的节点处与所述第十五晶体管(M15)和所述第十八晶体管(M18)串接形成的节点处之间，所述第十六晶体管(M16)串接于所述第十二晶体管(M12)和所述第十五晶体管(M15)串接形成的节点处与所述第十三晶体管(M13)和所述第十七晶体管(M17)串接形成的节点处之间；

所述第十一晶体管(M11)的控制端连接至所述第十二晶体管(M12)的控制端，所述第十三晶体管(M13)的控制端连接至所述增益可调放大器电路(1222)的正输入端(Vip1)，所述第十四晶体管(M14)的控制端连接至所述第十一晶体管(M11)和所述第十三晶体管(M13)串接形成的节点处，所述第十五晶体管(M15)的控制端连接至所述第十二晶体管(M12)和所述第十六晶体管(M16)串接形成的节点处，所述第十六晶体管(M16)的控制端连接至所述增益可调放大器电路(1222)的负输入端(Vin1)，所述第十七晶体管(M17)的控制端连接至所述增益可调放大器电路(1222)的第一输入端(Vi12)，所述第十八晶体管(M18)的控制端连接至所述增益可调放大器电路(1222)的第二输入端(Vi13)，所述增益可调放大器电路(1222)的正输出端(Voutp1)连接至所述第十一晶体管(M11)和所述第十三晶体管(M13)串接形成的节点处，所述增益可调放大器电路(1222)的负输出端(Voutn1)连接至所述第十二晶体管(M12)和所述第十六晶体管(M16)串接形成的节点处。

7.根据权利要求4所述的模数转换器，其特征在于，所述共模反馈电路(1223)包括第十九晶体管(M19)、第二十晶体管(M20)、第二十一晶体管(M21)、第二十二晶体管(M22)、第二十三晶体管(M23)、第二十四晶体管(M24)、第一电容(Cp1)、第四电流源(I4)和第五电流源(I5)，其中，

所述第十九晶体管(M19)、所述第二十二晶体管(M22)和所述第四电流源(I4)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第二十晶体管(M20)、所述第二十四晶体管(M24)和所述第五电流源(I5)依次串接于所述电源端(VDD)与所述接地端(GND)之间，所述第二十一晶体管(M21)串接于所述第二十晶体管(M20)和所述第二十四晶体管(M24)串接形成的节点处与所述第四电流源(I4)之间，所述第二十三晶体管(M23)串接于所述第十九晶体管(M19)和所述第二十二晶体管(M22)串接形成的节点处与所述第五电流源(I5)之间，所述第一电容(Cp1)串接于第十一晶体管(M11)的控制端和所述第十九晶体管(M19)串接形成的节点处与所述接地端(GND)之间；

所述第十九晶体管(M19)的控制端连接至所述第二十晶体管(M20)和所述第二十四晶体管(M24)串接形成的节点处，所述第二十一晶体管(M21)的控制端连接至所述共模反馈电路(1223)第一输入端(Vi14)，所述第二十二晶体管(M22)的控制端连接至所述第二十三晶体管(M23)的控制端和参考电压(Vref)串接形成的节点处，所述第二十四晶体管(M24)的控制端连接至所述共模反馈电路(1223)第二输入端(Vi15)。

8.根据权利要求1所述的模数转换器，其特征在于，所述第二十五晶体管(M25)、所述第二十六晶体管(M26)、所述第二十七晶体管(M27)及所述第二十八晶体管(M28)是PMOS管，所述第二十九晶体管(M29)、所述第三十晶体管(M30)、所述第三十一晶体管(M31)、所述第三十二晶体管(M32)及所述第三十三晶体管(M33)是NMOS管。

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