CN106257840B - 动态比较器和包括该动态比较器的模数转换器 - Google Patents

Abstract

本发明提供一种动态比较器和包括该动态比较器的模数转换器。所述动态比较器包括前置放大器、前馈增益提升装置、锁存器和输出级电路，其中，所述前馈增益提升装置在所述锁存器开始进行比较时为所述锁存器提供前馈通路，对所述锁存器的输出端进行放电，以提高所述锁存器的比较速度和增益。本发明所提供的动态比较器在锁存器端加入了增益提升技术，可以实现高速高增益的动态比较器。

Description

动态比较器和包括该动态比较器的模数转换器

技术领域

本发明涉及集成电路技术领域，具体而言涉及一种动态比较器和包括该动态比较器的模数转换器。

背景技术

模数转换器(ADC)是现今的应用电子设备以及通信设备的核心模块，近年来由于电子市场对便携式电子通信设备的需求，低功耗、高精度的ADC已成为ADC技术的主要发展趋势。比较器是ADC结构的主要模块之一，尤其是高精度、低功耗的高性能比较器在应用市场上有着重要的作用。

逐次逼近型模数转换器(SAR ADC)是常见的低功耗ADC。在在高速低功耗SAR ADC中，由于SAR ADC的工作原理决定了比较器在一个时钟周期内要完成多次的比较，比较器的每次比较均要在一个很短时间完成，因此需要非常高速的比较器电路；同时，比较器需要分辨一个很小的输入电压以达到ADC的整体精度，因此对比较器的增益也提出了要求。此外，由于SAR ADC的结构决定其在功耗上有优势，不希望SAR ADC功耗太高，因此，比较器的结构最好采用没有静态功耗的动态比较器。

针对SAR ADC的这些要求，需要设计一个动态结构高速高增益的比较器。

发明内容

针对现有技术的不足，本发明提供一种动态比较器，所述动态比较器包括前置放大器、前馈增益提升装置、锁存器和输出级电路，其中，所述前馈增益提升装置在所述锁存器开始进行比较时为所述锁存器提供前馈通路，对所述锁存器的输出端进行放电，以提高所述锁存器的比较速度和增益。

在本发明的一个实施例中，所述动态比较器还包括输出反馈电路，所述输出反馈电路基于所述锁存器的输出控制所述锁存器的通路的通断，以消除所述锁存器在求和相位时的静态功耗。

在本发明的一个实施例中，所述输出反馈电路包括位于所述锁存器的通路中的、由所述锁存器的输出所控制的开关管。

在本发明的一个实施例中，所述输出反馈电路还包括与门、反相器和延迟单元，所述锁存器的输出经过所述与门、所述反相器和所述延迟单元之后连接到所述开关管的栅极。

在本发明的一个实施例中，所述前置放大器包括第一级前置放大器和第二级前置放大器。

在本发明的一个实施例中，所述第一级前置放大器包括第一晶体管和第一寄生电容，所述第二级前置放大器包括第二晶体管和第二寄生电容。

在本发明的一个实施例中，所述前馈增益提升装置包括基于所述第二寄生电容上的电荷量而导通的第三晶体管。

在本发明的一个实施例中，所述锁存器的输出结果保存在寄存器中。

在本发明的一个实施例中，所述动态比较器适用于逐次逼近型模数转换器。

本发明还提供了一种模数转换器，所述模数转换器包括上述任一项所述的动态比较器。

本发明所提供的动态比较器在锁存器端加入了增益提升技术，可以实现高速高增益的动态比较器。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D示出了现有的比较器的示例；

图2示出了根据本发明实施例的动态比较器的电路结构；

图3示出了根据本发明另一个实施例的动态比较器的电路结构；

图4示出了图3中的锁存器工作时通路电流的电路仿真；以及

图5A和图5B分别示出了现有比较器和根据本发明实施例的动态比较器加入相同输入信号时的电路仿真。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

在SAR ADC中，对于一个输入信号，通过不断的将不同的参考电压与输入信号的差值送入比较器进行比较，根据比较结果不断选择合适的参考电压，最终达到反馈电压与输入信号电压相等，完成对输入信号的量化。通过上述工作过程可以得出，SAR ADC的比较器在一个时钟周期内需要进行多次比较，同时比较器需要分辨很小的差分输入电压，最小为ADC的最小精度的1/2。因此，SAR ADC中需要一个高速、高增益的比较器，同时由于SAR ADC的低功耗要求，比较器的功耗不能太高，以免限制ADC的整体性能。

图1A-图1D示出了现有的比较器的示例。其中，图1A示出了基于运放的比较器，图1B示出了基于锁存器(latch)结构的比较器。对于基于运放结构的比较器，例如应用于1V量化范围12比特ADC时，ADC为了达到12比特的精度，需要比较器最低能够分辨1/2¹²。当输入正的最小电压时，比较器要输出高电平，即电源电压，如果电源电压Vdd＝1V，则比较器的增益为2¹²。对于单级运放构成的比较器，Av*f₀＝f_u，如果f_u＝1GHz，则f₀＝244.14KHz，f₀即是运放结构比较器在保证增益时能够达到的速度，大多数场合不适用。

对于基于latch结构的比较器，latch响应时间公式为：

其中V₂为latch输出电压，V₁为latch初始电压。同样假定V₂＝Vdd＝1V，V₁＝1/2¹²，公式中gm/C为latch时间常数，等效为运放带宽f_u，同样带宽下，latch的速度是基于运放结构比较器的492倍。

由此，基于运放结构的比较器需要消耗静态功耗，不适合SAR ADC的应用，同时实现相同的增益，基于运放结构的比较器的速度会比基于latch结构的比较器慢很多，因此也不适合高速高精度SAR ADC的应用。因此，高速高精度SAR ADC应该选择基于latch结构的比较器。

图1C示出了带有静态前置放大器+锁存器(preamp+latch)的比较器，图1D示出了带有动态前置preamp+latch的比较器。其中，图1C中的比较器是基于latch结构的、带有前置静态放大器的比较器。由于带有前置放大器可以工作高速，同时提供一定的小信号增益，因此这种比较器优点是可以抵抗由于latch输出端大幅跳变耦合到输入端的回踢噪声(kickback noise)，整体比较器的速度也很快。但是这种结构比较器也有它自身的缺点：即消耗静态功耗，不适合高速高精度低功耗SAR ADC的应用。

图1D示出了带有动态前置preamp+latch的比较器，它克服了图1C中比较器静态前置放大器消耗静态电流的缺点，同时利用了节点电容放电时间同步对输入信号进行放大，同样达到了前置放大的作用，也可以克服比较器latch输出端大幅跳变引起的回踢噪声，这是一个高速、高增益的动态比较器。但是在高速高精度的SAR ADC中，需要更高速的比较器，因此需要进一步提升比较器的速度。

在图1D示出的比较器中，第一级尾电流I对寄生电容cp1进行放电，同时M1管对输入信号进行放大，用公式表示可以为：

cp1上电压放电到Vthp时，M2打开，第二级继续放大，用公式表示可以为：

放大后差分电压作为latch的种子电子送入latch中，latch根据这个电压经过t3放大到最后输出。

这样，前置动态放大器整体增益为：Gain＝Gain1*Gain2；

整体比较器所消耗的时间为：t1+t2+t3。

由于t1和t2是尾电流对寄生电容放电，时间很短，同时比较器前置放大还需要在t1和t2时间内为latch提供放大后的种子电压，因此这个时间t1+t2很难进一步优化。而基于latch响应时间公式：

可知t3在v2/v1电压很小时会指数增加，因此优化t3可以提升比较器速度。C是latch寄生电容，很难优化，因此优化gm可以大幅提升比较器速度。

本发明提供了可以实现高速高增益的动态比较器。图2示出了根据本发明实施例的动态比较器200的电路结构。如图2所示，动态比较器200包括前置放大器、前馈增益提升装置、锁存器和输出级电路。其中，前馈增益提升装置在锁存器开始进行比较时为锁存器提供前馈通路，对锁存器的输出端进行放电，以提高锁存器的比较速度和增益。

其中，前置放大器可以包括第一级前置放大器和第二级前置放大器。第一级前置放大器可以包括第一晶体管M1和第一寄生电cp1，第二级前置放大器可以包括第二晶体管M2和第二寄生电容cp2。前馈增益提升装置可以包括基于第二寄生电容cp2上的电荷量而导通的第三晶体管M3。

两级前置放大器对输入信号进行放大，将放大后的信号送入latch中进行比较。当第二寄生电容cp2上极板充电到Vthn(M3管的阈值电压)后，M3打开，latch放电，M5打开，latch主要为M4和M5工作，因此其增益为Gm＝gm4+gm5。相比之下，在图1D所示出的比较器中，当cp2上极板充电到Vthn后，M3打开，M3的漏端从VDD放电，放电到VDD-Vthn时，M5打开，latch主要NMOS管M5工作，其增益仅为Gm＝gm5。

因此，前馈增益提升装置(例如图2中的M3管)的存在使得在latch进行比较的开始瞬间有一个前馈通路，瞬间对latch输出端进行放电，latch输出端电压下降，M4和M5管在latch刚开始工作均提供gm，这样相当于瞬时增加了latch的有效gm，增加了latch的带宽和速度，从而实现高速高增益。

图3示出了根据本发明另一个实施例的动态比较器300的结构。如图3所示，动态比较器300与图2中所示出的动态比较器200结构类似，除了动态比较器200所包括的结构，动态比较器300还包括输出反馈电路。输出反馈电路基于锁存器的输出控制锁存器的通路的通断，以消除锁存器在求和相位时的静态功耗。如图3所示，输出反馈电路可以包括位于锁存器的通路中的、由锁存器的输出所控制的开关管M6。输出反馈电路还可以包括与门、反相器和延迟单元，锁存器的输出经过与门、反相器和延迟单元之后连接到开关管M6的栅极。

当动态比较器300处于重置(reset)状态时，latch的两个输出端均为高电平，开关管M6的控制端电压为低电平，但是latch输出端也为高电平，因此M4管关闭，不会有静态功耗；当动态比较器300开始比较时，latch输出端电压下降，latch进行正常比较，当latch比较完成输出正常结果后，latch通路开关管M6控制信号变为高电平，关断latch通路，因此也不会产生静态功耗。图4示出了图3的锁存器工作时通路电流的电路仿真。从图4中可以看出latch工作时没有静态功耗。

图5A和图5B分别示出了现有比较器和根据本发明实施例的动态比较器加入相同输入信号时的电路仿真。图5A和图5B在相同的corner下对比仿真现有技术的比较器和根据本发明实施例的动态比较器的速度，仿真波形为比较器输入时钟和比较器输出有效指示信号。从图5A和图5B中可以看出，作为参考电路的现有技术的比较器的延迟(delay)为579ps，而根据本发明实施例的动态比较器的delay为276ps，即现有技术的比较器比根据本发明实施例的动态比较器慢一倍以上。很明显，根据本发明实施例的动态比较器可以使比较器工作更快，比较器的增益更高，因此非常适用于高速高精度的SAR ADC。例如可以将latch的输出结果用寄存器保存，以供SAR ADC使用，保证功能正确。然而，本领域普通技术人员可以理解，根据本发明实施例的动态比较器还可以根据需要适用于其他应用。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (4)

1.一种动态比较器，其特征在于，所述动态比较器包括前置放大器、前馈增益提升装置、锁存器和输出级电路，其中，所述前馈增益提升装置在所述锁存器开始进行比较时为所述锁存器提供前馈通路，对所述锁存器的输出端进行放电，以提高所述锁存器的比较速度和增益，所述前置放大器包括第一级前置放大器和第二级前置放大器，所述第一级前置放大器包括第一晶体管和第一寄生电容，所述第二级前置放大器包括第二晶体管和第二寄生电容，所述前馈增益提升装置包括基于所述第二寄生电容上的电荷量而导通的第三晶体管；

所述动态比较器还包括输出反馈电路，所述输出反馈电路基于所述锁存器的输出控制所述锁存器的通路的通断，以消除所述锁存器在求和相位时的静态功耗，所述输出反馈电路包括位于所述锁存器的通路中的、由所述锁存器的输出所控制的开关管，所述输出反馈电路还包括与门、反相器和延迟单元，所述锁存器的输出经过所述与门、所述反相器和所述延迟单元之后连接到所述开关管的栅极。

2.如权利要求1所述的动态比较器，其特征在于，所述锁存器的输出结果保存在寄存器中。

3.如权利要求2所述的动态比较器，其特征在于，所述动态比较器适用于逐次逼近型模数转换器。

4.一种模数转换器，其特征在于，所述模数转换器包括如权利要求1-3中的任一项所述的动态比较器。

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