CN114362755B

CN114362755B - 一种快闪型模数转换器、混合型模数转换器及电路

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Publication number: CN114362755B
Application number: CN202210268952.6A
Authority: CN
Inventors: 杜翎; 潘波
Original assignee: Chengdu Mecs Microelectronics Technology Co ltd
Current assignee: Chengdu Mecs Microelectronics Technology Co ltd
Priority date: 2022-03-18
Filing date: 2022-03-18
Publication date: 2022-06-03
Anticipated expiration: 2042-03-18
Also published as: CN114362755A

Abstract

本发明公开了一种快闪型模数转换器、混合型模数转换器及电路，所述快闪型模数转换器包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的输入侧相连接，其中一个编码器的输出通过反相器电路与另一个编码器的输出同时作为异或门电路的输入，异或门电路的输出通过或非门电路输出作为快闪型模数转换器的输出，所述混合型模数转换器由快闪型模数转换器作为量化过程的第一级；不采用固定延迟时间的方法，并且能够准确判断快闪型模数转换器的量化过程是否结束。

Description

一种快闪型模数转换器、混合型模数转换器及电路

技术领域

本发明涉及集成电路技术等领域，具体的说，是一种快闪型模数转换器、混合型模数转换器及电路。

背景技术

快闪型模数转换器包括采样电路和多个比较器构成的比较器电路，其工作过程可分为采样和量化两步。采样过程是指采样电路采取输入电压和参考电压；量化过程是指转换器内部多个比较器同步进行比较操作，所有比较器输出的温度码经过编码器编码后最终输出二进制码。

快闪型模数转换器每次量化过程的结束时刻，取决于多个比较器输出了温度码，并且温度码经过编码器后生成了最终的二进制码。然而在目前已有的快闪型模数转换器技术中，不能准确判断量化过程是否完成，已有技术都是给量化过程分配固定的工作时间（也称为延迟时间，delay time），每次的量化过程都必须在给定的延迟时间内完成。

除了单纯的快闪型模数转换器，在混合型模数转换器中，如快闪型模数转换器和逐次逼近寄存器型模数转换器相结合的混合型模数转换器，该类型模数转换器的量化过程为：快闪型模数转换器先进行量化，等其量化完成以后，逐次逼近寄存器型模数转换器再接着进行量化。对于这种混合型模数转换器，目前已有技术都是给快闪型模数转换器量化过程分配固定的延迟时间，只要延迟时间耗尽，就表明快闪型模数转换器量化过程结束，然后逐次逼近寄存器型模数转换器就开始进行量化过程。

这种给快闪型模数转换器量化过程分配固定延迟时间的技术会导致以下问题：

1）设定的固定延迟时间如果过长则浪费时间从而影响转换器速度，如果过短则导致量化出错从而影响整个模数转换器的转换结果，因此电路设计需要在精度和速度上折中考虑；

2）电路中的固定延迟时间会受到工艺角、温度以及电源电压变化的影响，这导致量化过程受工艺和环境因素影响很大，严重影响电路的可靠性。

如图1所示，传统的精度为n 位的快闪型模数转换器，其一般由电阻串、比较器电路、采样保持电路（Sample and Hold，S/H）、快闪数字逻辑（即快闪型模数转换器数字逻辑）和编码器（Encoder）组成。Vref是参考电压，R(1)~R(2ⁿ)是等值电阻（2ⁿ个），通过电阻串分压的方式产生一系列参考电压（2ⁿ-1个）。Vin是输入电压信号，Clk_samp是控制S/H对输入电压信号进行采样的时钟，Clk_latch是控制比较器电路进行比较操作的时钟信号，Flash_rdy是表明整个量化过程是否完成的指示信号。传统快闪型模数转换器一般工作流程如下：

1）快闪数字逻辑通过Clk_samp信号控制采样保持电路对输入电压信号进行采样，此时比较器电路处于复位状态；

2）采样完成以后，快闪数字逻辑通过Clk_latch信号控制多个比较器（2ⁿ-1个）同时将输入电压信号和对应的参考电压进行比较。每个比较器输出对应的比较结果，这些结果就是温度码，即e（1）、e（2）~e（2ⁿ-1）;

3）比较器电路输出的温度码送到编码器中，编码器根据输入的温度码产生相对应的二进制码Dout(1~n)；

4）由于传统的快闪型模数转换器通过固定延迟单元，分配给比较器电路用于产生温度码以及编码器进行编码的总时长是固定值，只要时间耗尽，快闪数字逻辑立刻将指示信号Flash_rdy从低电平变为高电平（或者从高电平变为低电平），表明此次量化结束。

图2为传统快闪型模数转换器工作时序，Clk_samp信号为高电平时，表示模数转换器正在对输入电压信号进行采样，当Clk_samp由高电平变为低电平时，表明采样过程结束。当采样过程结束以后，控制比较器电路工作的信号Clk_latch由低电平变为高电平，这表示所有的比较器同时进行比较。传统快闪型模数转换器会通过固定延迟单元delay，产生固定延迟时间（delay time）。从Clk_latch信号变为高电平后，经过设定的固定延迟时间后，Flash_rdy信号将由低电平变为高电平（也可以从高电平变为低电平），从而表明量化过程结束。电路中设定的固定延迟时间，就是用于比较器电路进行比较以及编码器对温度码进行编码，在传统的设计中，这个延迟时间一般要设置偏大，为了保证在高温、低温、高电源电压、低电源电压以及所有的工艺角下，都能保证比较器和编码器有足够的时间工作，生成正确的二进制码，这种延迟时间偏大的设计，也必然浪费时间，影响整个模数转换器的速度。相反，延迟时间如果设置偏小，则导致比较器电路和编码器工作的时间不足，可能导致最终生成的二进制码出错。因此传统快闪型模数转换器中固定延迟时间的设计，需要在速度和精度上进行折中考虑，这让设计存在一定的风险和困难。

发明内容

本发明的目的在于提供一种快闪型模数转换器、混合型模数转换器及电路，所述快闪型模数转换器，采用两个编码方式不同的编码器，通过对比编码结果能够准确判断快闪型模数转换器的量化过程是否结束；所述混合型模数转换器能够准确检测出快闪型模数转换器的量化过程是否结束，准确产生的Flash_rdy指示信号，用于触发逐次逼近寄存器型模数转换器进行量化过程，所述电路为一种采用快闪型模数转换器作为量化过程第一级的混合型模数转换器。

本发明通过下述技术方案实现：一种可检测量化是否完成的快闪型模数转换器，包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的输入侧相连接，其中一个编码器的输出通过反相器电路与另一个编码器的输出同时作为异或门电路的输入，异或门电路的输出通过或非门电路输出作为快闪型模数转换器量化是否完成的标志信号。

进一步的为更好地实现本发明所述的一种可检测量化是否完成的快闪型模数转换器，特别采用下述设置方式：所述编码器包括主编码器和次编码器，且次编码器的输出接入反相器电路。

进一步的为更好地实现本发明所述的一种可检测量化是否完成的快闪型模数转换器，特别采用下述设置方式：所述电阻串采用分压的方式为比较器电路的输入端作为形成基础参考电压，采样保持电路形成比较器电路的另一组输入，所述快闪数字逻辑分别接入采样保持电路和比较器电路。

进一步的为更好地实现本发明所述的一种可检测量化是否完成的快闪型模数转换器，特别采用下述设置方式：所述电阻串接入参考电压，所述采样保持电路接入输入信号。

一种可检测量化是否完成的混合型模数转换器，包括逐次逼近数字逻辑、逐次逼近数模转换电路、比较电路器及数字电路，还包括一种可检测量化是否完成的快闪型模数转换器，所述快闪型模数转换器的输出接入逐次逼近数模转换电路。

进一步的为更好地实现本发明所述的一种可检测量化是否完成的混合型模数转换器，特别采用下述设置方式：所述快闪型模数转换器的作为反相器输入的信号还分别接入逐次逼近数模转换电路和数字电路，所述逐次逼近数字逻辑还分别输出信号接入逐次逼近数模转换电路和比较电路器，所述逐次逼近数模转换电路的输出接入比较电路器的输入，比较电路器的输出接入逐次逼近数字逻辑，所述逐次逼近数字逻辑接入数字电路，数字电路的输出作为混合型模数转换器的输出。

进一步的为更好地实现本发明所述的一种可检测量化是否完成的混合型模数转换器，特别采用下述设置方式：所述快闪型模数转换器和逐次逼近数模转换电路接入相同的输入信号。

一种电路，其特征在于：所述电路为采用快闪型模数转换器作为量化过程第一级的混合型模数转换器。

所述混合型模数转换器为快闪型模数转换器和过采样模数转换器相结合的混合型模数转换器，或快闪型模数转换器和流水线型模数转换器相结合的混合型模数转换器。

本发明与现有技术相比，具有以下优点及有益效果：

（1）本发明不采用固定延迟时间的方法，并且能够准确判断快闪型模数转换器的量化过程是否结束，因此电路设计无需要在精度和速度上折中考虑，不用担心电路的可靠性问题，让电路设计更加简单。

（2）本发明能够准确判断快闪型模数转换器量化过程是否结束，保证量化过程的耗时能随着工艺角、温度以及电源电压的变化而变化，从而消除工艺和环境对快闪型模数转换器量化过程的影响，这提高了电路的可靠性。

（3）本发明是在快闪型模数转换器中采用两个编码方式不同的编码器，通过对比编码结果能够准确判断转换器的量化过程是否结束，从而杜绝传统技术的弊端。

（4）本发明能够保证用于量化过程的时间不会出现过长或者过短的情况。

附图说明

图1为传统的精度为n 位的快闪型模数转换器结构示意图。

图2为传统快闪型模数转换器工作时序示意图。

图3为本发明所述的快闪型模数转换器结构示意图（精度为n位）。

图4为快闪型模数转换器（精度n为3）的采样过程编码方式和量化过程编码方式的展示图。

图5为本发明所述的混合型模数转换器结构示意图。

图6为本发明所述的混合型模数转换器工作时序图。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、 “竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

注：文中的比较电路器亦称为比较器；比较器电路为多个比较器所构成的电路。

实施例1：

本发明设计出一种可检测量化是否完成的快闪型模数转换器，包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的输入侧相连接，其中一个编码器的输出通过反相器电路与另一个编码器的输出同时作为异或门电路的输入，异或门电路的输出通过或非门电路输出作为快闪型模数转换器量化是否完成的标志信号。

结合图3所示，作为优选的设置方案，该快闪型模数转换器，采用两个编码器（其分别命名为主编码器Encoder1和次编码器Encoder2，但亦可为次编码器Encoder1和主编码器Encoder2），在此沿用主编码器Encoder1和次编码器Encoder2，两个编码器同时对比较器产生的温度码e（1）~e（2ⁿ-1）进行编码。

电阻串设置有2ⁿ个电阻，比较器电路设置有2ⁿ-1个比较器，电阻串的一端接入参考电压Vref，电阻串上的电阻将参考电影Vref分压为多个基础参考电压并接入到比较器的一个输入端，输入信号Vin经采样保持电路后接入到每一个比较器的另一个输入端，快闪数字逻辑（即快闪型模数转换器数字逻辑）分别对比较器电路和采样保持电路（S/H）进行逻辑控制。

主编码器Encoder1和次编码器Encoder2的编码方式不同，主编码器Encoder1产生的二进制码Dout1(1~n)有两个功能，功能一是作为量化结果，称为可以输出的二进制码，功能二是用于产生指示信号Flash_rdy。次编码器产生的二进制码Dout2(1~n)用于产生指示信号Flash_rdy。

次编码器Encoder2产生的二进制码（n位），经过反相器电路，反相器电路设置有n个反相器（总共n个，inv（1）~inv（n）），每一位都经过一个反相器，从而产生中间码Dout2_b(1~n)。n位中间码和主编码器产生的n位二进制码一一对应，经过两输入端的异或门逻辑单元（亦称异或门电路，总共n个异或门组成），最终所有的异或门输出共同连接到一个n输入的或非门逻辑单元（亦称或非门电路），或非门电路就产生了指示信号Flash_rdy。

这里为了便于说明，主编码器产生的二进制码中，Dout1(1)视为二进制数的最高位，Dout1(n) 为二进制数的最低位，Dout1(1)到Dout1(n)权重递减。同理次编码器产生的二进制码中，Dout2(1)视为二进制数的最高位，Dout2(n) 为二进制数的最低位，Dout2(1)到Dout2(n)权重递减。关于中间码，Dout2_b(1)由Dout2(1)经过反相器inv（1）得到，Dout2_b(2)由Dout2(2)经过反相器inv（2）得到，以此类推Dout2_b(n)由Dout2(n)经过反相器inv（n）得到。关于异或门的连接方式，优选的为Dout2_b(1)和Dout1(1)同异或门xor（1）相连，Dout2_b(2)和Dout1(2)同异或门xor（2）相连，以此类推Dout2_b(n)和Dout1(n)同异或门xor（n）相连。最终所有的异或门输出，连接到一个或非门nor。综上，对于精度为n位的快闪型模数转换器，为了产生Flash_rdy信号，总共需要两个编码器，n个反相器，n个异或门，一个n输入或非门。

本发明中的Flash_rdy信号不是由Clk_latch经过固定延迟单元产生，Flash_rdy信号取决于编码器是否成功输出量化后的二进制编码。

结合图4（快闪型模数转换器（精度n为3）的采样过程编码方式和量化过程编码方式的展示图）详细说明本发明的原理，该图展示出以精度为3-bit的Flash ADC为例，两个编码器（Encoder1和Encode2）在采样过程和量化过程两种状态下，对温度码[e(1)~e(7)]的编码结果。假定n=3，则整个快闪型模数转换器需要7个比较器（2³-1），因此产生7个温度码[e(1)~e(7)]，这里定义e(1)为温度码最高位，e(7)为温度码最低位；定义主编码器的编码为Encoder1编码[Dout1(1),Dout1(2),Dout1(3)]，次编码器编码为Encoder2编码[Dout2(1),Dout2(2),Dout2(3)]，反相器电路输出的中间码为Dout2_b，或非门电路输出的信号为Flash_rdy信号。整个快闪型模数转换器工作过程仍分为采样和量化两个过程。

采样过程中，比较器电路、主编码器（Encoder1）和次编码器（Encoder2）都处于复位状态。此时比较器电路输出的温度码[e(1)~e(7)]全为0（即低电平），主编码器Encoder1和次编码器Encoder2输出也全为0。中间码Dout2_b是由次编码器的输出经过反相器电路得到，因此输出全为1（即高电平），最终经过后续异或门电路和或非门电路产生的Flash_rdy信号为0。因此采样阶段Flash_rdy将保持低电平。

量化过程中，根据输入信号的不同，比较器电路产生的温度码[e(1)~e(7)]会有8种，由低到高分别是0000000、0000001、0000011、…、1111111。主编码器的编码方式是根据温度码[e(1)~e(7)]从低变高的顺序，也从低到高进行二进制编码。温度码[e(1)~e(7)]为0000000时，主编码器生成二进制码（Encoder1编码[Dout1(1),Dout1(2),Dout1(3)]）为000；温度码[e(1)~e(7)]为0000001时，主编码器生成二进制码（Encoder1编码[Dout1(1),Dout1(2),Dout1(3)]）为001；温度码[e(1)~e(7)]为0000011时，主编码器生成二进制码（Encoder1编码[Dout1(1),Dout1(2),Dout1(3)]）为010；以此类推，直到温度码[e(1)~e(7)]为1111111时，主编码器生成二进制码（Encoder1编码[Dout1(1),Dout1(2),Dout1(3)]）为111。次编码器的编码方式和主编码器完全相反，次编码器根据温度码[e(1)~e(7)]从低变高的顺序，而从高到低进行二进制编码。温度码[e(1)~e(7)]为0000000时，次编码器生成二进制码（Encoder2编码[Dout2(1),Dout2(2),Dout2(3)]）为111；温度码[e(1)~e(7)]为0000001时，次编码器生成二进制码（Encoder2编码[Dout2(1),Dout2(2),Dout2(3)]）为110；温度码[e(1)~e(7)]为0000011时，次编码器生成二进制码（Encoder2编码[Dout2(1),Dout2(2),Dout2(3)]）为101；以此类推，直到温度码[e(1)~e(7)]为1111111时，次编码器生成二进制码（Encoder2编码[Dout2(1),Dout2(2),Dout2(3)]）为000。中间码Dout2_b是由次编码器输出的二进制码经过反相器产生，因此量化结束的最终标志是，主编码器输出的二进制码与中间码Dout2_b相同。

对于异或门而言，相同的输入则异或门输出为0，不同的输入则异或门输出为1。只有当主编码器输出的二进制码与中间码Dout2_b，两者的3位二进制数全部相同后，3个异或门才能输出全为0，这样经过最后的或非门，Flash_rdy信号才从0变为1，表明量化结束。相反，只要主编码器输出的二进制码与中间码Dout2_b存在任何一位不相同，3个异或门的输出不会全为0，Flash_rdy信号则将一直保持为0，这表明量化还未结束。可以看出，本发明能够准确检测快闪型模数转换器是否量化结束，而且不会像设置固定延迟时间一样，造成量化过程的时间过长或者过短，整个量化过程也不会受到环境和工艺角的影响。

实施例2：

本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同部分在此将不再赘述，结合图3~图6，一种可检测量化是否完成的混合型模数转换器，包括逐次逼近数字逻辑（逐次逼近寄存器型模数转换器数字逻辑）、逐次逼近数模转换电路、比较电路器及数字电路，还包括一种可检测量化是否完成的快闪型模数转换器，所述快闪型模数转换器的输出接入逐次逼近数模转换电路。

优选的，结合图5，其中n-bit Flash ADC模块，与图3中的n-bit Flash ADC为同一种电路模块，m-bit SAR-DAC是指逐次逼近寄存器型模数转换器的m位数模转换器电路（即逐次逼近数模转换电路）。

对于快闪型模数转换器和逐次逼近寄存器型模数转换器相结合的混合型模数转换器（ADC），当采样结束并开始进行量化过程时，快闪型模数转换器先进行量化，等待其量化结束以后，快闪型模数转换器产生的二进制码Do2（1~n）送到逐次逼近寄存器型模数转换器的数模转换器阵列(m-bit SAR-DAC)中，用于帮助逐次逼近寄存器型模数转换器进行量化。除此之外，快闪型模数转换器产生的二进制码Do2（1~n）还要传输到数字电路中，其将与逐次逼近寄存器型模数转换器的量化结果Do1（1~m）相结合，最终产生整个混合型模数转换器的量化结果Dout。

这里需要说明，快闪型模数转换器量化结束以后，逐次逼近寄存器型模数转换器的量化才能开始，因为快闪型模数转换器产生的二进制码Do2（1~n）是逐次逼近寄存器型模数转换器的DAC正常工作的必要条件。如果二进制码Do2（1~n）没有准确生成（即快闪型模数转换器没有量化结束），逐次逼近寄存器型模数转换器就提前进行量化，这将导致逐次逼近寄存器型模数转换器量化结果出错，最终整个ADC的量化结果也将出错。

综上所述，该混合型模数转换器需要快闪型模数转换器产生一个指示信号Flash_rdy，用于表明自身是否已经量化结束。只有当指示信号Flash_rdy有效后，逐次逼近寄存器型模数转换器才能开始量化工作。传统的技术中，快闪型模数转换器的数字逻辑都是通过给固定延迟时间（delay time）的方式，去产生Flash_rdy信号。在前面的叙述中，已经阐明这种技术的缺点，给量化过程设置固定延迟时间需要在精度和速度之间进行折中，同时该技术受温度、工艺角等因素影响。

本发明能够准确检测出快闪型模数转换器的量化过程是否结束，准确产生的Flash_rdy指示信号，用于触发逐次逼近寄存器型模数转换器进行量化过程。相比于传统的快闪型模数转换器和逐次逼近寄存器型模数转换器相结合的混合型模数转换器，本发明没有采用固定延迟时间技术，因此电路设计不用考虑速度和精度的折中问题，快闪型模数转换器的量化结果不受工艺角、温度和电源电压变化的影响。

上述只是以快闪型和逐次逼近寄存器型相结合的混合型模数转换器为例，介绍本发明。对于其他类型的混合型模数转换器，如快闪型模数转换器和过采样模数转换器（Sigma-Delta ADC）相结合的混合型模数转换器（Flash+Sigma-Delta ADC）、快闪型模数转换器和流水线型模数转换器（Pipeline ADC）相结合的混合型模数转换器（Flash+PipelineADC）等等，只要混合型模数转换器中采用快闪型模数转换器作为其量化过程的第一级，本次发明均可以适用。

结合图6所示，samp信号为高电平时表示混合型模数转换器对输入信号进行采样。Flash_latch信号用于控制快闪型模数转换器的比较器，其由低电平变为高电平时，表示比较器开始进行比较，即快闪型模数转换器开始进行量化。Flash_rdy信号由低电平变为高电平，这表明快闪型模数转换器量化过程结束。Flash_rdy信号变为高电平以后将触发逐次逼近寄存器型模数转换器进行量化。图中SAR_latch所展现的一系列矩形波信号，表示逐次逼近寄存器型模数转换器正在进行量化过程。采用本发明的混合型模数转换器和传统混合型模数转换器的区别是：传统快闪型模数转换器和逐次逼近寄存器型模数转换器相结合的混合型模数转换器，其快闪型模数转换器的量化过程持续时间是一个固定延迟时间（delaytime），而本发明中快闪型模数转换器的量化过程持续时间取决于量化过程真正持续多久。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims

1.一种可检测量化是否完成的快闪型模数转换器，包括电阻串、比较器电路、采样保持电路、快闪数字逻辑，其特征在于：还包括两个编码器、反相器电路、异或门电路及或非门电路，所述比较器电路分别与两个编码器的输入侧相连接，其中一个编码器的输出通过反相器电路与另一个编码器的输出同时作为异或门电路的输入，异或门电路的输出通过或非门电路输出作为快闪型模数转换器量化是否完成的标志信号。

2.根据权利要求1所述的一种可检测量化是否完成的快闪型模数转换器，其特征在于：所述编码器包括主编码器和次编码器，且次编码器的输出接入反相器电路。

3.根据权利要求1或2所述的一种可检测量化是否完成的快闪型模数转换器，其特征在于：所述电阻串采用分压的方式为比较器电路的输入端作为形成基础参考电压，采样保持电路形成比较器电路的另一组输入，所述快闪数字逻辑分别接入采样保持电路和比较器电路。

4.根据权利要求3所述的一种可检测量化是否完成的快闪型模数转换器，其特征在于：所述电阻串接入参考电压，所述采样保持电路接入输入信号。

5.一种可检测量化是否完成的混合型模数转换器，包括逐次逼近数字逻辑、逐次逼近数模转换电路、比较电路器及数字电路，其特征在于：还包括如权利要求1~4任一项所述的一种可检测量化是否完成的快闪型模数转换器，所述快闪型模数转换器的输出接入逐次逼近数模转换电路。

6.根据权利要求5所述的一种可检测量化是否完成的混合型模数转换器，其特征在于：所述快闪型模数转换器的作为反相器输入的信号还分别接入逐次逼近数模转换电路和数字电路，所述逐次逼近数字逻辑还分别输出信号接入逐次逼近数模转换电路和比较电路器，所述逐次逼近数模转换电路的输出接入比较电路器的输入，比较电路器的输出接入逐次逼近数字逻辑，所述逐次逼近数字逻辑接入数字电路，数字电路的输出作为混合型模数转换器的输出。

7.根据权利要求5或6所述的一种可检测量化是否完成的混合型模数转换器，其特征在于：所述快闪型模数转换器和逐次逼近数模转换电路接入相同的输入信号。

8.一种电路，其特征在于：所述电路为采用权利要求1~4任一项所述的快闪型模数转换器作为量化过程第一级的混合型模数转换器。

9.根据权利要求8所述的一种电路，其特征在于：所述混合型模数转换器为快闪型模数转换器和过采样模数转换器相结合的混合型模数转换器，或快闪型模数转换器和流水线型模数转换器相结合的混合型模数转换器。