CN114499519B - 用于逐次逼近型模数转换器的比较器亚稳态检测电路 - Google Patents

Abstract

本发明属于模拟集成电路技术领域，具体涉及一种用于逐次逼近型模数转换器的比较器亚稳态检测电路。本发明包括亚稳态检测模块、亚稳态标志位锁存模块、采样信号控制开关和延时控制数字码选择模块。亚稳态检测模块用于判断比较器是否发生亚稳态。亚稳态标志位锁存模块在每一次亚稳态检测后对亚稳态标志信号进行锁存。采样信号控制开关控制逐次逼近型模数转换器在延时控制数字码选择模式下不对输入信号进行采样。延时控制数字码选择模块根据每个采样周期内最后两次比较中亚稳态的发生情况，采用逐次逼近的方式对第一延时控制数字码进行调整，使得亚稳态判断模块的亚稳态电压检测电压范围维持在模数转换器的一个最低有效位附近。

Description

用于逐次逼近型模数转换器的比较器亚稳态检测电路

技术领域

本发明属于模拟集成电路技术领域，具体涉及一种用于逐次逼近型模数转换器的比较器亚稳态检测电路。

背景技术

比较器的亚稳态是指当比较器两输入端的电压非常接近时，在很长时间内不能产生比较结果的状态。在逐次逼近型模数转换器领域，基于亚稳态检测的电容失配校准技术被广泛使用，该技术依赖于对比较器的亚稳态进行检测，即当比较器两输入端的电压之差小于模数转换器的一个最低有效位时，检测出其发生了亚稳态。现有的亚稳态检测电路一般通过延时比较的方法判断比较器是否发生亚稳态。其原理是对比较器进入比较阶段后经过一个固定时间段后的比较器输出信号的状态进行检测，若这一时刻比较器已经产生比较结果，则判断其没有发生亚稳态；若这一时刻比较器未产生比较结果，则判断其发生了亚稳态。现有的亚稳态检测电路普遍存在以下问题：一是亚稳态检测路中延时电路的延时一般需要通过芯片外部输入的延时控制数字码进行控制，在实际工作过程中常常需要人为地多次调整该延时控制数字码；二是比较器的延时受到工艺偏差、温度、电源电压等条件的影响，这些条件的变化会导致上述方法不能准确地判断比较器是否发生亚稳态，即可能出现当比较器两输入端电压之差很小时，亚稳态检测电路判断其发生亚稳态，或当比较器两输入端电压之差很大时，亚稳态检测电路判断其未发生亚稳态。

逐次逼近型模数转换器的工作基于二进制搜索原理。N位的逐次逼近型模数转换器需要进行N次的比较和电压转换，比较结束后数模转换器的下极板电压根据比较结果发生转换，并导致上极板电压的变化。在整个量化过程中，差分数模转换器两侧上极板电压逐渐接近，即比较器两输入端的输入电压逐渐接近。对于下极板采样的逐次逼近型模数转换器，在采样阶段，数模转换器的上极板连接共模电压，数模转换器两端的上极板短接，下极板连接模数转换器的输入信号。因此，若将逐次逼近型模数转换器采样开关控制信号关闭，则相当于逐次逼近型模数转换器在采样阶段通过上极板采样了一个差分大小为0的输入信号。根据上述两个特点，可以估计逐次逼近型模数转换器每一次比较时比较器两输入端电压之差的范围。

发明内容

针对大部分亚稳态检测电路需要芯片外部输入的信号控制其延时电路的延时，以及工艺偏差、温度、电源电压等条件的变化改变亚稳态检测范围的问题，本发明提出一种适用于逐次逼近型模数转换器的比较器亚稳态检测电路，使得亚稳态检测电压范围在模数转换器的一个最低有效位附近，提高了逐次逼近型模数转换器中比较器亚稳态检测的准确性。

本发明的技术方案是：

用于逐次逼近型模数转换器的比较器亚稳态检测电路，包括亚稳态检测模块、亚稳态标志位锁存模块、延时控制数字码选择模块、采样信号控制开关；

所述亚稳态检测模块用于判断比较器是否发生亚稳态，包括第一或非门、第一反相器、第一可调延时模块、第二反相器、第一D触发器、第一与非门；所述第一或非门的第一输入端连接比较器的第一差分输出信号，第一或非门的第二输入端连接比较器的第二差分输出信号，第一或非门的输出端连接第一D触发器的数据输入端；

所述第一反相器、第一可调延时模块、第二反相器组成第一延时单元，定义第一延时单元产生的延时为第一延时时间；所述第一反相器输入端连接比较器时钟信号，第一反相器输出端连接第一可调延时模块；第一可调延时模块的时钟输入端连接第一反相器的输出端，第一可调延时模块的延时控制输入端连接延时控制数字码选择模块输出的第一延时控制数字码，第一可调延时模块的时钟输出端连接第二反相器的输入端；第二反相器的输入端连接第一可调延时模块的时钟输出端，第二反相器的输出端连接第一D触发器的时钟输入端；所述第一可调延时模块的延时随着第一延时控制数字码的二进制值的增大而增大；

所述第一D触发器的数据输入端连接第一或非门的输出端，第一D触发器的时钟输入端连接比较器时钟信号经过第一延时间后的信号，第一D触发器的复位端连接比较器时钟信号，第一D触发器的输出端为亚稳态标志信号，且连接第一与非门的第一输入端；

所述第一与非门的第一输入端连接亚稳态标志信号，第二输入端连接延时控制数字码选择模式使能信号，定义其输出端为第一输出信号；

所述亚稳态标志位锁存模块用于接收并存储亚稳态检测模块产生的亚稳态标志信号，定义亚稳态标志位锁存模块输出信号为第二输出信号，第二输出信号传输至延时控制数字码选择模块；所述亚稳态标志位锁存模块由第三反相器、第四反相器、第一D锁存器组、第一D触发器组构成；

第三反相器、第四反相器组成第二延时单元，定义第二延时单元的延时时间为第二延时时间；

第一D锁存器组由N个D锁存器组成，所有D锁存器的数据输入端连接亚稳态标志信号，复位端连接逐次逼近型模数转换器采样使能信号经过第二延时时间后得到的信号，N为逐次逼近型模数转换器的位数；其中，第i个D锁存器的使能输入端连接逐次逼近型模数转换器的计数器的第一计数信号的第i位，其输出端为亚稳态标志位锁存信号的第i位；

第一D触发器组由N个D触发器组成，所有D触发器的时钟输入端连接逐次逼近型模数转换器采样使能信号，复位端连接固定的低电平；其中，第i个D锁存器的数据输入端连接亚稳态标志位锁存信号的第i位，其输出端为第二输出信号的第i位；

所述第一计数信号仅在逐次逼近型模数转换器的第i次比较时为1；

所述延时控制数字码选择模块根据接收的第二输出信号，产生第一延时控制数字码；所述延时控制数字码选择模块包括控制逻辑模块、寄存器组模块、输出逻辑模块；

所述控制逻辑模块包括：第五反相器、第六反相器、第七反相器、第三与非门、第二或非门、第二D触发器、第一缓冲器、第二缓冲器；所述第五反相器的输入端连接第二输出信号的由低位到高位的第二位，其输出端连接第三与非门的第一输入端；所述第三与非门的第一输入端连接第五反相器的输出端，第三与非门的第二输入端连接第二输出信号的最低位，第三与非门的输出端经过反相后连接第二D触发器的时钟输入端；所述第二D触发器的数据输入端连接固定的高电平，其时钟输入端连接第六反相器的输出端，定义第二D触发器的输出端为第三输出信号；所述第二或非门的第一输入端连接第二输出信号的由低位到高位的第二位经过延时后的信号，其第二输入端连接第二输出信号的最低位经过延时后的信号，定义第二或非门的输出端经过反相后的信号是第一码字逻辑控制信号；

所述寄存器组模块包括第三到第十一D触发器和第一到第六D锁存器，第十一D触发器的数据输入端连接固定的低电平，其时钟输入端连接逐次逼近型模数转换器采样使能信号，其置位端连接延时控制数字码选择模式使能信号，其输出端为第二计数信号的第八位；第三到第十D触发器的数据输入端分别连接第二计数信号的第二到第八位，时钟输入端连接逐次逼近型模数转换器采样使能信号，复位端连接延时控制数字码选择模式使能信号，数据输出端分别为第二计数信号的第一位到第七位；第一到第六D锁存器的使能输入端分别连接第二计数信号的第一到第六位，数据输入端连接第一码字逻辑控制信号，复位端连接延时控制数字码选择模式使能信号，输出端分别是第二码字逻辑控制信号的第一到第六位；第三到第十一D触发器和第一到第六D锁存器都是高电平复位，当延时控制数字码选择模式使能信号为1时，第三到第十一D触发器和第一到第六D锁存器的输出端复位为0；

所述输出逻辑模块包括第八反相器、第二D触发器组、第三D触发器组、第一或非门组、第一反相器组；第二D触发器组由六个D触发器组成，其所有D触发器的数据输入端连接采样使能信号经过反相后的信号，复位端连接延时控制数字码选择模式使能信号；其中第i个D触发器的数据输入端连接第二码字逻辑控制信号的第i位，输出端为第三码字逻辑控制信号的第i位；第三D触发器组由六个D触发器组成，所有D触发器的数据输入端连接采样使能信号经过反相后的信号，复位端连接延时控制数字码选择模式使能信号；其中第i个D触发器的数据输入端连接第二计数信号的第i+1位，输出端为第四码字逻辑控制信号的第i位；第三码字逻辑控制信号的第i位和第四码字逻辑控制信号的第i位经过或运算得到第一延时控制数字码的第i位；

所述采样信号控制开关用于控制逐次逼近型模数转换器下极板的输入信号采样开关在延时码字产生模式下始终处于关闭状态；所述采样信号控制开关包括第二与非门和第五反相器；所述第二与非门的第一输入端连接逐次逼近型模数转换器时钟电路产生的采样使能信，第二输入端连接号延时控制数字码选择模式使能信号，输出端的反相信号为采样开关控制信号，控制逐次逼近型模数转换器采样开关的开启与关闭，仅当采样开关控制信号为1时，逐次逼近型模数转换器的采样开关处于开启状态。

亚稳态检测电路的工作过程包括延时控制数字码选择模式和正常工作模式；

在延时控制数字码选择模式，延时控制数字码选择模式使能信号为0，采样开关控制信号为0，即在采样阶段，逐次逼近型模数转换器的下极板不连接输入信号；亚稳态检测模块判断比较器是否发生亚稳态，若产生亚稳态，亚稳态标志信号为1；若不发生亚稳态，亚稳态标志信号为0；亚稳态标志位锁存模块根据第一计数信号，对每一次比较产生的亚稳态标志信号进行锁存，产生第二输出信号，并将第二输出信号的最低位和次低位传输至延时控制数字码选择模块；

在延时控制数字码选择模式下，延时控制数字码选择模块处于工作状态，在进入该模式前，第一延时控制数字码复位为100000；在逐次逼近型模数转换器的比较阶段结束后，延时控制数字码选择模块根据第二输出信号的最低位和次低位，对第一延时控制数字码进行调整：若第二输出信号的次低位为1，则第一码字逻辑控制信号为1，使第一延时控制数字码的二进制值增大；若第二输出信号的最低位为0，则第一码字逻辑控制信号为0，使第一延时控制数字码的二进制值减小；若第二输出信号的次低位为0且最低位为1，则第一码字逻辑控制信号为1，第三输出信号变为1，表示延时控制数字码选择模式结束；在采样阶段的结束时刻，第二计数信号第七到第二位和第二码字逻辑控制信号逐位进行或运算产生第一延时控制数字码，并传输至第一可调延时模块；

在延时控制数字码选择模式，重复上述工作过程，直至第三输出信号变为1，延时控制数字码选择模式结束；

在正常工作模式，延时控制数字码选择模式使能信号为1；延时控制数字码选择模块不工作；采样阶段采样开关控制信号为1，逐次逼近型模数转换器在采样阶段正常地对输入信号进行采样，第一延时控制数字码为固定的值；亚稳态检测模块判断比较器是否发生亚稳态，若产生亚稳态，亚稳态标志信号为1，第一输出信号为0；若不发生亚稳态，亚稳态标志信号为0，第一输出信号为1；亚稳态标志位锁存模块根据第一计数信号，对每一次比较产生的亚稳态标志信号进行锁存，并产生第二输出信号。

本发明的有益效果为：本发明提出了一种适用于逐次逼近型模数转换器的比较器亚稳态检测电路，可自行产生延时控制数字码来控制延时电路的延时，且在不同的电源电压、温度、工艺偏差条件下确保比较器的亚稳态检测范围在模数转换器的一个最低有效位附近。

附图说明

图1为本发明的结构示意图；

图2为亚稳态检测模块的结构示意图；

图3为亚稳态标志位锁存模块的结构示意图；

图4为逐次逼近型模数转换器的计数器的第一计数信号时序图；

图5为采样信号控制开关的结构示意图；

图6为数模转换器上极板电压的波形图；

图7为延时控制数字码选择模块的结构示意图；

图8为控制逻辑模块的结构示意图；

图9为寄存器组模块的结构示意图；

图10为输出逻辑模块的结构示意图；

图11为延时控制数字码选择模块部分信号的时序图。

具体实施方式

下面结合附图详细描述本发明的技术方案：

本发明提出的适用于逐次逼近型模数转换器的比较器亚稳态检测电路包括亚稳态检测模块、亚稳态标志位锁存模块、延时控制数字码选择模块、采样信号控制开关。其总体结构及各模块的关系如图1所示。

亚稳态检测模块通过比较第一延时单元和比较器的延时，判断比较器是否发生亚稳态。如图2所示，亚稳态检测模块包括：第一或非门NOR_1、第一反相器NOT_1、第一可调延时模块Delay_1、第二反相器NOT_2、第一D触发器DFF_1、第一与非门NAND_1。

第一或非门NOR_1的第一输入端连接比较器的第一差分输出信号QP，其第二输入端连接比较器的第二差分输出信号QN，其输出端为信号QMD，连接第一D触发器DFF_1的数据输入端。在比较器的复位阶段，其第一差分输出信号QP和第二差分输出信号QN都是0，此时信号QMD为1。当比较器产生比较结果后，第一差分输出信号QP和第二差分输出信号QN的其中之一变为1，并使信号QMD变为0。

第一反相器NOT_1、第一可调延时模块Delay_1、第二反相器NOT_2组成第一延时单元，其延时时间为第一延时时间。在比较器的复位阶段，比较器时钟信号CKCOMP为0；当比较器时钟信号CKCOMP由0变为1后，比较器进入比较阶段。信号CKMD是比较器时钟信号CKCOMP经过第一延时时间后得到的信号，该信号连接第一D触发器DFF_1的时钟输入端。在信号CKMD的上升沿，若信号QMD为0，则第一D触发器DFF_1的输出端MD0为0，表示比较器未发生亚稳态；若信号QMD为1，则第一D触发器DFF_1的输出端MD0为1，表示比较器发生了亚稳态。

第一可调延时模块的延时时间受延时控制数字码选择模块输出的第一延时控制数字码控制，其延时时间随着第一延时控制数字码的二进制值的增大而增大。

第一D触发器DFF_1的复位端连接比较器时钟信号CKCOMP，当比较器时钟信号CKCOMP为0时，第一D触发器DFF_1的输出端复位为0。第一与非门的第一输入端连接第一D触发器的输出端，第二输入端连接延时控制数字码选择模式使能信号EN，其输出端为第一输出信号MD。

亚稳态标志位锁存模块用于接收并存储亚稳态检测模块产生的亚稳态标志信号MD0，并将亚稳态标志信号MD0传输至延时控制数字码选择模块。该模块的结构如图3所示。该模块由第三反相器NOT_3、第四反相器NOT_4、第一D锁存器组D_latches<1:N>、第一D触发器组DFFs_1<1:N>构成，其中N为逐次逼近型模数转换器的位数。

第三反相器NOT_3、第四反相器NOT_4组成第二延时单元，其延时时间为第二延时时间。

第一D锁存器组D_latches<1:N>由N个D锁存器组成，其所有D锁存器的数据输入端连接亚稳态标志信号MD0，复位端连接逐次逼近型模数转换器采样使能信号CKSAMP_EN经过第二延时时间后得到的信号CKD；其中，第i个D锁存器的使能输入端连接逐次逼近型模数转换器的计数器的第一计数信号的第i位SC<i>，其输出端为亚稳态标志位锁存信号的第i位MDT0<i>。当第一计数信号的第i位SC<i>为1时，亚稳态标志位锁存信号的第i位MDT0<i>等于亚稳态标志信号MD0的值。当信号CKD为1时，亚稳态标志位锁存信号MDT0<1:N>复位为0。

第一计数信号的第i位SC<i>仅在逐次逼近型模数转换器的第i次比较时为1，第一计数信号SC<1:N>的时序如图4所示。其中CKSAMP_EN为逐次逼近型模数转换器的采样使能信号，CKCOMP为比较器时钟信号。当采样使能信号CKSAMP_EN由1变为0时，第一计数信号的最高位SC<N>由0变为1；当比较器时钟信号CKCOMP在量化阶段第一次由1变为0时，第一计数信号的最高位SC<N>由1变为0。除最高位外，第一计数信号的第i位SC<i>在比较器时钟信号CKCOMP第N-i+1次下降沿由0变为1，并在下一次下降沿由1变为0。

第一D触发器组DFFs_1<1:N>由N个D触发器组成。所有D触发器的时钟输入端连接逐次逼近型模数转换器采样使能信号CKSAMP_EN，复位端连接固定的低电平；其中，第i个D锁存器的数据输入端连接亚稳态标志位锁存信号的第i位MDT0<i>，其输出端为第二输出信号的第i位MDT<i>。

采样信号控制开关包括第二与非门NAND_2和第五反相器NOT_5，其结构如图5所示。第二与非门NAND_2的第一输入端连接逐次逼近型模数转换器时钟电路产生的采样使能信号CKSAMP_EN，其第二输入端连接延时控制数字码选择模式使能信号EN，其输出端的反相信号为采样开关控制信号CKSAMP，控制逐次逼近型模数转换器采样开关的开启与关闭。仅当采样开关控制信号CKSAMP为1时，逐次逼近型模数转换器的采样开关处于开启状态。

当延时控制数字码选择模式使能信号EN为1时，采样开关控制信号CKSAMP为采样使能信号CKSAMP_EN经过一个固定延时后的信号，逐次逼近型模数转换器在采样阶段正常地对输入信号进行采样。当延时控制数字码选择模式使能信号EN为0时，采样开关控制信号CKSAMP始终为0，则在采样阶段，根据电容开关时序的不同，逐次逼近型模数转换器的数模转换器(CDAC)的电容下极板连接不同的参考电压或共模电压，而不连接输入信号。同时，当采样使能信号CKSAMP_EN为1时，差分CDAC两端上极板连接共模电压。延时控制数字码选择模式使能信号EN为0时差分CDAC两端上极板电压的变化如图6所示。

如图6所示，在采样保持阶段结束，第一次比较开始时，差分CDAC两端上极板VP、VN的电压都等于共模电压。第一次比较结束后，上极板VP、VN的电压向相反方向变化，并在后续的比较结束后不断靠近。根据逐次逼近型模数转换器的特点，在倒数第二次比较开始时压VP、VN的差值略大于一个最低有效位，最后一次比较开始时电压VP、VN的差值在一个最低有效位之内。

延时控制数字码选择模块根据每个采样量化周期内比较器亚稳态的发生情况对第一延时控制数字码DMD<1:6>进行调整，使得亚稳态判断模块的亚稳态电压检测范围维持在一定范围内。延时控制数字码选择模块包括：控制逻辑模块、寄存器组模块、输出逻辑模块，其结构如图7所示。

控制逻辑模块包括第五到第七反相器(NOT_5、NOT_6、NOT_7)、第三与非门NAND_3、第二或非门NOR_2、第二D触发器DFF_2、第一缓冲器BUFFER_1、第二缓冲器BUFFER_2。其结构如图8所示。所述第五反相器NOT_5的输入端连接第二输出信号的由低位到高位的第二位MDT<2>，其输出端连接第三与非门NAND_3的第一输入端；所述第三与非门NAND_3的第一输入端连接第五反相器NOT_5的输出端，其第二输入端连接第二输出信号的最低位MDT<1>，其输出端经过反相后连接第二D触发器DFF_2的时钟输入端；所述第二D触发器DFF_2的数据输入端连接固定的高电平，其时钟输入端连接第六反相器NOT_6的输出端，其复位端连接延时控制数字码选择模式使能信号EN，其输出端为第三输出信号DONE。所述第二或非门NOR_2的第一输入端连接第二输出信号的由低位到高位的第二位MDT<2>经过延时后的信号，其第二输入端连接第二输出信号的最低位MDT<1>经过延时后的信号，其输出端经过反相后的信号是第一码字逻辑控制信号D。

寄存器组模块由第三到第十一D触发器(DFF_3到DFF_11)和第一到第六D锁存器(D_latch_1到D_latch_6)组成。其结构如图9所示。第十一D触发器DFF_11的数据输入端连接固定的低电平，其时钟输入端连接逐次逼近型模数转换器采样使能信号CKSAMP_EN，其置位端连接延时控制数字码选择模式使能信号EN，其输出端为第二计数信号的第八位T<8>；所述第三到第十D触发器(DFF_3到DFF_10)的数据输入端分别连接第二计数信号的第二到第八位(T<2>到T<8>)，其时钟输入端连接逐次逼近型模数转换器采样使能信号CKSAMP_EN，其复位端连接延时控制数字码选择模式使能信号EN，其数据输出端分别为第二计数信号的第一位到第七位(T<1>到T<7>)。第一到第六D锁存器(D_latch_1到D_latch_6)的使能输入端分别连接第二计数信号的第一到第六位(T<1>到T<6>)，其数据输入端连接第一码字逻辑控制信号D，其复位端连接延时控制数字码选择模式使能信号EN，其输出端分别是第二码字逻辑控制信号的第一到第六位DM<1:6>。第三到第十一D触发器(DFF_3到DFF_11)和第一到第六D锁存器(D_latch_1到D_latch_6)都是高电平复位，当延时控制数字码选择模式使能信号EN为1时，第三到第十一D触发器(DFF_3到DFF_11)和第一到第六D锁存器(D_latch_1到D_latch_6)输出端复位为0。

输出逻辑模块包括第八反相器NOT_8、第二D触发器组DFFs_2<1:6>、第三D触发器组DFFs_3<1:6>、第一或非门组NORs<1:6>、第一反相器组NOTs<1:6>。采样使能信号CKSAMP_EN经过反相后得到信号CKSAMP_N。第二D触发器组DFFs_2<1:6>由六个D触发器组成，其所有D触发器的数据输入端连接采样使能信号CKSAMP_EN经过反相后的信号CKSAMP_N，复位端连接延时控制数字码选择模式使能信号EN；其中第i个D触发器的数据输入端连接第二码字逻辑控制信号的第i位DM<i>，输出端为第三码字逻辑控制信号的第i位DMD0<i>。第三D触发器组DFFs_3<1:6>由六个D触发器组成，其所有D触发器的数据输入端连接采样使能信号CKSAMP_EN经过反相后的信号CKSAMP_N，复位端连接延时控制数字码选择模式使能信号EN；其中第i个D触发器的数据输入端连接第二计数信号的第i+1位T<i+1>，输出端为第四码字逻辑控制信号的第i位SET<i>。第三码字逻辑控制信号的第i位DMD0<i>和四码字逻辑控制信号的第i位SET<i>经过或运算得到第一延时控制数字码的第i位DMD<i>。

比较器亚稳态检测电路的工作过程包括延时控制数字码选择模式和正常工作模式。

在延时控制数字码选择模式，延时控制数字码选择模式使能信号EN为0。采样开关控制信号CKSAMP为0，即在采样阶段，逐次逼近型模数转换器的下极板不连接输入信号。在比较阶段，亚稳态检测模块判断比较器是否发生亚稳态，若产生亚稳态，亚稳态标志信号MD0为1；若不发生亚稳态，亚稳态标志信号MD0为0。亚稳态标志位锁存模块根据第一计数信号SC<1:N>，对每一次比较产生的亚稳态标志信号MD0进行锁存，并产生第二输出信号MDT<1:N>，并比较阶段结束时刻将第二输出信号的最低位MDT<1>和次低位MDT<2>传输至延时控制数字码选择模块。

在延时控制数字码选择模式下，延时控制数字码选择模块处于工作状态。在进入该模式前，第一延时控制数字码DMD<6:1>复位为100000。在逐次逼近型模数转换器采样阶段，延时控制数字码选择模块选择根据第二输出信号的最低位MDT<1>和次低位MDT<2>，对第一延时控制数字码DMD<6:1>进行调整。在延时控制数字码选择模式下，延时控制数字码选择模块部分信号的时序如图11所示。

对第一延时控制数字码DMD<6:1>进行调整的具体工作过程如下：

1.在采样阶段的开始时刻，即采样使能信号CKSAMP_EN的上升沿，第二计数信号T<8:1>向右移位(如图11所示)。第二计数信号的低六位T<6:1>同时作为第六到第一D锁存器(D_latch_6到D_latch_1)的使能信号。当第二计数信号的第i位为1时，第i个D锁存器的输出DM<i>(即第二码字逻辑控制信号的第i位)由第一码字逻辑控制信号D赋值。

2.控制逻辑模块根据第二输出信号的最低位MDT<1>和次低位MDT<2>，产生第一码字逻辑控制信号D：若第二输出信号的次低位MDT<2>为1，则D为1，第一延时控制数字码DMD<6:1>的二进制值增大；若第二输出信号的最低位MDT<1>为0，则D为0，第一延时控制数字码DMD<6:1>的二进制值减小；若第二输出信号的次低位MDT<2>为0且最低位MDT<1>为1，则D为1，第三输出信号DONE变为1，表示延时控制数字码选择模式结束。

3.在采样阶段的结束时刻，即采样使能信号CKSAMP_EN的下降沿，第二计数信号第七到第二位T<7:2>和第二码字逻辑控制信号DM<6:1>逐位进行或运算产生DMD<6:1>，并传输至第一可调延时模块Delay_1。

在延时控制数字码选择模式，重复上述工作过程，直至第三输出信号DONE变为1，延时控制数字码选择模式结束。

在正常工作模式，延时控制数字码选择模式使能信号EN为1。延时控制数字码选择模块不工作；逐次逼近型模数转换器在采样阶段正常地对输入信号进行采样。第一延时控制数字码DMD<1:6>为固定的值。亚稳态检测模块判断比较器是否发生亚稳态，若产生亚稳态，亚稳态标志信号MD0为1，第一输出信号MD为0；若不发生亚稳态，亚稳态标志信号为MD0为0，第一输出信号MD为1。亚稳态标志位锁存模块根据第一计数信号SC<1:N>，对每一次比较产生的亚稳态标志信号MD0进行锁存，并产生第二输出信号MDT<1:N>。

Claims (2)

1.用于逐次逼近型模数转换器的比较器亚稳态检测电路，其特征在于，包括亚稳态检测模块、亚稳态标志位锁存模块、延时控制数字码选择模块、采样信号控制开关；

所述亚稳态检测模块用于判断比较器是否发生亚稳态，包括第一或非门、第一反相器、第一可调延时模块、第二反相器、第一D触发器、第一与非门；所述第一或非门的第一输入端连接比较器的第一差分输出信号，第一或非门的第二输入端连接比较器的第二差分输出信号，第一或非门的输出端连接第一D触发器的数据输入端；

所述第一反相器、第一可调延时模块、第二反相器组成第一延时单元，定义第一延时单元产生的延时为第一延时时间；所述第一反相器输入端连接比较器时钟信号，第一反相器输出端连接第一可调延时模块；第一可调延时模块的时钟输入端连接第一反相器的输出端，第一可调延时模块的延时控制输入端连接延时控制数字码选择模块输出的第一延时控制数字码，第一可调延时模块的时钟输出端连接第二反相器的输入端；第二反相器的输入端连接第一可调延时模块的时钟输出端，第二反相器的输出端连接第一D触发器的时钟输入端；所述第一可调延时模块的延时随着第一延时控制数字码的二进制值的增大而增大；

所述第一D触发器的数据输入端连接第一或非门的输出端，第一D触发器的时钟输入端连接比较器时钟信号经过第一延时间后的信号，第一D触发器的复位端连接比较器时钟信号，第一D触发器的输出端为亚稳态标志信号，且连接第一与非门的第一输入端；

所述第一与非门的第一输入端连接亚稳态标志信号，第二输入端连接延时控制数字码选择模式使能信号，定义其输出端为第一输出信号；

所述亚稳态标志位锁存模块用于接收并存储亚稳态检测模块产生的亚稳态标志信号，定义亚稳态标志位锁存模块输出信号为第二输出信号，第二输出信号传输至延时控制数字码选择模块；所述亚稳态标志位锁存模块由第三反相器、第四反相器、第一D锁存器组、第一D触发器组构成；

第三反相器、第四反相器组成第二延时单元，定义第二延时单元的延时时间为第二延时时间；

第一D锁存器组由N个D锁存器组成，所有D锁存器的数据输入端连接亚稳态标志信号，复位端连接逐次逼近型模数转换器采样使能信号经过第二延时时间后得到的信号，N为逐次逼近型模数转换器的位数；其中，第i个D锁存器的使能输入端连接逐次逼近型模数转换器的计数器的第一计数信号的第i位，其输出端为亚稳态标志位锁存信号的第i位；

第一D触发器组由N个D触发器组成，所有D触发器的时钟输入端连接逐次逼近型模数转换器采样使能信号，复位端连接固定的低电平；其中，第i个D锁存器的数据输入端连接亚稳态标志位锁存信号的第i位，其输出端为第二输出信号的第i位；

所述第一计数信号仅在逐次逼近型模数转换器的第i次比较时为1；

所述延时控制数字码选择模块根据接收的第二输出信号，产生第一延时控制数字码；所述延时控制数字码选择模块包括控制逻辑模块、寄存器组模块、输出逻辑模块；

所述控制逻辑模块包括：第五反相器、第六反相器、第七反相器、第三与非门、第二或非门、第二D触发器、第一缓冲器、第二缓冲器；所述第五反相器的输入端连接第二输出信号的由低位到高位的第二位，其输出端连接第三与非门的第一输入端；所述第三与非门的第一输入端连接第五反相器的输出端，第三与非门的第二输入端连接第二输出信号的最低位，第三与非门的输出端经过反相后连接第二D触发器的时钟输入端；所述第二D触发器的数据输入端连接固定的高电平，其时钟输入端连接第六反相器的输出端，定义第二D触发器的输出端为第三输出信号；所述第二或非门的第一输入端连接第二输出信号的由低位到高位的第二位经过延时后的信号，其第二输入端连接第二输出信号的最低位经过延时后的信号，定义第二或非门的输出端经过反相后的信号是第一码字逻辑控制信号；

所述寄存器组模块包括第三到第十一D触发器和第一到第六D锁存器，第十一D触发器的数据输入端连接固定的低电平，其时钟输入端连接逐次逼近型模数转换器采样使能信号，其置位端连接延时控制数字码选择模式使能信号，其输出端为第二计数信号的第八位；第三到第十D触发器的数据输入端分别连接第二计数信号的第二到第八位，时钟输入端连接逐次逼近型模数转换器采样使能信号，复位端连接延时控制数字码选择模式使能信号，数据输出端分别为第二计数信号的第一位到第七位；第一到第六D锁存器的使能输入端分别连接第二计数信号的第一到第六位，数据输入端连接第一码字逻辑控制信号，复位端连接延时控制数字码选择模式使能信号，输出端分别是第二码字逻辑控制信号的第一到第六位；第三到第十一D触发器和第一到第六D锁存器都是高电平复位，当延时控制数字码选择模式使能信号为1时，第三到第十一D触发器和第一到第六D锁存器的输出端复位为0；

所述输出逻辑模块包括第八反相器、第二D触发器组、第三D触发器组、第一或非门组、第一反相器组；第二D触发器组由六个D触发器组成，其所有D触发器的数据输入端连接采样使能信号经过反相后的信号，复位端连接延时控制数字码选择模式使能信号；其中第i个D触发器的数据输入端连接第二码字逻辑控制信号的第i位，输出端为第三码字逻辑控制信号的第i位；第三D触发器组由六个D触发器组成，所有D触发器的数据输入端连接采样使能信号经过反相后的信号，复位端连接延时控制数字码选择模式使能信号；其中第i个D触发器的数据输入端连接第二计数信号的第i+1位，输出端为第四码字逻辑控制信号的第i位；第三码字逻辑控制信号的第i位和第四码字逻辑控制信号的第i位经过或运算得到第一延时控制数字码的第i位；

所述采样信号控制开关用于控制逐次逼近型模数转换器下极板的输入信号采样开关在延时码字产生模式下始终处于关闭状态；所述采样信号控制开关包括第二与非门和第五反相器；所述第二与非门的第一输入端连接逐次逼近型模数转换器时钟电路产生的采样使能信号，第二输入端连接号延时控制数字码选择模式使能信号，输出端的反相信号为采样开关控制信号，控制逐次逼近型模数转换器采样开关的开启与关闭，仅当采样开关控制信号为1时，逐次逼近型模数转换器的采样开关处于开启状态。

2.根据权利要求1所述的用于逐次逼近型模数转换器的比较器亚稳态检测电路，其特征在于，亚稳态检测电路的工作过程包括延时控制数字码选择模式和正常工作模式；

在延时控制数字码选择模式，延时控制数字码选择模式使能信号为0，采样开关控制信号为0，即在采样阶段，逐次逼近型模数转换器的下极板不连接输入信号；亚稳态检测模块判断比较器是否发生亚稳态，若产生亚稳态，亚稳态标志信号为1；若不发生亚稳态，亚稳态标志信号为0；亚稳态标志位锁存模块根据第一计数信号，对每一次比较产生的亚稳态标志信号进行锁存，产生第二输出信号，并将第二输出信号的最低位和次低位传输至延时控制数字码选择模块；

在延时控制数字码选择模式下，延时控制数字码选择模块处于工作状态，在进入该模式前，第一延时控制数字码复位为100000；在逐次逼近型模数转换器的比较阶段结束后，延时控制数字码选择模块根据第二输出信号的最低位和次低位，对第一延时控制数字码进行调整：若第二输出信号的次低位为1，则第一码字逻辑控制信号为1，使第一延时控制数字码的二进制值增大；若第二输出信号的最低位为0，则第一码字逻辑控制信号为0，使第一延时控制数字码的二进制值减小；若第二输出信号的次低位为0且最低位为1，则第一码字逻辑控制信号为1，第三输出信号变为1，表示延时控制数字码选择模式结束；在采样阶段的结束时刻，第二计数信号第七到第二位和第二码字逻辑控制信号逐位进行或运算产生第一延时控制数字码，并传输至第一可调延时模块；

在延时控制数字码选择模式，重复上述工作过程，直至第三输出信号变为1，延时控制数字码选择模式结束；

在正常工作模式，延时控制数字码选择模式使能信号为1；延时控制数字码选择模块不工作；采样阶段采样开关控制信号为1，逐次逼近型模数转换器在采样阶段正常地对输入信号进行采样，第一延时控制数字码为固定的值；亚稳态检测模块判断比较器是否发生亚稳态，若产生亚稳态，亚稳态标志信号为1，第一输出信号为0；若不发生亚稳态，亚稳态标志信号为0，第一输出信号为1；亚稳态标志位锁存模块根据第一计数信号，对每一次比较产生的亚稳态标志信号进行锁存，并产生第二输出信号。

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