CN109905128B - 一种自适应的高速sar-adc转换时间完全利用电路及方法 - Google Patents

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Abstract

本发明公开了一种自适应的高速SAR‑ADC转换时间完全利用的电路及方法，当ADC进入保持模式时，clk_vcm升高，触发器DFF1将电阻R1上一次控制位与需要调整的控制位之和，输出到当前电阻R1的控制位，保证当前的比较次数等于n；clk_vcm上升沿经过延迟后，将计数器复位；进入比较模式后，计数器对当前的比较次数计数；对于nbit带冗余的ADC，需要进行n次比较，如果前一次进行了m次比较，则当前需要的比较次数为Yn＝Y(n‑1)+m–n。本发明通过对比较次数计数，再进行自适应调整比较次数的方法，使ADC在整个转换周期内进行准确的n次比较，降低转换误差。在ADC转换速率改变的情况下，可以实时跟踪，提高转换速率；另外本发明与工艺、电源电压以及温度变化无关，可靠性高。

Description

一种自适应的高速SAR-ADC转换时间完全利用电路及方法
技术领域
本发明涉及集成电路技术领域，具体为一种自适应的高速SAR-ADC转换时间完全利用的电路及方法。
背景技术
对于常用的SAR-ADC采样，保持与每次比较是由一个外部同步时钟驱动对nbit无冗余的SAR-ADC，如果采样速率为Fs，采样与保持各占1个时钟周期，n次比较占用n个时钟周期，则ADC时钟至少为(n+2)*Fs，对于冗余ADC，时钟频率会更高。比如一个20Msps，带冗余的17bit的ADC，时钟频率需要(17+2)*20＝580MHz。通常需要一个锁相环来产生这么高的时钟，浪费明显的面积与功耗，增加了设计复杂度。
高速SAR-ADC转换的时间非常短，转换时间的完全利用非常关键，如果不使用锁相环，常用的ADC内部产生的异步超高速比较时钟随工艺，电源电压，温度变化非常大，造成ADC转换时间不能完全利用，降低ADC的速度与精度。同时，传统的比较时间的rc校准方式不能满足各种转换速率下的转换时间的充分利用。
发明内容
针对背景技术中存在的问题，本发明提供了一种自适应的高速SAR-ADC转换时间完全利用的电路及方法，产生不随工艺，电源电压，温度变化的异步高速时钟，避免使用锁相环，节省芯片面积与功耗。
为实现上述目的，本发明提供如下技术方案：一种自适应的高速SAR-ADC转换时间完全利用的电路，包括计数器、延迟模块以及触发器DFF1，所述延迟模块与所述计数器连接，所述计数器通过减法器与所述触发器DFF1连接，所述延迟模块外接时钟信号clk_vcm。
本发明还提供了一种自适应的高速SAR-ADC转换时间完全利用的方法，在ADC转换开始时，所述计数器输出前一次ADC转换过程中的比较次数，再减去理论比较值n得到当前ADC转换需要调整的电阻R1的控制位；
当ADC进入保持模式时，clk_vcm升高，触发器DFF1将电阻R1上一次控制位与需要调整的控制位之和，输出到当前电阻R1的控制位，保证当前的比较次数等于n；
clk_vcm上升沿经过延迟模块的短暂延迟后，将计数器复位，进入比较模式后，计数器对当前的比较次数计数，计数结果减去n得到需要调整的控制位，用于下一次ADC转换；
对于nbit带冗余的ADC，需要进行n次比较，如果前一次进行了m次比较，则当前需要的比较次数为Yn＝Y(n-1)+m–n。
与现有技术相比，本发明的有益效果是：本发明通过对比较次数计数，再进行自适应调整比较次数的方法，使ADC在整个转换周期内进行准确的n次比较，降低转换误差。在ADC转换速率改变的情况下，可以实时跟踪，提高转换速率；另外本发明与工艺、电源电压以及温度变化无关，可靠性高。
附图说明
图1为现有常规的高速ADC结构示意图；
图2为现有常规的高速ADC的转换时序图；
图3为本发明提供的一种自适应的高速SAR-ADC转换时间完全利用的电路控制示意图；
具体实施方式
常见的高速ADC如图1所示，ADC由DAC、比较器、SAR逻辑电路、时钟产生电路组成，ADC的转换过程大致分为三步，第一步是采样模式，ADC输入时钟clk来到后，在sample为高电平时，将输入信号采样到DAC的电容阵列的下极板，电容上极板接Vcm；第二步是保持模式，clk_vcm高电平时，上极板从Vcm断开，电容下极板接Vcm；第三步是电荷再分配模式(比较模式)，clk_vcm的下降沿产生第一次比较的上升沿，如图2的ADC转换时序所示，比较器开始比较，根据比较结果，Outp或者Outn开始下降，时钟产生电路使ready与pulse信号上升，然后使clk_comp下降，比较器的输出Outp或Outn恢复到高电平，完成第一次比较。从clk_comp上升沿到pulse的上升沿的延迟为t2。比较结果送到SAR逻辑电路对DAC进行反馈控制，使DAC最高位接Vref或者Gnd，改变比较器的输入电压。Pulse信号经过延迟t1后，开始第二次比较。整个比较时间为t1+t2。通过clk_comp->Compout->ready->pulse再到clk_comp周而复始的方式，就产生了异步高频比较器时钟clk_comp。在整个ADC转换周期T以内，需要n次比较。
传统的异步高频比较时钟产生过程中，延迟t1由RC时间常数决定，随工艺的变化可以校准，但是还会随电源电压和温度变化。t2由电路延迟与比较器输入信号大小决定，该参数随工艺，电源电压，温度参数变化，很难校准。最终导致在整个ADC转换周期T，比较次数m出现大于n或者小于n的情况。如果比较次数m小于n，表示下一个ADC转换周期到来时，还没完成全部n位的比较，导致较大的转换误差。如果比较次数m大于n，则有m-n次比较时间浪费了，没有完全利用整个ADC转换时间，不利于ADC转换速率的提高。尤其对于ADC转换速率变化的情况，这种转换次数m不等于n的情况会更加严重，这一缺陷在高速ADC中是需要完全避免的。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图3，ADC在保持模式时，clk_vcm为高电平，通过M6将ready信号拉低，pulse信号也为低电平。低电平的ready信号通过M3对电容C1充电，使A点变高。或非门NOR1输出低电平，使clk_comp为低电平。当clk_vcm降低，ADC进入电荷再分配(比较)模式后，将触发器DFF2输出clk_comp置高，进行第一次比较。比较结果使Outp或Outn变低，ready与pulse升高。NOR1输出低电平，使clk_comp降低，完成第一次比较，Outp或Outn恢复到高电平。
pulse升高使M4导通，电容C1开始放电，放电电流由R1决定，时间常数为R1*C1。经过延迟t1后，A点降低到smit缓冲器的低电平阈值点，使pulse降低，然后通过或门OR1将DFF2置高，clk_comp输出高电平，开始第二次比较。周而复始，直至完成最终的ADC转换。
如图3线框中所示，本发明提供的一种自适应的高速SAR-ADC转换时间完全利用的电路，包括计数器、延迟模块以及触发器DFF1，所述延迟模块与所述计数器连接，所述计数器通过减法器与所述触发器DFF1连接，所述延迟模块外接时钟信号clk_vcm。
本发明还提供了利用该电路实现自适应的高速SAR-ADC转换时间完全利用的方法，在ADC转换开始时，所述计数器输出前一次ADC转换过程中的比较次数，再减去理论比较值n得到当前ADC转换需要调整的电阻R1的控制位，如图3中减法器输出X点；
当ADC进入保持模式时，clk_vcm升高，触发器DFF1将电阻R1上一次控制位与需要调整的控制位之和，输出到当前电阻R1的控制位，保证当前的比较次数等于n；
clk_vcm上升沿经过延迟模块的短暂延迟后，将计数器复位，进入比较模式后，计数器对当前的比较次数计数，计数结果减去n得到需要调整的控制位，用于下一次ADC转换；
对于nbit带冗余的ADC，需要进行n次比较，如果前一次进行了m次比较，则当前需要的比较次数为Yn＝Y(n-1)+m–n。
比如，对于17bit带冗余的ADC，如果前一次进行了16次比较，意味着每一次比较的延迟t1太大，需要降低。减法器输出X＝16–17＝-1，当ADC进入保持模式clk_vcm升高时，电阻R1的控制位会降低1个控制值，使电阻降低，电流增大，通过M7与M8组成的电流镜，使电容C1的放大电流增大，放电速度提高，R1*C1的时间常数减小，所以延迟t1会降低，比较次数从16次提高到17次。同样，如果前一次进行了18次比较，则根据该方式，电阻R1的控制位增加1个控制值，电阻升高，R1*C1时间常数增大，使延迟t1增大，比较次数从18次降低到17次。
基于上述，本发明具有的优点在于：本发明通过对比较次数计数，再进行自适应调整比较次数的方法，使ADC在整个转换周期内进行准确的n次比较，降低转换误差。在ADC转换速率改变的情况下，可以实时跟踪，提高转换速率；另外本发明与工艺、电源电压以及温度变化无关，可靠性高。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种自适应的高速SAR-ADC转换时间完全利用的电路，其特征在于：包括计数器、延迟模块以及触发器DFF1，所述延迟模块与所述计数器连接，所述计数器通过减法器与所述触发器DFF1连接，所述延迟模块外接时钟信号clk_vcm；
在ADC转换开始时，所述计数器输出前一次ADC转换过程中的比较次数，再减去理论比较值n得到当前ADC转换需要调整的电阻R1的控制位；
当ADC进入保持模式时，clk_vcm升高，触发器DFF1将电阻R1上一次控制位与需要调整的控制位进行相加求和，输出到当前电阻R1的控制位，保证当前的比较次数等于n；
clk_vcm上升沿经过延迟模块的短暂延迟后，将计数器复位，进入比较模式后，计数器对当前的比较次数计数，计数结果减去n得到需要调整的控制位，用于下一次ADC转换；
对于nbit带冗余的ADC，需要进行n次比较，如果前一次进行了m次比较，则当前需要的比较次数为Yn＝Y(n-1)+m-n。
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