CN114759926A - 逐次逼近寄存器模数转换器电路 - Google Patents

逐次逼近寄存器模数转换器电路 Download PDF

Info

Publication number
CN114759926A
CN114759926A CN202110026195.7A CN202110026195A CN114759926A CN 114759926 A CN114759926 A CN 114759926A CN 202110026195 A CN202110026195 A CN 202110026195A CN 114759926 A CN114759926 A CN 114759926A
Authority
CN
China
Prior art keywords
delay
control circuit
circuit
asynchronous clock
delay control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110026195.7A
Other languages
English (en)
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beken Corp
Original Assignee
Beken Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beken Corp filed Critical Beken Corp
Priority to CN202110026195.7A priority Critical patent/CN114759926A/zh
Priority to US17/248,659 priority patent/US11271577B1/en
Publication of CN114759926A publication Critical patent/CN114759926A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/125—Asynchronous, i.e. free-running operation within each conversion cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

提供了一个ADC电路。该ADC电路可以包括：位电容器阵列；电连接到位电容器阵列的比较器；电连接到比较器的或非门；与门，其根据来自或非门的数字输出和同步时钟(CLKin)创建异步时钟(ACLK)；延迟控制电路，其接收异步时钟并创建延迟后的异步时钟(ACLKd)；SAR控制电路，其从比较器的输出端接收数字输出，接收延迟后的异步时钟，传输位控制信号(B<9:1>)到位电容器，并传输延迟控制字(DL<7:1>)到延迟控制电路。该ADC电路可以创建具有最大延迟值(Td_max)的异步比较器时钟(CKcmp)，从而改善了转换线性度并降低了功耗。

Description

逐次逼近寄存器模数转换器电路
技术领域
本申请涉及一种模数转换器(ADC)电路，特别涉及一种逐次逼近寄存器(SAR)ADC电路。
背景技术
SAR ADC电路广泛应用于电子设备。通常，SAR ADC电路可以使用二分检索法通过所有可能的量化级别将连续的模拟波形转换为离散的数字表示形式，然后最终针对每次转换收敛到数字输出。但是，具有较差的时钟校准或者不具有任何时钟校准的SAR ADC电路可能会导致转换线性度下降和功耗增加。
发明内容
根据一个实施例，ADC电路可以包括：并联连接在采样开关和位开关阵列之间的位电容器阵列；比较器，其包括电连接到所述采样开关的输入电压端、参考电压端以及第一和第二输出端；电连接到所述比较器的所述第一和第二输出端的或非门；与门，其被配置为基于同步时钟和来自所述或非门作为就绪信号的第一数字输出来创建异步时钟；延迟控制电路，其被配置为从所述与门接收所述异步时钟并创建延迟后的异步时钟；以及SAR控制电路，其被配置为从所述比较器接收第二数字输出，从所述延迟控制电路接收所述延迟后的异步时钟，发送位控制信号到所述位电容器阵列，并发送延迟控制字到所述延迟控制电路，其中所述延迟控制电路被配置为创建异步比较器时钟用于控制所述比较器。
根据一个实施例，延迟控制电路可以包括：并联延迟电容器阵列，其耦合在第一反相器和第二反相器之间，并且耦合到SAR控制电路，其中，所述第一反相器被配置为接收异步时钟，其中所述第二反相器被配置为输出延迟后的异步时钟到SAR控制电路，其中所述延迟电容器由所述SAR控制电路生成的延迟控制字控制，以调整所述延迟后的异步时钟。
根据一个实施例，公开了一种使用延迟控制电路来校准SAR ADC电路的方法。所述延迟控制电路可以包括耦合在第一反相器和第二反相器之间并且耦合到SAR控制电路的并联延迟电容器的阵列，其中，所述第一反相器被配置为接收异步时钟，所述第二反相器被配置为发送延迟后的异步时钟到所述SAR控制电路，其中所述延迟电容器由所述SAR控制电路生成的延迟控制字控制，以调整所述延迟后的异步时钟。该方法可以包括：由所述延迟控制电路接收所述异步时钟；以及由所述延迟控制电路从所述SAR控制电路接收所述延迟控制字；由所述延迟控制电路根据所述异步时钟和所述延迟控制字创建所述延迟后的异步时钟，传输至所述SAR控制电路；通过调整所述延迟电容器来重复调整所述延迟后的异步时钟；触发以停止校准所述ADC电路以确定所述延迟后的异步时钟的最大延迟值；将对应于所述最大延迟值的延迟控制字存储到所述SAR控制电路中。
附图的简要说明
参照以下附图描述本申请的非限制性和非穷举性的实施例，其中，除非另外说明，相同的附图标记指代相同的部件。
图1示出了根据一个实施例的SAR ADC电路的电路图。
图2示出了根据一个实施例的延迟控制电路的电路图。
图3(a)-图3(c)示出了根据一个实施例的时钟时序的时序图。
图4示出了根据一个实施例的校准SAR ADC电路的方法的流程图。
具体实施方式
现在将描述本申请的各个方面和示例。以下描述提供了特定的细节，以对这些示例进行透彻的理解和描述。然而，本领域的技术人员将理解，本申请可以在没有这些细节的情况下被实施。
另外，为了简明的目的和避免不必要地使相关描述不清楚，可能没有示出或详细描述一些公知的结构或功能。
尽管与特定应用示例的详细说明结合使用，但以下呈现的描述中使用的术语仍旨在以其最广泛的合理方式进行解释。以下甚至可能会强调某些术语，但是，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。
在不失一般性的前提下，将以SAR ADC电路和延迟控制电路为例来参考说明性实施例。本领域普通技术人员理解，这仅是为了清楚、充分地描述本申请，而不是限制由所附权利要求书限定的本申请的范围。
图1是示出了根据一个实施例的SAR ADC电路的电路图。SAR ADC电路100可以包括采样电路10、比较器(COMP)、或非门(NOR)、与门(AND)、延迟控制电路20和SAR控制电路30。
采样电路10可以包括并联位电容器阵列(C1-C9)，其分别电连接在采样开关(SW1)和并联位开关阵列(B1-B9)之间。例如，位电容器阵列(C1-C9)中的位电容器C3电连接在采样开关(SW1)和位开关阵列(B1-B9)中的位开关B3之间。位开关阵列(B1-B9)分别电连接到偏置电路(图中未示出)。该偏置电路可以分别经由位开关(B1-B9)有选择地向位电容器(C1-C9)提供不同的偏置电压(例如，-VR、+VR和VCM)。
采样电路10中的位电容器阵列(C1-C9)可以是分别表示诸如20、21、22、23、24、25、26、27或28的数字量的二进制加权电容器。位电容器(C1-C9)可用于以M位分辨率对在采样开关(SW1)处接收的模拟输入电压Vin进行采样。例如，图1中M为9，但是M也可以是大于或等于3的其他整数。
比较器(COMP)包括输入电压端(VCMP)、参考电压端(VREF)以及第一和第二输出端(DCMPp,DCMPn)，其中输入电压端与采样开关(SW1)和位电容器阵列(C1-C9)的一端电连接。比较器(COMP)可以在输入电压端(VCMP)处从采样电路10获得模拟输入电压(Vin)，将输入电压(Vin)与参考电压(VREF)进行比较，并且在第一和第二输出端(DCMPp,DCMPn)输出两个数字输出到或非门(NOR)。比较器(COMP)由异步比较器时钟(CKcmp)控制，该异步比较器时钟由延迟控制电路20和SAR电路30创建(将参考图2提供的更详细的描述)。
或非门(NOR)电连接到比较器(COMP)的第一和第二输出端(DCMPp,DCMPn)。或非门(NOR)可以从比较器(COMP)接收两个数字输出，并创建第一数字输出(D1)以发送到与门(AND)。该第一数字输出(D1)可以指示是否为“Ready”(使用1或0)，并将其发送到与门(AND)。
与门(AND)可以接收第一数字输出(D1)和同步时钟(CLKin)，并且可以基于第一数字输出(D1)和同步时钟(CLKin)创建异步时钟(ACLK)。例如，同步时钟(CLKin)可以来自外部系统，以同步SAR ADC电路100的处理过程。用于控制比较器(COMP)的异步比较器时钟(CKcmp)比同步时钟(CLKin)快得多。例如，异步比较器时钟(CKcmp)可以比同步时钟(CLKin)快10倍。
延迟控制电路20可以从与门(AND)接收异步时钟(ACLK)，从SAR控制电路30接收延迟控制字(DL<7:1>)，创建延迟后的异步时钟(ACLKd)，并将延迟后的异步时钟(ACLKd)输出到SAR控制电路30。下面将参照图2对延迟控制电路20作进一步解释说明。
SAR电路30可以从比较器(COMP)的输出(例如DCMPp)接收第二数字输出(D2)，并从延迟控制电路20接收延迟后的异步时钟(ACLKd)。SAR控制电路30可以生成位控制信号(B<9:1>)，以经由位开关阵列(B1-B9)控制位电容器阵列(C1-C9)。SAR控制电路30还可以生成延迟控制字(DL<7:1>)并发送到延迟控制电路20。在转换模式下，SAR控制电路30可以例如将转换器数字输出(ADC_Dout<9:1>)输出到外部电路(图中未示出)。
图2是示出了根据一个实施例的延迟控制电路的电路图。延迟控制电路200可以包括并联在第一反相器(INV1)和第二反相器(INV2)之间的并联延迟电容器阵列(Cd1-Cd7)。延迟控制电路200可以电耦合到SAR控制电路30(如图2所示)。
第一反相器(INV1)可以接收异步时钟(ACLK)(例如从图1所示的与门(AND))。第二反相器(INV2)可以将延迟后的异步时钟(ACLKd)输出到SAR控制电路30。延迟电容器(Cd1-Cd7)由SAR控制电路30生成的延迟控制字(DL<7:1>)控制，以调整延迟后的异步时钟(ACLKd)。延迟电容器(Cd1-Cd7)的数量不限于7个，并且例如可以是大于或等于3的任意整数。延迟电容器(Cd1–Cd7)可以是二进制加权电容器。
延迟控制电路200还可以包括分别与并联延迟电容器阵列(Cd1-Cd7)串联连接的并联延迟开关阵列(DL1-DL7)。延迟电容器(Cd1–Cd7)可以经由延迟开关(DL1-DL7)通过延迟控制字(DL<7:1>)控制，以调整延迟后的异步时钟(ACLKd)。例如，图2示出了延迟开关(DL1-DL7)的数量为7。延迟开关(DL1-DL7)的数量不限于7，并且例如可以是大于或等于3的任意整数。
例如，延迟控制电路200可以接收异步时钟(ACLK)(例如从图1所示的与门)和由SAR控制电路30生成的数字延迟控制字(DL<7:1>)，并以延迟时间(TD)创建延迟后的异步时钟(ACLKd)以发送到SAR控制电路30。
在校准模式下，延迟控制电路200可以确定在采样时钟(如图3所示的CKsample)的单次转换阶段内异步时钟(ACLK)的最大时间延迟(Td_max)，如下所述。
在校准模式下，延迟控制电路200被配置为以初始延迟值(TD0)将延迟异步时钟(ACLK)初始延迟一个延迟时间(TD)。例如，通过设置DL<1>＝0,DL<2>＝0,DL<3>＝0,DL<4>＝0,DL<5>＝0,DL<6>＝0,DL<7>＝0，可以将初始延迟值(TD0)设置为最小值(例如，TD0＝0)。
此后，在校准模式下，在单次转换阶段转换ADC电路的所有位(B<9:1>)时，延迟控制电路200被配置为将异步时钟(ACLK)重复延迟一个延迟时间(TD)，该延迟时间每次被增加一个额外的延迟时间ΔT(例如，ΔT＝10ps)。即，每次重复，当前延迟时间TD＝先前的延迟时间TD+ΔT。不断重复这个延迟异步时钟(ACLK)的过程，以确定对异步时钟(ACLK)的最大时间延迟(Td_max)。
例如，对于第二个周期，通过设置DL<1>＝1,DL<2>＝0,DL<3>＝0,DL<4>＝0,DL<5>＝0,DL<6>＝0,DL<7>＝0，可以将延迟时间(TD)从0增加到1。对于第三个周期，通过设置DL<1>＝0,DL<2>＝1,DL<3>＝0,DL<4>＝0,DL<5>＝0,DL<6>＝0,DL<7>＝0，可以进一步将延迟时间(TD)从1增加到2。对于第四个周期，通过设置DL<1>＝1,DL<2>＝1,DL<3>＝0,DL<4>＝0,DL<5>＝0,DL<6>＝0,DL<7>＝0,……，等等，可以将延迟时间(TD)从2增加到3。延迟时间(TD)的增加可以使用数字计数器通过在每个转换阶段加1来实现。
最后，在校准模式下，响应ADC电路的最后一位的就绪信号(如图1所示)的上升沿滞后于触发信号(如图3所示)的上升沿，延迟控制电路20被配置为停止校准ADC 100以确定异步时钟(ACLK)的最大时间延迟(Td_max，例如1100100)。对应于最大时间延迟(Td_max)的延迟控制字(DL<7:1>)的值例如被保存到SAR控制电路30的寄存器中。
与已保存在SAR控制电路30的寄存器中的最大时间延迟(Td_max)相对应的延迟控制字(DL<7:1>)的值，可用于创建延迟后的异步比较器时钟(CKcmp)来控制比较器(COMP)。这样，利用延迟后的比较器时钟(CKcmp)，延迟控制电路200可以确保SAR ADC 100的位电容器阵列(C1-C9)的电压(Vcmp)具有足够的稳定时间，从而可以提高转换线性度并降低功耗。
图3(a)-图3(c)示出了根据一个实施例的在校准期间信号的时钟时序的时序图。
如图3(a)-图3(c)所示，clk_rd<9:1>可以是SAR ADC电路100的每一位的锁存信号，使用最小位的锁存信号clk_rd<1>来确定转换速度。trig信号是停止校准的指示信号。例如，如果clk_rd<1>的上升沿领先于触发信号的上升沿，则延迟控制电路200的延迟电容器阵列的数字量(例如DL<7:1>)将在下一个转换阶段之前增加1，从而导致增加的环路延迟。如果clk_rd<1>的上升沿滞后于触发信号的上升沿，则校准完成或者以最大时间延迟(Td_max)(例如100ps)完成校准。
图3(c)示出了校准的完成模式。延迟电容器阵列(C1-C6)的数字量(DL<7:1>)将不再增加，环路延迟稳定并停止。因此，最大时间延迟(Td_max)(例如100ps)被确定，并且可以将延迟控制字DL<7:1>的数字量保存到SAR控制电路30的寄存器中。
图4是示出了根据一个实施例的使用延迟控制电路校准SAR ADC电路100的方法流程图。如图1和图2所示，延迟控制电路200可以包括并联延迟电容器阵列(Cd1-Cd7)，其电耦合在第一反相器(INV1)和第二反相器(INV2)之间，并且电耦合至SAR ADC电路100的SAR控制电路30。
第一个反相器(INV1)被配置为从与门(AND)接收异步时钟(ACLK)。第二反相器(INV2)被配置为将由延迟控制电路200生成的延迟后的异步时钟(ACLKd)输出到SAR控制电路30。延迟电容器(Cd1-Cd7)由SAR控制电路30生成的延迟控制字(DL<7:1>)控制，以调整延迟后的异步时钟(ACLKd)。
下面将描述使用延迟控制电路200校准SAR ADC电路100的方法400。
在框402中，在校准开始时，通过延迟控制电路200的第一反相器(INV1)接收异步时钟(ACLK)。
在框404中，在校准开始时，延迟控制电路200从SAR控制电路30接收延迟控制字(DL<7:1>)。
在框406中，由延迟控制电路200基于异步时钟(ACLK)和延迟控制字(DL<7:1>)创建延迟后的异步时钟(ACLKd)。延迟后的异步时钟(ACLKd)由延迟控制电路200生成，并传输到SAR控制电路30。
在框408中，通过调整延迟控制电路200的延迟电容器(Cd1-Cd7)来重复调整延迟后的异步时钟(ACLKd)，以获得延迟后的异步时钟(ACLKd)的最大延迟值(Td_max)。
在框410中，触发以停止校准SAR ADC电路100以确定延迟后的异步时钟(ACLKd)的最大延迟值(Td_max)。
在框412中，将对应于延迟后的异步时钟(ACLKd)的最大时间延迟(Td_max)的延迟控制字(DL<7:1>)的值存储在SAR控制电路30中。
SAR控制电路30寄存器中保存的与最大时间延迟(Td_max)相对应的延迟控制字(DL<7:1>)的值可以用于创建延迟后的异步比较器时钟(CKcmp)来控制比较器(COMP)。如此，利用延迟后的异步比较器时钟(CKcmp)，延迟控制电路200可以确保SAR ADC 100的位电容器阵列(C1-C9)的电压(Vcmp)具有足够的稳定时间，从而可以提高转换线性度并降低功耗。
各种实施例的特征和方面可以被集成到其他实施例中，并且可以在没有示出或描述的所有特征或方面的情况下实现本说明书中示出的实施例。
本领域的技术人员将理解，尽管出于说明的目的已经描述了系统和方法的特定示例和实施例，但是可以在不脱离本申请的精神和范围的情况下进行各种修改。而且，一个实施例的特征可以被合并到其他实施例中，即使那些特征在本说明书内的单个实施例中没有一起描述。因此，本申请由所附权利要求书描述。

Claims (20)

1.一种模数转换器(ADC)电路，包括：
并联连接在采样开关(SW1)和位开关阵列(B1-B9)之间的位电容器阵列(C1-C9)；
比较器(COMP)，其包括电连接到所述采样开关的输入电压端(VCMP)、参考电压端(VREF)以及第一和第二输出端(DCMPp,DCMPn)；
或非门，其电连接到所述比较器的所述第一和第二输出端；
与门，其被配置为基于同步时钟(CLKin)和来自所述或非门作为就绪信号的第一数字输出(D1)创建异步时钟(ACLK)；
延迟控制电路(20)，其被配置为从所述与门接收所述异步时钟并创建延迟后的异步时钟(ACLKd)；和
逐次逼近寄存器(SAR)控制电路(30)，其被配置为从所述比较器接收第二数字输出(D2)，从所述延迟控制电路接收所述延迟后的异步时钟，发送位控制信号(B<9:1>)到所述位电容器，并发送延迟控制字(DL<7:1>)到所述延迟控制电路，其中所述延迟控制电路被配置为创建异步比较器时钟(CKcmp)以控制所述比较器。
2.根据权利要求1所述的ADC电路，其特征在于，所述位开关分别并联连接在所述位电容器和偏置电路。
3.根据权利要求1所述的ADC电路，其特征在于，所述SAR控制电路被配置为在转换模式下输出数字转换器输出(ADC_Dout<9:1>)。
4.根据权利要求1所述的ADC电路，其特征在于，所述延迟控制电路包括耦合在第一反相器(INV1)和第二反相器(INV2)之间的并联延迟电容器阵列(Cd1-Cd7)，其中，所述延迟电容器由所述SAR控制电路生成的所述延迟器控制字控制。
5.根据权利要求4所述的ADC电路，其特征在于，所述延迟控制电路的所述并联延迟电容器阵列分别与并联延迟开关阵列(DL1-DL7)串联连接。
6.根据权利要求4所述的ADC电路，其特征在于，所述延迟控制电路被配置为延迟所述异步时钟以创建所述延迟后的异步时钟，并将所述延迟后的异步时钟输出至所述SAR控制电路。
7.根据权利要求1所述的ADC电路，其特征在于，在校准模式下，所述延迟控制电路被配置为最初以最小控制值(DL<7:0>＝0x0)将所述异步时钟(ACLK)延迟一个初始延迟时间。
8.根据权利要求7所述的ADC电路，其特征在于，在所述校准模式下，所述延迟控制电路被配置所述ADC电路的所有位(B<9:1>)在单个转换阶段被转换的情况下，通过每次以一个额外的延迟时间ΔT重复增加所述延迟时间来保持延迟所述异步时钟。
9.根据权利要求8所述的ADC电路，其特征在于，在所述校准模式下，响应于所述ADC电路的最后一位的就绪信号的上升沿滞后于触发信号(trig)的上升沿，所述延迟控制电路被配置为完成校准模式，并将具有最大时间延迟的延迟控制字的值保存到所述SAR控制电路的寄存器中。
10.根据权利要求1所述的ADC电路，其特征在于，所述延迟控制电路被配置为基于具有最大时间延迟的所述延迟控制字的值来创建所述异步比较器时钟以控制所述比较器。
11.一种延迟控制电路，包括：
并联延迟电容器阵列(Cd1-Cd7)，其耦合在第一反相器(INV1)和第二反相器(INV2)之间，并耦合到逐次逼近寄存器(SAR)控制电路，
其中所述第一反相器被配置为接收异步时钟(ACLK)，其中所述第二反相器被配置为向所述SAR控制电路输出延迟后的异步时钟(ACLKd)，以及其中所述延迟电容器由SAR控制电路生成的延迟控制字(DL<7:1>)控制以调整所述延迟后的异步时钟。
12.根据权利要求11所述的延迟控制电路，其特征在于，所述延迟控制电路还包括分别与所述延迟电容器阵列串联连接的并联延迟开关阵列(DL1-DL7)，其中，所述延迟电容器由延迟控制字通过延迟开关控制。
13.根据权利要求11所述的延迟控制电路，其特征在于，在校准模式下，所述延迟控制电路被配置为以初始延迟值(TD0)将所述异步时钟初始延迟一个延迟时间(TD)，其中所述控制字的初始值设置为最小值(DL<7:0>＝0x0)。
14.根据权利要求13所述的延迟控制电路，其特征在于，在所述校准模式下，所述延迟控制电路被配置为所述ADC电路的所有位(B<9:1>)在单个转换阶段被转换的情况下，通过每次以一个额外的延迟时间(ΔT)重复增加所述延迟时间(TD)来保持延迟所述异步时钟。
15.根据权利要求14所述的ADC电路，其特征在于，在所述校准模式下，响应于所述ADC电路的最后一位的就绪信号的上升沿滞后于触发信号(trig)的上升沿，所述延迟控制电路被配置为完成所述校准模式，并将具有最大时间延迟的所述延迟控制字的值保存到所述SAR控制电路的寄存器中。
16.根据权利要求15所述的ADC电路，其特征在于，所述SAR控制电路被配置为基于所述具有最大时间延迟的所述延迟控制字的值来创建所述异步比较器时钟(CKcmp)。
17.一种使用延迟控制电路校准逐次逼近寄存器(SAR)模数转换器(ADC)电路的方法，所述延迟控制电路包括耦合在第一反相器和第二反相器之间并且耦合到SAR控制电路的并联延迟电容器阵列，其中所述第一反相器被配置为接收异步时钟，所述第二反相器被配置为将延迟后的异步时钟发送至所述SAR控制电路，其中，所述延迟电容器由所述SAR控制电路生成的延迟控制字控制，以调整所述延迟后的异步时钟；
所述方法包括：
由所述延迟控制电路接收所述异步时钟；
由所述延迟控制电路从所述SAR控制电路接收所述延迟控制字；
由所述延迟控制电路根据所述异步时钟和所述延迟控制字创建所述延迟后的异步时钟，以传输至所述SAR控制电路；
通过调整所述延迟电容器以重复调整所述延迟后的异步时钟；
触发以停止校准所述ADC电路以确定所述延迟后的异步时钟的最大延迟值；和
将与所述最大延迟值相对应的所述延迟控制字存储至所述SAR控制电路中。
18.根据权利要求17所述的方法，其特征在于，在校准模式下，所述延迟控制电路被配置为以初始延迟值将所述异步时钟初始延迟一个延迟时间，其中，所述控制字的初始值设置为最小值。
19.根据权利要求18所述的方法，其特征在于，所述延迟控制电路被配置为所述ADC电路的所有位在单个转换阶段中被转换的情况下，通过每次以一个额外的延迟时间重复增加所述延迟时间来保持延迟所述异步时钟。
20.根据权利要求19所述的方法，其特征在于，响应于所述ADC电路的最后一位的就绪信号的上升沿滞后于触发信号的上升沿，所述延迟控制电路被配置为停止校准所述ADC电路。
CN202110026195.7A 2021-01-08 2021-01-08 逐次逼近寄存器模数转换器电路 Pending CN114759926A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110026195.7A CN114759926A (zh) 2021-01-08 2021-01-08 逐次逼近寄存器模数转换器电路
US17/248,659 US11271577B1 (en) 2021-01-08 2021-02-02 Successive-approximation-register analog-to-digital convertor circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110026195.7A CN114759926A (zh) 2021-01-08 2021-01-08 逐次逼近寄存器模数转换器电路

Publications (1)

Publication Number Publication Date
CN114759926A true CN114759926A (zh) 2022-07-15

Family

ID=80473520

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110026195.7A Pending CN114759926A (zh) 2021-01-08 2021-01-08 逐次逼近寄存器模数转换器电路

Country Status (2)

Country Link
US (1) US11271577B1 (zh)
CN (1) CN114759926A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7551061B2 (ja) * 2020-11-12 2024-09-17 サンケン電気株式会社 アナログデジタル変換回路
TWI847433B (zh) * 2022-12-16 2024-07-01 瑞昱半導體股份有限公司 逐漸逼近暫存器式類比數位轉換器與訊號轉換方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6899287B2 (ja) * 2017-09-01 2021-07-07 株式会社日立製作所 逐次比較型アナログデジタル変換器
US10044364B1 (en) * 2017-11-22 2018-08-07 Infinera Corporation Metastability error correction methods and circuits for asynchronous successive approximation analog to digital converter (SAR ADC)
US10454492B1 (en) * 2018-06-19 2019-10-22 Analog Devices, Inc. Analog-to-digital converter speed calibration techniques

Also Published As

Publication number Publication date
US11271577B1 (en) 2022-03-08

Similar Documents

Publication Publication Date Title
US8362940B2 (en) Successive approximation register analog-to-digital converter, and operating clock adjustment method therefor
US10050639B1 (en) Partially asynchronous clock scheme for SAR ADC
US8564352B2 (en) High-resolution phase interpolators
US8193957B2 (en) Successive approximation register analog to digital converter (ADC) and method of adjusting delay thereof
US7439787B2 (en) Methods and apparatus for a digital pulse width modulator using multiple delay locked loops
US7977994B2 (en) Digital pulse-width-modulator with discretely adjustable delay line
US8907834B2 (en) Apparatus and methods for converting analog signal to N-bit digital data
CN107835021B (zh) 一种可变延时异步时序控制电路及控制方法
CN109314521B (zh) 用于时间交错式逐次逼近模数转换器的异步时钟生成
US10236901B1 (en) Circuit for and method of implementing asynchronous clock generation
WO2010115152A1 (en) Techniques for non-overlapping clock generation
US8842029B2 (en) Area-efficiency delta modulator for quantizing an analog signal
CN114759926A (zh) 逐次逼近寄存器模数转换器电路
CN109995371B (zh) 异步sar模数转换器求值相时长的自适应调节电路及方法
JPWO2008020567A1 (ja) Ａ／ｄ変換器
CN110768674A (zh) 模数转换装置、设备以及转换方法
US8928421B2 (en) Control circuit for reducing electromagnetic interference
CN105406868B (zh) 用于模/数转换的自适应计时
TW201112640A (en) ADC-based mixed-mode digital phase-locked loop
Kao et al. A 62.5–625-MHz anti-reset all-digital delay-locked loop
US7982518B1 (en) Controlling timing in asynchronous digital circuits
US7834794B2 (en) A/D converter
JP3810437B2 (ja) モノリシック・アナログ−デジタル変換器
US11184009B2 (en) Delay estimation device and delay estimation method
US10396814B2 (en) Reference voltage control circuit for a two-step flash analog-to-digital converter

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination