CN109314521B - 用于时间交错式逐次逼近模数转换器的异步时钟生成 - Google Patents

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Abstract

一种时钟发生器(500)，包括：第一输入(502)，用以接收全局时钟信号(216)；第二输入(504)，用以接收完成信号(516)；第三输入(506)，用以从比较器(212)接收转换循环中的差分输出(116、312、314)。时钟发生器(500)还包括逻辑电路(508)，逻辑电路(508)被配置为至少部分地基于全局时钟信号(216)和差分输出(116、312、314)生成控制时钟信号(226)，以及将控制时钟信号(226)提供给比较器(212)用于下一个转换循环。逻辑电路(508)还被配置为响应于完成信号(516)禁用控制时钟信号(226)，完成信号(516)指示转换阶段中所需转换循环的完成。

Description

用于时间交错式逐次逼近模数转换器的异步时钟生成
技术领域
本申请的实施例大致涉及时钟发生器，具体地，涉及用于模数转换器的异步时钟发生器。
背景技术
模数转换器(ADC)被用于电子设备中以转换模拟信号用于数字数据处理。具体而言，ADC将模拟信号转换为数字信号，该数字信号是模拟信号的近似值。已经开发了许多类型的ADC以满足各种性能、功率、成本和尺寸要求。最近，商用设备要求更高的速度和更高的分辨率。因此，希望具有更高采样率的ADC(例如，每秒千兆采样的采样速率)。
ADC可以包括比较器和时钟发生器。用于更高采样率的ADC的比较器和时钟发生器会消耗更多的功率，因为它们会以更高的速度切换。因此，比较器和时钟发生器引起的功耗成为高速和低功耗ADC开发中的关键设计考虑因素。
发明内容
一种时钟发生器，包括：第一输入，用以接收全局时钟信号；第二输入，用以接收完成信号；第三输入，用以从比较器接收转换循环中的差分输出；以及逻辑电路，所述逻辑电路被配置为至少部分地基于所述全局时钟信号和所述差分输出生成控制时钟信号，以及将所述控制时钟信号提供给所述比较器用于下一个转换循环；其中所述逻辑电路还被配置为响应于所述完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。
可选地，所述时钟发生器是异步时钟发生器，所述异步时钟发生器形成逐次逼近寄存器模数转换器(SAR ADC)的一部分或耦合至所述SAR ADC。。
可选地，所述全局时钟信号用于控制所述SAR ADC的转换率，其中所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号至相应数字输出信号的逐比特转换。
可选地，所述控制时钟信号的第一边沿被配置为触发所述比较器的比较，所述控制时钟信号的第二边沿被配置为触发所述比较器的复位。
可选地，所述时钟发生器还包括或门，其中所述第一输入和所述第二输入是所述或门的输入。
逐次逼近寄存器模数转换器(SAR ADC)包括时钟发生器。
可选地，所述逻辑电路包括：第一晶体管；第二晶体管，其中所述第一晶体管的漏极耦合到所述第二晶体管的漏极；第三晶体管，所述第三晶体管被配置为接收所述差分输出的第一输出；以及第四晶体管，所述第四晶体管被配置为接收所述差分输出的第二输出；其中所述第三晶体管和所述第四晶体管被耦合在所述第一晶体管和地之间。
可选地，所述逻辑电路还包括被耦合到所述第一晶体管的源极的第五晶体管以及被耦合到所述第五晶体管的栅极的或门。
一种由时钟发生器执行的方法，包括：接收全局时钟信号；从比较器接收差分输出；生成控制时钟信号用于至所述比较器的输入，其中所述控制时钟信号由所述时钟发生器基于所述全局时钟信号和差分输出生成，并且其中所述控制时钟信号用于控制下一个转换循环的启动；以及响应于完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。
可选地，所述方法还包括：基于所述全局时钟信号的第一边沿触发输入信号的采样；以及基于所述全局时钟信号的第二边沿，触发所述采样的输入信号到相应数字输出信号的逐比特转换。
可选地，时钟发生器是异步时钟发生器，所述异步时钟发生器执行接收所述全局时钟信号和所述差分输出的动作、生成所述控制时钟信号的动作以及禁用所述控制时钟信号的动作。
可选地，所述方法还包括：基于所述控制时钟信号的第一边沿触发所述比较器的比较；以及根据所述控制时钟信号的第二边沿触发所述比较器的复位。
一种模数转换器(ADC)，包括：比较器，所述比较器被配置为在转换循环中提供差分输出；逐次逼近寄存器(SAR)，所述SAR被配置为接收来自所述比较器的差分输出，并提供N比特的二进制输出；以及时钟发生器，所述时钟发生器具有输入以接收来自所述比较器的差分输出，所述时钟发生器被配置为生成控制时钟信号用于下一个转换循环的启动，其中所述时钟发生器被配置为响应于完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中N个转换循环的完成。
可选地，所述ADC还包括时钟输入以接收全局时钟信号，其中所述全局时钟信号被配置为控制所述ADC的转换率。
可选地，所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号到相应数字输出信号的逐比特转换。
可选地，所述时钟发生器被配置为基于所述全局时钟信号和来自所述比较器的差分输出生成所述控制时钟信号。
可选地，所述时钟发生器包括或门，所述或门具有第一输入以接收所述全局时钟信号，以及第二输入以接收所述完成信号。
可选地，由所述时钟发生器生成的控制时钟信号是异步时钟信号。
可选地，所述控制时钟信号的第一边沿被配置为触发所述比较器的比较，所述控制时钟信号的第二边沿被配置为触发所述比较器的复位。
一种时间交错式SAR ADC架构，所述时间交错式SAR ADC架构包括所述ADC以及附加的ADC，其中所述ADC与所述附加的ADC进行时间交错。
在详细说明中将描述其他特性、实施例和优点。
附图说明
附图示出了一些特征的设计和功用，其中类似的元件由相同的附图标记表示。这些附图不一定按比例绘制。为了更好地理解如何获得上述和其他的优点和目的，将呈现更具体的描述，它们将在附图中示出。这些附图不应被视为限制权利要求的范围。
图1是描述逐次逼近寄存器(SAR)模数转换器(ADC)的框图；
图2-1描述了具有多个SAR ADC的高速时间交错式SAR ADC架构；
图2-2描述了图2-1中的SAR ADC中的一个SAR ADC的示例；
图3-1是描述异步时钟发生器的电路图；
图3-2示出了具有图3-1的异步时钟发生器的SAR ADC；
图4是描述与图3的时钟发生器相关联的示例性波形的时序图；
图5-1是描述异步时钟发生器的电路图；
图5-2示出了具有图5-1的异步时钟发生器的SAR ADC；
图6是描述与图5的时钟发生器相关联的示例性波形的时序图；
图7描述了由时钟发生器执行的方法。
具体实施方式
下文参考附图描述了各种特征。应当注意，附图未按比例绘制，并且在所有附图中，相似结构或功能的元件由相同的附图标记表示。应当指出，附图仅旨在方便描述特征。它们并非旨在作为对要求保护的发明的详尽描述，或作为对要求保护的发明的范围的限制。另外，图示的示例不需要具有所示的所有方面或优点。结合特定示例描述的方面或优点不一定限于该项目，并且即使未如此示出，也可以在任何其他示例中实践。
一种类型的模数转换器(ADC)是逐次逼近寄存器(SAR)ADC，其将二进制搜索算法应用于模数转换。具体地，在每个转换周期内，SAR ADC对输入电压进行采样，将其与多个阈值电压进行比较，并逐比特地生成相应的数字输出。由于每个转换器只使用一个比较器，因此SAR ADC需要相对较少的功率和较小的外形尺寸。SAR ADC的分辨率的范围为8到16比特，采样率约为每秒几兆采样(Msps)。为了实现更高的采样率，可以采用多个SAR ADC来构建时间交错式SAR ADC。利用这种架构，每个SAR ADC可以轮流对输入信号采样，从而减少后续的采样事件之间的时间间隔。每个SAR ADC的输出被交错以生成数字输出信号用于进一步的数字处理。
图1示出了SAR ADC 100，其包括模拟电压比较器110、SAR 120和数模转换器(DAC)130。在使用期间，SAR ADC 100接收模拟输入电压111，采样器140对模拟输入电压111采样以将采样的电压112提供给比较器110。模拟电压比较器110将采样的输入电压112与DAC130的输出114(例如，近似值或阈值电压)进行比较，并将二进制比较结果116(例如，比较器的差分输出)输出至SAR 120。SAR 120从比较器110接收比较器的输出116，并存储二进制值。SAR 120监测比较器的输出116以查看所存储的二进制值小于还是大于输入电压112，并相应地调整二进制值。SAR 120将该二进制值118提供给DAC 130，DAC 130又将该二进制值的模拟等值(即，DAC 130的输出114)提供给比较器110，用于与近似搜索中的采样的输入电压112进行比较。如果DAC 130的输出114超过了采样的输入电压112，则比较器110使SAR120改变二进制值118。该二进制搜索继续进行直到比较完每一比特为止。在转换结束时，SAR 120提供SAR输出122，该SAR输出122是输入电压的数字近似，用于进一步的数字处理。
SAR ADC 100还从外部时钟发生器接收时钟信号，该外部时钟发生器控制SAR ADC100的转换率。在全局时钟信号的每个周期内，SAR ADC 100具有采样阶段和转换阶段。在采样阶段，SAR ADC 100对模拟输入电压111进行采样并将采样的电压112提供给比较器110。在每个转换阶段，比较器110将采样的电压112与DAC 130的输出114进行比较，并将比较结果提供到SAR 120。在转换阶段结束时，SAR 120逐比特地生成相应的数字SAR输出122，以代表由SAR ADC 100接收的输入电压111(例如，N比特数字输出)。
在时钟信号的转换阶段，对于N比特的SAR ADC，需要N个接续的转换循环。来自控制时钟发生器的控制时钟信号可用于启动每个比特的转换循环。提供这种控制时钟的一种方法是使用同步时钟，其中控制时钟发生器由外部提供，以用控制时钟驱动SAR ADC内的逻辑。然而，分配和缓冲高速时钟(特别是在超高速时间交错式SAR ADC的情况下)使得同步时钟的方法极度耗电。另一种方法是使用异步时钟，其中控制时钟信号以异步方式在内部生成，以驱动SAR ADC内的相应逻辑。由于它不需要分配和重新路由超高速时钟，因此与同步时钟相比，异步时钟的功率效率更高。因此，可能希望在超高速的时间交错式ADC中应用异步时钟。
图2-1示出了高速时间交错式ADC架构200。高速时间交错式ADC架构200包含32个相同的SAR ADC 210。在一些情况下，每个SAR ADC可具有图1的SAR ADC 100中所示的相同或相似的组件。具体地，类似于图1的SAR ADC 100，每个SAR ADC 210包括比较器212、SAR以及DAC。应当指出，为了说明的简洁，SAR和DAC未在图2-1中的SAR DAC 210中示出。另外，为简化起见，不再重复类似于图1中描述的组件的详细描述。关于架构200中的时钟，每个SARADC 210由相应的全局时钟信号216(adc_clk[x](x＝0,...,31))时钟控制，使得每个SARADC 210轮流对输入信号采样。全局时钟信号216可以由多相时钟提供。另外，在每个SARADC 210内部提供有本地异步控制时钟发生器214，以生成异步控制时钟信号，从而控制转换阶段中每个比特转换的转换循环的启动。每个异步控制时钟信号与提供全局时钟信号216的相应全局时钟同步。
虽然显示了32个SAR ADC 210，但是在其他示例中，ADC架构200可以具有其他数量的SAR ADC 210。例如，在其他实施例中，SAR ADC 210的数量可以大于32或小于32(例如，16、8、4、2等)。而且，在其他实施例中，ADC架构200中的SAR ADC 210不需要是相同的。相反，SAR ADC 210中的一个或多个SAR ADC 210的配置可以与ADC架构200中的其他SAR ADC 210的配置不同。
图2-2详细示出了一个SAR ADC 200的示例。SAR ADC 210包括模拟电压比较器212、本地异步控制时钟发生器214、SAR 120和DAC 130。控制时钟发生器214被配置以为比较器212和SAR 120提供时钟信号。控制时钟发生器214被配置为至少响应于块时钟信号216和从比较器212接收的比较输出116而生成控制时钟信号226。来自控制时钟发生器214的控制时钟信号226被提供给：(1)SAR 120，以触发SAR 120存储比较器的输出116；以及(2)比较器212，以通过将下一比特与DAC 130的输出114(例如，近似或阈值电压)进行比较来启动新的转换循环。
当全局时钟信号216处于采样阶段时，SAR ADC 210对模拟输入电压111进行采样并将采样的电压112提供给比较器212。当全局时钟信号216进入转换阶段时，模拟电压比较器212比较采样的输入电压112与DAC 130的输出114(例如，近似或阈值电压)，并将二进制比较结果116(例如，比较器的差分输出)输出到SAR 120。在一个转换循环完成后，控制时钟信号226启动下一个转换循环，并且比较器212对下一个比特进行比较。转换循环继续，直到全局时钟信号216的转换阶段结束。
图3-1是描述异步控制时钟发生器300的示例的电路图，该异步控制时钟发生器300可以被实现为图2-1的架构200中的每个SAR ADC 210中的异步控制时钟发生器214。图3-2示出了具有图3-1的异步控制时钟发生器300的SAR ADC。图4是说明与异步控制时钟发生器300相关的波形的时序图。
如图3-1和3-2所示，异步控制时钟发生器300包括逻辑电路，该逻辑电路被配置为生成控制时钟信号226，控制时钟信号226控制/启动转换循环。逻辑电路包括第一晶体管302(例如，PMOS晶体管)和第二晶体管303(例如，NMOS晶体管)，第二晶体管303的漏极端耦合到第一晶体管302的漏极端。第一晶体管302的栅极端和第二晶体管303的栅极端被配置为从SAR ADC 210外部的主时钟发生器接收全局时钟信号216。异步控制时钟发生器300的逻辑电路还包括被耦合在第一晶体管302的漏极端与地之间的第三晶体管304(例如，NMOS晶体管)和第四晶体管305(例如，NMOS晶体管)。第三和第四晶体管304、305的栅极被配置为分别接收比较器的差分输出312、314。此外，异步控制时钟发生器300的逻辑电路还包括反相器(inverter)318/319、可切换电容器308/309、或门307以及第五晶体管306(例如，PMOS晶体管)。如图所示，第五晶体管306被耦合到第一晶体管302的源极，并且或门307被耦合到第五晶体管306的栅极。在异步控制时钟发生器300中的晶体管302、303、304、305、306(其中，例如，晶体管302、306可以是PMOS晶体管，晶体管303、304、305可以是NMOS晶体管)被配置以用作开关。对于PMOS晶体管，当晶体管的栅极电压为低(例如，低于阈值电压)时晶体管导通，当晶体管的栅极电压为高(例如，高于阈值电压)时晶体管截止。对于NMOS晶体管，当栅极电压为高时晶体管导通，当栅极电压为低时晶体管截止。另外，反相器318、319以及可切换电容器308、309被配置为在启动下一个转换循环之前控制延迟量。
参照图3-2和图4，在第一晶体管302和第二晶体管303处接收的全局时钟信号216控制SAR ADC 210的转换率。当全局时钟信号216处于高态时，SAR ADC 210处于采样阶段。当全局时钟信号216处于低态时，SAR ADC 210处于转换阶段。具体地，当全局时钟信号216为高(即，在采样阶段)时，第一晶体管302截止，第二晶体管303导通。当第二晶体管303导通时，控制时钟信号226接地。因此，控制时钟信号226为低。当全局时钟信号216从高变为低(即，进入转换阶段)时，第一晶体管302导通，第二晶体管303截止。控制时钟信号226通过第一晶体管302和第五晶体管306被连接到Vcc。因此，控制时钟信号226从低变为高。控制时钟信号226被提供给比较器212。控制时钟信号226的高态触发比较器212进行比较(即，启动转换循环)。当采样的信号112大于来自DAC 130的输出114时，比较器差分输出312变为高态。当采样的信号112小于来自DAC 130的输出114时，比较器差分输出314变为高态。一旦比较器差分输出312和314中的一个从低变为高，则相应的晶体管304/405导通。控制时钟信号226通过晶体管304/305连接到地，因此控制时钟信号226从高变为低。在一定延迟(即，控制时钟信号226通过两个反相器318、319)之后，或门逻辑307输出低态，并且第五晶体管306导通。结果，控制时钟信号226通过第一和第五晶体管302、306连接到Vcc。响应于控制时钟信号226的断言(assertion)，启动下一个转换循环。
参考图4，从SAR ADC 210外部的主时钟发生器生成的全局时钟信号216在每个周期中具有采样阶段320a和转换阶段320b。当全局时钟信号216处于高态时，SAR ADC 210处于采样阶段320a，对输入信号进行采样。当全局时钟信号216从高变为低时，SAR ADC 210进入转换阶段320b。在每个转换阶段320b，存在由异步控制时钟信号226控制的多个转换循环(例如，用于8比特SAR ADC的8个转换循环)(在图4中示出)，其中异步控制时钟信号226由异步控制时钟发生器300生成。
如图4所示，在每个转换循环(例如，C1)内，SAR ADC 210具有比较阶段330a和复位阶段330b。在比较阶段330a(即，当控制时钟信号226处于高态时)，SAR ADC 210的比较器212执行比较并将比较器差分输出312和314提供给异步控制时钟发生器300。一旦比较器差分输出312和314中的一个变为高时，异步控制时钟信号226被拉低(因为控制时钟信号226通过NMOS逻辑304/305连接到地)进入复位阶段330b。在复位阶段330b(即，当控制时钟226为低时)，比较器212被复位。在一定延迟之后(该延迟由可切换电容器308、309和图3-1的两个反相器318、319控制)，异步控制时钟信号226被拉高以启动下一个转换循环。对于8比特SAR ADC，需要至少8个连续的循环来解析所有比特。
每个转换循环(即，异步控制时钟信号226的周期)的时间可以是或不是恒定的，并且其取决于采样的输入。当提供给比较器212的采样的输入电压与阈值电压接近时，用于比较的时间可能更长。在这方面，转换所有比特所需的总时间可以是变化的。因此，全局时钟信号216的转换阶段320b通常保持较大，以便允许SAR ADC解析所有比特。如图4所示，即使在所有比特的转换(例如，循环C1-C8中的8个循环)完成之后，异步控制时钟信号226仍保持在转换阶段320b中运行(即，作为循环CXs)。这样的运行会消耗功率，并且可能降低SAR ADC210的功率效率。
当比较器和异步控制时钟发生器以更高速度(例如10GHz或更高)切换时，它们会消耗更多功率。如果有多个ADC在运行，功耗会更明显。例如，包含32个SAR ADC的、图2-1的高速时间交错式ADC架构200必须使用32个本地异步控制时钟发生器。因此，可能希望减少由异步控制时钟发生器引起的功耗。
图5-1是描绘时钟发生器500的电路图。时钟发生器500可以是节能的异步控制时钟发生器。而且，在一些情况下，时钟发生器500可以被实现为图2-1的架构200中的异步控制时钟发生器214，并类似地实现在图2-2中的SAR ADC中。图5-2显示具有图5-1的时钟发生器500的SAR ADC。图6是描绘与异步时钟发生器500相关的波形的时序图。应当指出，与图3-1中的元件相同的图5-1中的元件具有相同的附图标记，因此这里不再重复描述。类似地，与图3-2中的元件相同的图5-2中的元件具有相同的附图标记，因此这里不再重复描述。
如图5-1和5-2所示，时钟发生器500包括用于接收全局时钟信号216的第一输入502、用于接收完成信号516的第二输入504以及用于从比较器212接收转换循环中的差分输出312/314的第三输入506。时钟发生器500还包括逻辑电路508，以生成控制时钟信号226。除了图3-1中的元件以外，时钟发生器500还包括或逻辑(或门)510，以接收：(1)控制SARADC的转换率的全局时钟信号216以及(2)完成信号516。全局时钟信号216是从SAR ADC 210外部的主时钟发生器提供的。完成信号516是指示所有比特的转换是否完成的信号。可以通过使用移位寄存器来跟踪已经解析的比特而生成完成信号516。在另一示例中，可以通过使用来自要解析的最后一个比特的锁存输出来生成完成信号516。因此，在一些实施例中，SARADC可以包括一个或多个移位寄存器，和/或一个或多个锁存器，用于跟踪已经解析的比特，或用于指示解析的比特。所述一个或多个移位寄存器和/或一个或多个锁存器可以被配置为提供完成信号516。
如参照图3-1和3-2而类似讨论的，或逻辑510的输出被提供到第一晶体管302和第二晶体管303的栅极端。第一晶体管302的漏极端被耦合到第二晶体管303的漏极端。第二晶体管303被耦合在第一晶体管302和地之间。时钟发生器500还包括被耦合在第一晶体管302的漏极端与地之间的第三和第四晶体管304、305。第三和第四晶体管304、305被配置为分别接收比较器的差分输出312、314。类似于异步控制时钟发生器300，时钟发生器500还包括反相器318、319，可变电容器308、309，或门307以及第五晶体管306。
参考图5-2和图6，在使用期间，时钟发生器500接收全局时钟信号216和完成信号516。当SAR ADC 210处于采样阶段320a时，全局时钟信号216处于高态；当SAR ADC 210处于转换阶段320b时，全局时钟信号216处于低态。完成信号516保持低直到所有比特的转换循环完成。当所有比特都被解析时，完成信号被设置为高。当接收的全局时钟信号216为高时(即，在采样阶段320a中)，无论完成信号516的状态如何，或逻辑510的输出始终为高。因此，第一晶体管302截止并且第二晶体管303导通。当第二晶体管303导通时，控制时钟信号226接地。当接收的全局时钟信号216从高变为低(进入转换阶段320b)并且完成信号516为低时，或逻辑510的输出为低。然后，第一晶体管302被导通，第二晶体管303被截止。控制时钟信号226通过PMOS逻辑302和306被连接到VCC。控制时钟信号226被提供到比较器212。控制时钟信号226的高态触发比较器212进行比较(即，启动转换循环)。当采样的信号112大于来自DAC 130的输出114时，差分输出312变为高态。当采样的信号112小于来自DAC 130的输出114时，差分输出314变为高态。一旦比较器差分输出312和314中的一个从低变为高，相应的晶体管304/305导通。控制时钟信号226被连接到地，因此控制时钟信号226从高变为低。在一定延迟(由两个反相器318、319以及可切换电容器308、309控制)之后，或逻辑307输出低态，并且第五晶体管306被导通。结果，控制时钟信号226通过第一晶体管302和第五晶体管306连接到VCC。响应于控制时钟信号226的高态，下一个转换循环被启动。在最后一个比特被解析(即，比较器差分输出312/314对于最后一个比特从低电变为高)时，完成信号516被断言(asserted)。或逻辑510的输出为高。第一晶体管302截止，第二晶体管303导通。因此，控制时钟信号226通过第二晶体管303连接到地，并保持为低。结果，时钟发生器500被禁用直到转换阶段320b结束为止。比较器212也停止进行比较，因为没有更多的控制时钟信号来触发转换循环。
如图6的时序图所示，当转换在解析最后一个比特(即，循环C8)而结束时，完成信号516被设置为高，并且或逻辑510输出信号以禁用异步时钟发生器。结果是，一旦SAR转换成功完成，异步控制时钟信号226就不再触发(toggling)。
用于关闭时钟发生器500的完成信号的引入不会与异步时钟性能(例如速度和抖动)进行交换。在这方面，它对于高速ADC的高速和低功率时钟电路是有用的。应当指出，本申请的实施例不限于用于时间交错式ADC的异步时钟生成。它还适于为本地异步时钟的高速多核系统的节能。
图7描绘了由时钟发生器执行的方法700。方法700包括接收全局时钟信号(步骤702)，以及从比较器接收差分输出(步骤704)。在一些情况下，步骤702可以由时钟发生器(例如参照图5-2描述的时钟发生器500)执行。而且，在一些情况下，差分输出可以是从比较器212提供的差分输出312、314，并且可以由时钟发生器500经由输入506接收。
回到图7，方法700还包括生成控制时钟信号用于至比较器的输入(步骤706)。在一些实施例中，控制时钟信号由图5-2的时钟发生器500基于全局时钟信号216和差分输出312、314而生成，其中控制时钟信号用于控制下一个转换循环的启动。而且，在一些情况下，步骤706可以由参照图5-1和5-2所讨论的逻辑电路508执行。
回到图7，方法700还包括响应于完成信号禁用控制时钟信号，其中所述完成信号指示转换阶段中所需转换循环的完成(步骤708)。在一些实施例中，完成信号可以是参照图5-1和5-2描述的完成信号516。完成信号用于指示是否所有比特的转换已完成。可以通过使用移位寄存器来跟踪已经解析的比特来生成完成信号。在另一示例中，可以通过使用来自要解析的最后一位比特的锁存输出来生成完成信号。因此，在一些实施例中，该方法可以包括提供一个或多个移位寄存器和/或一个或多个锁存器，用于跟踪已经解析的比特或者用于指示已解析的比特。所述一个或多个移位寄存器和/或一个或多个锁存器可以被配置为提供完成信号。
在一些情况下，方法700还可以包括：基于全局时钟信号的第一边沿触发输入信号的采样；以及，基于全局时钟信号的第二边沿，触发采样的输入信号到相应数字输出信号的逐比特转换。另外，在一些情况下，方法700还可以包括：基于控制时钟信号的第一边沿触发比较器的比较；以及基于控制时钟信号的第二边沿触发比较器的复位。在一些情况下，可以采用控制时钟信号的高态来触发比较器进行比较(即，启动转换循环)。触发采样、触发比较和触发比较器复位的技术已在上面参考图3-2、图4、图5-1、图5-2和图6描述，这里不再重复。
另外，在一些实施例中，在方法700中，时钟发生器可以是异步时钟发生器，其执行接收全局时钟信号和差分输出的动作、生成控制时钟信号的动作和禁用控制时钟信号的动作。
本申请的实施例提供用于超高速SAR ADC的节能的异步时钟发生器。用于降低异步控制时钟发生器的功耗的方法是通过在转换完成时自动关闭本地控制时钟而提供的。当本地异步控制时钟被禁用时，它不会启动下一次比较，从而阻止比较器进行另一次比较。在某些情况下，使用上述技术，可以通过使用结合图5-1描述的架构而节省至少10％，更优选地至少15％，甚至更优选地至少20％或更高，例如约25％(例如，25％±3％)的功率。
尽管已经示出和描述了特定的特征，但是应当理解，它们并不旨在限制所要求保护的申请，并且对于本领域技术人员来说显而易见的是，在不脱离本申请的精神和范围的情况下可以进行各种改变和修正而不背离所要求保护的发明的精神和范围。因此，说明书和附图应被视为说明性的而非限制性的。要求保护的发明旨在覆盖替代物、修正物和等价物。

Claims (15)

1.一种时钟发生器，其特征在于，所述时钟发生器包括：
第一输入，用以接收全局时钟信号；
第二输入，用以接收完成信号；
第三输入，用以从比较器接收转换循环中的差分输出；以及
逻辑电路，所述逻辑电路被配置为基于所述全局时钟信号和所述差分输出生成控制时钟信号，以及将所述控制时钟信号提供给所述比较器用于下一个转换循环；
其中所述逻辑电路还被配置为响应于所述完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中所需转换循环的完成。
2.根据权利要求1所述的时钟发生器，其特征在于，所述时钟发生器是异步时钟发生器，所述异步时钟发生器形成逐次逼近寄存器模数转换器SAR ADC的一部分或耦合至所述SAR ADC。
3.根据权利要求2所述的时钟发生器，其特征在于，所述全局时钟信号控制所述SARADC的转换率，其中所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号至相应数字输出信号的逐比特转换。
4.根据权利要求1所述的时钟发生器，其特征在于，所述控制时钟信号的第一边沿被配置为触发所述比较器的比较，所述控制时钟信号的第二边沿被配置为触发所述比较器的复位。
5.根据权利要求1所述的时钟发生器，其特征在于，所述时钟发生器还包括或门，其中所述第一输入和所述第二输入是所述或门的输入。
6.根据权利要求1所述的时钟发生器，其特征在于，所述逻辑电路包括：
第一晶体管；
第二晶体管，其中所述第一晶体管的漏极耦合到所述第二晶体管的漏极；
第三晶体管，所述第三晶体管被配置为接收所述差分输出的第一输出，其中所述第三晶体管的漏极耦合到所述第一晶体管的漏极，所述第三晶体管的源极耦合到地；以及
第四晶体管，所述第四晶体管被配置为接收所述差分输出的第二输出，其中所述第四晶体管的漏极耦合到所述第一晶体管的漏极，所述第四晶体管的源极耦合到地。
7.根据权利要求6所述的时钟发生器，其特征在于，所述逻辑电路还包括被耦合到所述第一晶体管的源极的第五晶体管以及被耦合到所述第五晶体管的栅极的或门。
8.一种模数转换器ADC，其特征在于，所述ADC包括：
比较器，所述比较器被配置为在转换循环中提供差分输出；
逐次逼近寄存器SAR，所述SAR被配置为接收来自所述比较器的差分输出，并提供N比特的二进制输出；以及
时钟发生器，所述时钟发生器具有输入以接收来自所述比较器的差分输出，所述时钟发生器被配置为基于全局时钟信号和所述差分输出生成控制时钟信号启动下一个转换循环，其中所述时钟发生器被配置为响应于完成信号禁用所述控制时钟信号，所述完成信号指示转换阶段中N个转换循环的完成。
9.根据权利要求8所述的ADC，其特征在于，所述ADC还包括时钟输入以接收全局时钟信号，其中所述全局时钟信号控制所述ADC的转换率。
10.根据权利要求9所述的ADC，其特征在于，所述全局时钟信号的第一边沿被配置为触发输入信号的采样，所述全局时钟信号的第二边沿被配置为触发所述采样的输入信号到相应数字输出信号的逐比特转换。
11.根据权利要求9所述的ADC，其特征在于，所述时钟发生器被配置为基于所述全局时钟信号和来自所述比较器的差分输出生成所述控制时钟信号。
12.根据权利要求9所述的ADC，其特征在于，所述时钟发生器包括或门，所述或门具有第一输入以接收所述全局时钟信号，以及第二输入以接收所述完成信号。
13.根据权利要求8所述的ADC，其特征在于，由所述时钟发生器生成的控制时钟信号是异步时钟信号。
14.根据权利要求8所述的ADC，其特征在于，所述控制时钟信号的第一边沿被配置为触发所述比较器的比较，所述控制时钟信号的第二边沿被配置为触发所述比较器的复位。
15.一种时间交错式SAR ADC架构，其特征在于，所述时间交错式SAR ADC架构包括根据权利要求8所述的ADC以及至少一个附加的根据权利要求8所述的ADC，其中根据权利要求8所述的ADC与所述至少一个附加的根据权利要求8所述的ADC时间交错。
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