KR101524982B1 - 비동기식 연속 근사 레지스터 아날로그 디지털 변환기 및 그에 포함되는 내부 클럭 발생기 - Google Patents

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Abstract

비동기식 연속 근사 레지스터 아날로그 디지털 변환기 및 그에 포함되는 내부 클럭 발생기가 개시된다. 연속 근사 레지스터 아날로그 디지털 변환기에 포함되는 내부 클럭 발생기는, 최종 내부 클럭과 다음 외부 클럭의 발생 시점을 감지하여 업 펄스 또는 다운 펄스를 생성하는 검출부; 및 상기 업 펄스 또는 다운 펄스에 따라 바이어스 전압을 제어하여 지연 시간을 증가 또는 감소시키는 딜레이 블록을 포함한다.

Description

비동기식 연속 근사 레지스터 아날로그 디지털 변환기 및 그에 포함되는 내부 클럭 발생기{Asynchronous SAR ADC and internal clock generator included the SAR ADC}
본 발명은 내부 클럭이 온도와 코너의 변화에 상관없이 안정된 동작을 유지할 수 있는 비동기식 연속 근사 레지스터 아날로그 디지털 변환기에 관한 것이다.
모바일 기기와 같은 저전력 어플리케이션의 사용 증대에 따라 적은 면적과 저전력의 장점을 갖는 비동기식 연속 근사 레지스터 아날로그 디지털 변환기(SAR ADC: Successive Approximation Resister Analog-to-Digital Converters, 이하 SAR ADC라 칭하기로 함)의 필요성은 더욱 증대되고 있다.
비동기식 SAR ADC는 하나의 외부 클럭에 원하는 비트(bit) 수만큼 내부 클럭을 발생시켜 빠른 변환속도를 갖는 장점이 있다. 그러나, 비동기식 SAR ADC는 커패시터 디지털 아날로그 변환기(CDAC: Capacitor Digital-to-Analog Converter)의 안정화 시간을 보장하기 위한 딜레이 블록이 코너와 온도 변화에 따라 지연 시간이 수동적으로 변하는 단점을 가지고 있다. 즉, 비동기식 SAR ADC는 코너와 온도 변화에 따라 딜레이 블록이 발생시키는 지연 시간들이 수동적으로 변하게 되며, 이는 SAR ADC가 포함하는 커패시터 DAC의 안정화 에러와 같은 문제를 발생시키거나 하나의 외부 클럭내에서 모든 비트를 변환하지 못하는 문제를 야기시킨다.
본 발명은 내부 클럭이 코너의 변화와 회로의 전체 또는 일부분의 온도 변화에 상관없이 안정된 동작을 유지할 수 있는 비동기식 연속 근사 레지스터 아날로그 디지털 변환기를 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 내부 클럭 온도와 코너 변화에 상관없이 안정된 동작을 유지할 수 있는 비동기식 연속 근사 레지스터 아날로그 디지털 변환기 및 그에 포함되는 내부 클럭 발생기가 제공된다.
본 발명의 일 실시예에 따르면, 최종 내부 클럭과 다음 외부 클럭의 발생 시점을 감지하여 업 펄스 또는 다운 펄스를 생성하는 검출부; 및 상기 업 펄스 또는 다운 펄스에 따라 바이어스 전압을 제어하여 지연 시간을 증가 또는 감소시키는 딜레이 블록을 포함하는 SAR ADC에 포함되는 내부 클럭 발생기가 제공될 수 있다.
상기 검출부는, 상기 최종 내부 클럭이 상기 다음 외부 클럭보다 먼저 감지되면, 상기 업 펄스를 생성하고, 상기 다음 외부 클럭이 상기 최종 내부 클럭보다 먼저 감지되면, 상기 다운 펄스를 생성할 수 있다.
상기 딜레이 블록은, 상기 업 펄스에 따라 상기 바이어스 전압을 상승시켜 상기 지연 시간을 감소시키고, 상기 다운 펄스에 따라 상기 바이어스 전압을 감소시켜 상기 지연 시간을 증가시킬 수 있다.
상기 딜레이 블록은, 상기 업 펄스 또는 상기 다운 펄스에 따라 상기 바이어스 전압을 상승 또는 감소시키는 딜레이 컨트롤러;와 상기 바이어스 전압의 상승 또는 감소에 따라 지연 시간을 증가 또는 감소시키는 인버터 체인을 포함할 수 있다.
상기 딜레이 블록의 구동을 위한 구동 신호를 생성하여 출력하는 구동신호 생성부를 더 포함할 수 있다.
상기 구동 신호에 따라 n개의 내부 클럭을 순차적으로 생성하는 플립플롭 어레이를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 비교기; 및 상기 비교기의 출력 신호에 따라 n개의 내부 클럭을 생성하는 내부 클럭 발생기를 포함하되, 상기 내부 클럭 발생기는 최종 발생된 내부 클럭과 다음 외부 클럭의 발생 시점을 감지하여 바이어스 전압을 제어함으로써 상기 비교기의 동작을 위한 지연 시간을 증가 또는 감소시키는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기가 제공될 수 있다.
본 발명의 일 실시예에 따른 비동기식 연속 근사 레지스터 아날로그 디지털 변환기를 제공함으로써, 내부 클럭 온도와 코너 변화에 상관없이 안정된 동작을 유지할 수 있다.
도 1은 종래의 SAR ADC의 구조를 개략적으로 도시한 도면.
도 2는 본 발명의 일 실시예에 따른 비동기식 SAR ADC의 내부 구성을 도시한 블록도.
도 3은 본 발명의 일 실시예에 따른 딜레이 블록의 스케메틱을 나타낸 도면.
도 4 및 도 5는 본 발명의 일 실시예에 따른 최종 내부 클럭과 외부 클럭의 발생 시점을 설명하기 위해 도시한 도면.
도 6에는 종래와 본 발명의 일 실시예에 따른 SAR ADC에 대한 시뮬레이션 결과를 도시한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 종래의 SAR ADC의 구조를 개략적으로 도시한 도면이다.
도 1을 참조하면, 종래의 SAR ADC는 비교기(110), 연속 근사 레지스터 로직(120)(이하 SAR 로직이라 칭하기로 함) 및 커패시터 디지털 아날로그 변환부(130)(이하 CDAC라 칭하기로 함)를 포함하여 구성된다.
도 1에 도시된 바와 같이, 비동기식 SAR ADC(100)는 비교기(110)의 출력이 SAR 로직(120)을 통해 CDAC(130)로 입력되어 아날로그-디지털 변환이 수행되는 구조이다.
동기식 SAR ADC의 경우 순차적으로 진행되는 아날로그-디지털 변환이 외부 클럭에 의해 동기화되지만 비동기식 SAR ADC는 내부 로직에 의해 아날로그-디지털 변환이 수행된다.
비교기(110)는 CDAC(130)의 출력을 입력받고, 입력된 CDAC(130)의 출력이 지정된 값(예를 들어, 0)보다 큰지 또는 작은지를 판단하여 판단 결과를 SAR 로직(120)으로 출력하는 기능을 한다.
이러한 비교기(110)의 정확한 비교를 위해서는 CDAC(130)의 아날로그 전압이 충분히 안정화되기 위한 시간이 요구된다. 일반적으로 비동기식 SAR ADC에서는 딜레이 블록을 이용하여 이를 구현한다.
딜레이 블록은 일반적으로 롱 채널 인버터 체인으로 구현되거나 인버터 체인의 각 인버터 사이에 커패시터를 추가하여 구현될 수 있다. 이러한 딜레이 블록은 주어진 온도범위와 코너를 모두 고려하여 최악의 상황에서도 아날로그-디지털 변환이 수행되도록 설계되어야 한다. 그러나 기존의 딜레이 블록은 온도와 코너가 변함에 따라 수동적으로 지연 시간이 변하게 되는 문제가 있다. 이로 인해 특정 온도와 코너에서 지연되는 시간이 과도하게 짧아질 수 있고, 이에 따라 CDAC(130)의 안정화 시간을 보장하지 못하게 되고, 전체 회로의 성능 저하를 야기하는 문제가 발생한다.
SAR 로직(120)은 연속 근사(Successive Approximation) 동작을 수행하여 n비트의 디지털 신호를 출력한다. 또한, SAR 로직(120)은 비교기(110)의 출력을 입력받고 입력된 비교기(110)의 출력을 CDAC(130)로 출력하는 기능을 한다.
도 2는 본 발명의 일 실시예에 따른 비동기식 SAR ADC의 내부 구성을 도시한 블록도이고, 도 3은 본 발명의 일 실시예에 따른 딜레이 블록의 스케메틱을 나타낸 도면이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 최종 내부 클럭과 외부 클럭의 발생 시점을 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비동기식 SAR ADC(200)는 비교기(210)와 내부 클럭 발생기(220)를 포함하여 구성된다.
비교기(210)는 내부 클럭 발생기(220)의 출력을 입력받고, 내부 클럭 발생기(220)의 출력에 따라 동작된다. 비교기(210)는 내부 클럭 발생기(220)를 통해 출력된 출력 신호가 지정된 값(예를 들어, 0)보다 큰지 또는 작은지를 판단하여 판단 결과를 내부 클럭 발생기(220)로 출력하는 기능을 한다.
내부 클럭 발생기(220)는 하나의 외부 클럭 신호를 이용하여 n개의 내부 클럭 신호를 발생하는 기능을 수행한다.
내부 클럭 발생기(220)는 도 2에 도시된 바와 같이, 플립플롭 어레이(221), 구동신호 생성부(222), 검출부(223), 딜레이 블록(224)을 포함하여 구성된다.
플립플롭 어레이(221)는 구동신호 생성부(222)를 통해 입력된 구동 신호(CKcomp)에 따라 동작되어 CDAC를 구동하는데 필요한 n개의 내부 클럭 신호를 출력하는 기능을 수행한다. 플립플롭 어레이(221)는 구동 신호(CKcomp)마다 각각의 플립플롭을 통해 순차적으로 하나의 내부 클럭 신호를 출력할 수 있다.
결과적으로 플립플롭 어레이(221)는 구동신호 생성부(222)를 통해 입력된 구동 신호(CKcomp)에 따라 동작되어 CDAC의 n개의 커패시터를 순차적으로 구동하는 내부 클럭(ICK)을 순차적으로 발생시키며, CDAC는 내부 클럭(ICK)에 동기화되어 비교기(210)를 통해 입력되는 판단 결과를 이용하여 순차적으로 변환을 수행할 수 있다.
이때, 이해와 설명의 편의를 도모하기 위해 도 2를 참조하여 가장 먼저 출력되는 신호를 제1 내부 클럭 신호라 칭하며, 가장 나중에 출력되는 신호를 제n 내부 클럭 신호라 칭하기로 하자. 각각의 내부 클럭 신호는 각각 한 사이클(cycle) 간격으로 출력될 수 있다.
플립플롭 어레이(221)를 통해 출력되는 가장 마지막 내부 클럭 신호(즉, 제n 내부 클럭 신호)는 검출부(223)로도 출력될 수 있다.
검출부(223)는 플립플롭 어레이(221)를 통해 입력되는 가장 마지막 내부 클럭 신호(즉, 제n 내부 클럭 신호)와 다음 외부 클럭 신호를 이용하여 지연 시간의 증가 또는 감소 여부를 결정하는 기능을 수행한다.
즉, 검출부(223)는 플립플롭 어레이(221)를 통해 입력되는 제n 내부 클럭 신호와 다음 외부 클럭 신호 중 어느 신호가 먼저 발생하는지 여부를 감지하고, 감지 결과에 따라 지연 시간을 증가 또는 감소 여부를 결정할 수 있다.
예를 들어, 검출부(223)는 플립플롭 어레이(221)에 의해 발생된 가장 마지막 내부 클럭 신호(즉, 제n 내부 클럭 신호)가 다음 외부 클럭 신호보다 먼저 감지되는 경우, 다운 펄스를 딜레이 블록(224)으로 출력한다.
그러나 만일 플립플롭 어레이(221)에 의해 발생된 가장 마지막 내부 클럭 신호(즉, 제n 내부 클럭 신호)보다 다음 외부 클럭 신호가 먼저 감지되는 경우, 검출부(223)는 업 펄스를 딜레이 블록(224)으로 출력할 수 있다.
구동신호 생성부(222)는 구동 신호를 생성하여 플립플롭 어레이(221)와 딜레이 블록(224)으로 출력한다.
딜레이 블록(224)은 구동신호 생성부(222)에 의해 입력된 구동 신호에 따라 동작되어 지연 시간을 상승 또는 감소시키는 기능을 수행한다.
딜레이 블록(224)은 도 2에 도시된 바와 같이, 딜레이 컨트롤러(225)와 인버터 체인(226)을 포함하여 구성된다.
딜레이 블록(224)의 스케메틱은 도 3에 도시된 바와 같다.
도 3에 도시된 바와 같이, 딜레이 컨트롤러(0는 인버터 체인(226)에 바이어스 전압이 조정 가능한 트랜지스터(M1)과 바이어스 전압을 제어하기 위한 회로들로 구성된다.
예를 들어, 도 4에 도시된 바와 같이 마지막 내부 클럭(제n 내부 클럭)(410)이 다음 외부 클럭(420)보다 먼저 발생(감지)되면, 검출부(223)는 다운 펄스를 딜레이 블록(224)의 딜레이 컨트롤러(225)로 출력한다.
이에 따라, 딜레이 컨트롤러(225)는 검출부(223)를 통해 입력된 다운 펄스에 따라 Cbias를 방전하고 바이어스 전압(Vbias)를 감소시킨다. 이와 같은 바이어스 전압(Vbias) 감소에 따라 결과적으로 딜레이 블록(224)은 지연 시간을 상승시켜 비교기(210)로 출력하게 된다.
그러나 만일 도 5에 도시된 바와 같이 마지막 내부 클럭(제n 내부 클럭)(510) 보다 다음 외부 클럭(520)이 먼저 발생(감지)되면, 검출부(223)는 업 펄스를 딜레이 컨트롤러(225)로 출력한다.
이에 따라 딜레이 컨트롤러(225)는 검출부(223)를 통해 입력된 업 펄스에 따라 Cbias를 충전하여 바이어스 전압(Vbias)를 상승시키게 된다. 이러한 바이어스 전압의 상승에 따라 결과적으로 딜레이 블록(224)은 지연 시간을 감소시켜 비교기(210)로 출력하게 된다.
상술한 바와 같이, 외부 클럭에 따라 업 펄스 또는 다운 펄스를 동기화하여 새로운 아날로그 입력이 샘플링될때마다 바이어스 전압(Vbias)를 재조정하여 지연 시간을 최적화할 수 있는 이점이 있다.
도 6에는 종래와 본 발명의 일 실시예에 따른 SAR ADC에 대한 시뮬레이션 결과를 도시한 도면이다.
도 6의 (a)는 종래의 SAR ADC를 125℃, SS 코너에서 시뮬레이션 한 결과이며, (b)는 종래의 SAR ADC를 -40℃, FF 코너에서 시뮬레이션 한 결과를 나타낸 것이다. 또한, 도 6의 (c)는 본 발명의 일 실시예에 따른 SAR ADC를 125℃, SS 코너에서 시뮬레이션 한 결과이며, (d)는 본 발명의 일 실시예에 따른 SAR ADC를 -40℃, FF 코너에서 시뮬레이션 한 결과를 나타낸 것이다.
도 6의 (a) 및 (b)에서 보여지는 바와 같이 종래의 SAR ADC 방식은 온도 변화와 코너에 내부 클럭이 민감하게 반응하여 SAR ADC의 변환 시간 변화폭이 큰 것을 알 수 있다.
반면, 도 6의 (c) 및 (d)에서 보여지는 바와 같이 본 발명의 일 실시예에 따른 SAR ADC는 넓은 온도범위와 코너 조건에 대하여 안정되고 한 주기 대부분의 시간을 적절하게 나눈 내부 클럭을 발생시켜 SAR ADC 변환시 충분한 안정화 시간을 확보해주는 것을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200: SAR ADC
210: 비교기
220: 내부 클럭 발생기
221: 플립플롭 어레이
222: 구동신호 생성부
223: 검출부
224: 딜레이 블록
225: 딜레이 컨트롤러
226: 인버터 체인

Claims (7)

  1. SAR ADC에 포함되는 내부 클럭 발생기에 있어서,
    구동 신호에 따라 n개의 내부 클럭을 순차적으로 생성하는 플립플롭 어레이;
    현재 외부 클럭 내에서 발생하는 상기 n개의 내부 클럭들 중 가장 마지막에 발생된 최종 내부 클럭과 다음 외부 클럭의 발생 시점을 감지하여 상기 최종 내부 클럭이 상기 다음 외부 클럭보다 먼저 감지되면, 업 펄스를 생성하고, 상기 다음 외부 클럭이 상기 최종 내부 클럭보다 먼저 감지되면, 다운 펄스를 생성하는 검출부; 및
    상기 업 펄스 또는 다운 펄스에 따라 바이어스 전압을 제어하여 지연 시간을 증가 또는 감소시키는 딜레이 블록을 포함하되,
    상기 딜레이 블록은,
    상기 업 펄스 또는 상기 다운 펄스에 따라 상기 바이어스 전압을 상승 또는 감소시키는 딜레이 컨트롤러;와
    상기 바이어스 전압의 상승 또는 감소에 따라 지연 시간을 증가 또는 감소시키는 인버터 체인을 포함하는 것을 특징으로 하는 내부 클럭 발생기.
  2. 삭제
  3. 제1 항에 있어서,
    상기 딜레이 블록은,
    상기 업 펄스에 따라 상기 바이어스 전압을 상승시켜 상기 지연 시간을 감소시키고,
    상기 다운 펄스에 따라 상기 바이어스 전압을 감소시켜 상기 지연 시간을 증가시키는 것을 특징으로 하는 내부 클럭 발생기.
  4. 삭제
  5. 제1 항에 있어서,
    상기 딜레이 블록의 구동을 위한 구동 신호를 생성하여 출력하는 구동신호 생성부를 더 포함하는 하는 내부 클럭 발생기.
  6. 삭제
  7. 비교기; 및
    상기 비교기의 출력 신호에 따라 n개의 내부 클럭을 생성하는 내부 클럭 발생기를 포함하되,
    상기 내부 클럭 발생기는,
    상기 출력 신호에 따라 상기 n개의 내부 클럭을 순차적으로 생성하는 플립플롭 어레이;
    현재 외부 클럭 내에서 발생하는 상기 n개의 내부 클럭들 중 가장 마지막에 발생된 최종 내부 클럭과 다음 외부 클럭의 발생 시점을 감지하여 상기 최종 내부 클럭이 상기 다음 외부 클럭보다 먼저 감지되면, 업 펄스를 생성하고, 상기 다음 외부 클럭이 상기 최종 내부 클럭보다 먼저 감지되면, 다운 펄스를 생성하는 검출부; 및
    상기 업 펄스 또는 다운 펄스에 따라 바이어스 전압을 상승 또는 감소시키는 딜레이 컨트롤러 및 상기 바이어스 전압의 상승 또는 감소에 따라 지연 시간을 증가 또는 감소시키는 인버터 체인을 포함하는 딜레이 블록을 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
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