JP6205261B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば、比較器を含むアナログデジタル変換回路を有する半導体装置に関する。
逐次比較ＡＤ（Analog to Digital）変換器には、同期動作型と非同期動作型がある。同期動作型は外部クロックに同期して逐次比較動作するため、高速に動作するには高い周波数の外部クロックが必要である。一方、非同期動作型は、外部から入力されたクロック信号を元に内部でクロックを生成することで、外部クロックよりも高速に動作することができる。そのため、非同期動作逐次比較ＡＤ変換器は高精度かつ高速なＡＤ変換に利用されている。適用製品としては例えば、無線通信装置、産業機器がある。
逐次比較ＡＤ変換器の中でも電荷共有型と呼ばれるものは、比較器のオフセットによってＡＤ変換の精度が劣化する。そのため、逐次比較動作の他に、オフセット補正動作を行い、比較器オフセットをゼロに補正する必要がある。しかし、無線通信（例えば、ＷＣＤＭＡ（登録商標）、ＦＤ−ＬＴＥ等）や産業機器向けロータリーエンコーダ等、常時動作が必要なアプリケーションでは比較器オフセットの補正動作を行うのが困難である。使用前に１度だけ比較器オフセットの補正を行う方法（例えば、フォアグラウンド動作）も考えうるが、使用時に環境変化があると比較器オフセットが変動するため、ＡＤ変換精度の劣化につながる。
そこで、バックグラウンド動作で、比較器のオフセットをゼロに補正する技術が特許文献１に開示されている。特許文献１に記載のＡＤ変換器では、サンプリング時に比較器入力をショートし、比較器出力を容量に保持することで比較器のオフセットを補正する。
特開２００７−２５９２２４号公報
しかしながら、特許文献１に記載のＡＤ変換器は、比較器の出力値を容量に保持するスタティック動作型のＡＤ変換器であり、当該補正方法を、クロックに同期して変換動作を行うダイナミック動作型の変換器に適用することが出来ない。つまり、従来の技術では、オフセットを補正可能なＡＤ変換器の形式が限られる問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、比較器を用いてアナログ信号の信号レベルをデジタル値に変換するＡＤ変換器に関し、変換結果として出力するデジタル値のＬＳＢ（least significant bit）を変換した直後の比較器のオフセット判定結果に基づき比較器のオフセット電圧の調整量を決定する。
前記一実施の形態によれば、半導体装置は、様々な形式のＡＤ変換器のオフセット量を削減することができる。
実施の形態１にかかるＡＤ変換器のブロック図である。 実施の形態１にかかるサンプルホールド回路の回路図である。 実施の形態１にかかるＡＤ変換器で用いられるノンオーバーラップクロック信号を説明するタイミングチャートである。 実施の形態１にかかるサンプルホールド回路の動作を説明する図である。 実施の形態１にかかるＤＡＣの回路図である。 実施の形態１にかかるＤＡＣの動作を説明するための図である。 実施の形態１にかかる比較器の回路図である。 実施の形態１にかかる比較器の動作を説明するためのタイミングチャートである。 実施の形態１にかかる比較器の動作を説明するためのタイミングチャートである。 実施の形態１にかかる比較器の動作を説明するためのタイミングチャートである。 実施の形態１にかかるＡＤ変換器の動作を説明するためのタイミングチャートである。 実施の形態１にかかるＡＤ変換器におけるＤＣＯＣ比較結果信号の値とオフセットの調整量とを説明するためのタイミングチャートである。 実施の形態１にかかる比較器のレイアウトを説明するための概略図である。 実施の形態１にかかる比較器、スイッチ回路及び配線のレイアウトを説明するための概略図である。 実施の形態１にかかるスイッチ回路と比較配線のレイアウトを詳細に説明するための概略図である。 実施の形態１にかかるスイッチ回路と比較配線とのレイアウト上での位置関係を説明する概略図である。 実施の形態２にかかるＡＤ変換器におけるＤＣＯＣ比較結果信号の値とオフセットの調整量とを説明するためのタイミングチャートである。 実施の形態２にかかるＡＤ変換器におけるＤＣＯＣ比較結果信号の値とオフセットの調整量との別の例を説明するためのグラフである。 実施の形態２にかかるＡＤ変換器におけるオフセット制御値の更新タイミングとＤＣＯＣ比較結果信号の値の積算回数との関係を説明するためのグラフである。 実施の形態２にかかるＡＤ変換器におけるオフセット制御値の更新タイミングとＤＣＯＣ比較結果信号の値の積算回数との関係の別の例を説明するためのグラフである。 実施の形態２にかかるＡＤ変換器におけるオフセット制御値の更新タイミングとＤＣＯＣ比較結果信号の値の積算回数との関係の別の例を説明するためのグラフである。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
まず、図１に実施の形態１にかかるＡＤ（Analog to Digital）変換器１のブロック図を示す。図１に示したＡＤ変換器１は、半導体基板上に回路を構成する素子が形成される半導体装置である。また、半導体装置は、図１に示したＡＤ変換器１以外の回路を含むこともある。
また、実施の形態１では、ＡＤ変換器の一例として、外部から入力される入力クロック信号に基づきアナログ値から変換したデジタル値で表される変換結果出力値（例えば、ＡＤ変換結果信号）を１つ出力し、変換動作は内部で生成した内部クロック信号に基づき行う非同期型ＡＤ変換器を説明する。なお、以下で説明する内容は、外部から変換動作に用いるクロック信号を供給する同期型ＡＤ変換器に適用することも可能である。
図１に示すように、実施の形態１にかかるＡＤ変換器１は、サンプルホールド回路１０、デジタルアナログ変換回路（例えば、ＤＡＣ１１）、スイッチ回路（例えば、入力ショートスイッチ１２）、比較器１３、逐次比較制御回路（例えば、非同期動作逐次比較ロジック１４）を有する。
サンプルホールド回路１０は、サンプリングクロック信号（例えば、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２）に応じて入力電圧（例えば、正側入力信号ＩＮ＋の電圧と負側入力信号ＩＮ−の電圧）の電圧レベルをサンプリングする。そして、サンプルホールド回路１０は、サンプリングした電圧レベルに応じた差動電圧の一方を第１の比較配線（例えば、正側比較配線ＳＮＤ＋）に出力し、差動電圧の他方を第２の比較配線（例えば、負側比較配線ＳＮＤ−）に出力する。
比較器１３は、第１の比較配線と第２の比較配線の電圧差に応じてハイレベル又はロウレベルとなる出力値（例えば、判定結果信号ＯＵＴ＋、ＯＵＴ−）を出力する。実施の形態１では、比較器１３は、入力クロック信号ＣＫｉｎから非同期動作逐次比較ロジック１４が生成した判定開始信号ＳＲＴに応じて入力された差動電圧の比較動作を行う。また、比較器１３は、比較動作が完了したことに応じて、非同期動作逐次比較ロジック１４に判定終了信号ＥＮＤを通知する。
また、比較器１３には、オフセット制御値ＯＣが入力される。比較器１３は、このオフセット制御値ＯＣに従って入力オフセット電圧を調整する機能を有する。
入力ショートスイッチ１２は、第１の比較配線と前記第２の比較配線との間に設けられる。また、入力ショートスイッチ１２は、非同期動作逐次比較ロジック１４が出力するスイッチ制御信号（例えば、入力ショート信号ＳＨＴ）により導通状態と遮断状態とが切り替えられる。
ＤＡＣ１１は、出力値（例えば、判定結果信号ＯＵＴ＋、ＯＵＴ−）に応じて第１の比較配線ＳＮＤ＋及び第２の比較配線ＳＮＤ−の電圧を変化させる。より具体的には、実施の形態１にかかるＤＡＣ１１は、非同期動作逐次比較ロジック１４が判定結果信号ＯＵＴ＋、ＯＵＴ−に基づいて生成するプリチャージ信号ＰＣ及びＤＡＣ制御信号ＣＮＴに応じて第１の比較配線ＳＮＤ＋及び第２の比較配線ＳＮＤ−の電圧を変化させる。
非同期動作逐次比較ロジック１４は、サンプルホールド回路１１、比較器１３及びＤＡＣ１１を予め設定された逐次比較シーケンスに従って制御し、変換結果出力値Ｄｏｕｔのビット数に応じた個数のＡＤ変換結果信号Ｄｏｕｔを出力する。また、非同期動作逐次比較ロジック１４は、ＡＤ変換結果信号Ｄｏｕｔの全ビットの出力値（例えば、判定結果信号）を取得したことに応じて入力ショートスイッチ１２を導通状態とし、入力ショートスイッチ１２が導通状態である期間の判定結果信号に応じて比較器の入力オフセット電圧を調節するオフセット判定信号（例えば、ＤＣＯＣ比較判定結果信号ＲＳＬＴ）を出力する。
また、非同期動作逐次比較ロジック１４は、入力クロック信号ＣＫｉｎを元にノンオーバーラップクロック信号ＣＫ１、ＣＫ２及び出力クロック信号ＣＫｏｕｔを生成する。さらに、非同期動作逐次比較ロジック１４は、入力クロック信号ＣＫｉｎに基づき比較器１３の比較動作タイミングを指示する判定開始信号ＳＲＴを生成する。
オフセット制御回路１５は、非同期動作逐次比較ロジック１４が出力するＤＣＯＣ比較判定結果信号ＲＳＬＴの論理レベルに応じてオフセット制御値ＯＣを増減させる。このオフセット制御値は、複数ビットの制御信号で示される値である。また、オフセット制御値は、オフセット量を正方向に調整するオフセット制御値ＯＣと、オフセット量を負方向に調整するオフセット制御値ＯＣｂとを含む。以下の説明では、特に区別する必要がない場合、このオフセット制御値ＯＣとオフセット制御値ＯＣｂとを含むオフセット制御値にＯＣの符号を用いる。
また、オフセット制御回路１５は、ＤＣＯＣ比較判定結果信号ＲＳＬＴの論理レベルが第１の論理レベル（例えば、ハイレベル）である場合、オフセット制御値ＯＣの値を増加させ、ＤＣＯＣ比較判定結果信号ＲＳＬＴの論理レベルが第２の論理レベル（例えば、ロウレベル）である場合、オフセット制御値ＯＣの値を減少させる。実施の形態１では、オフセット制御回路１５は、ＡＤ変換器１がＡＤ変換結果信号Ｄｏｕｔの全ビットの値が生成される変換サイクル毎にオフセット制御値ＯＣを更新する。言い換えると、実施の形態１では、オフセット制御回路１５は、ＡＤ変換器１が１つのＡＤ変換結果信号Ｄｏｕｔを出力する毎にオフセット制御値ＯＣを更新する。
続いて、上述したサンプルホールド回路１０、ＤＡＣ１１、比較器１３について、更に詳細に説明する。まず、実施の形態１にかかるサンプルホールド回路１０の回路図を図２に示す。
図２に示すように、サンプルホールド回路１０は、正側サンプルホールド回路２１、負側サンプルホールド回路２２を有する。正側サンプルホールド回路２１は、ＡＤＣ入力信号のうち正側入力信号ＩＮ＋をサンプリングして、サンプリングした値を正側比較配線ＳＮＤ＋に正側比較電圧ＳＯＵＴ＋として出力する。負側サンプルホールド回路２２は、ＡＤＣ入力信号のうち負側入力信号ＩＮ−をサンプリングして、サンプリングした値を負側比較配線ＳＮＤ−に負側比較電圧ＳＯＵＴ−として出力する。
正側サンプルホールド回路２１は、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、サンプリング容量ＣＳ１＋、ＣＳ２＋を有する。スイッチＳＷ１ａは、正側入力信号ＩＮ＋が入力される第１の入力端子とサンプリング容量ＣＳ１＋の一端との間に接続される。スイッチＳＷ２ａは、第１の入力端子とサンプリング容量ＣＳ２＋の一端との間に接続される。スイッチＳＷ２ｂは、サンプリング容量ＣＳ１＋の一端と正側比較配線ＳＮＤ＋が接続される第１の出力端子と、の間に接続される。スイッチＳＷ１ｂは、サンプリング容量ＣＳ２＋の一端と、第１の出力端子と、の間に接続される。サンプリング容量ＣＳ１＋の他端とサンプリング容量ＣＳ２＋の他端とは互いに接続され、この接続点には基準電圧Ｖｒｅｆが与えられる。
負側サンプルホールド回路２２は、スイッチＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂ、サンプリング容量ＣＳ１−、ＣＳ２−を有する。スイッチＳＷ３ａは、負側入力信号ＩＮ−が入力される第２の入力端子とサンプリング容量ＣＳ１−の一端との間に接続される。スイッチＳＷ４ａは、第２の入力端子とサンプリング容量ＣＳ２−の一端との間に接続される。スイッチＳＷ４ｂは、サンプリング容量ＣＳ１−の一端と負側比較配線ＳＮＤ−が接続される第２の出力端子と、の間に接続される。スイッチＳＷ３ｂは、サンプリング容量ＣＳ２−の一端と、第２の出力端子と、の間に接続される。サンプリング容量ＣＳ１−の他端とサンプリング容量ＣＳ２−の他端とは互いに接続され、この接続点には基準電圧Ｖｒｅｆが与えられる。
スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ３ａ、ＳＷ３ｂは、ノンオーバーラップクロック信号ＣＫ１により開閉状態が制御され、スイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ４ａ、ＳＷ４ｂは、ノンオーバーラップクロック信号ＣＫ２により開閉状態が制御される。そこで、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２について詳細に説明する。図３に実施の形態１にかかるＡＤ変換器１で用いられるノンオーバーラップクロック信号を説明するタイミングチャートを示す。
図３に示すように、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２は、論理レベルが互いに反転する差動クロック信号である。また、ノンオーバーラップクロック信号ＣＫ１の立ち上がりエッジは、ノンオーバーラップクロック信号ＣＫ２の立ち下がりエッジよりも後に生じる。一方、ノンオーバーラップクロック信号ＣＫ１の立ち下がりエッジは、ノンオーバーラップクロック信号ＣＫ２の立ち上がりエッジよりも前に生じる。つまり、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２を用いることで、サンプルホールド回路１０に与えられる２つのクロック信号が共にロウレベルとなる期間が生じる。図３に示す例では、期間ＴＳ２、ＴＳ４において２つのクロック信号が共にロウレベルとなる。
続いて、サンプルホールド回路１０の動作について説明する。そこで、図４に、実施の形態１にかかるサンプルホールド回路１０の動作を説明する図を示す。図４に示すように、サンプルホールド回路１０は、４つの動作を繰り返し行う。この４つの動作は、図３に示したタイミングチャートの期間ＴＳ１〜ＴＳ４に行われる。そこで、図４では、期間毎に回路の状態を示した。なお、サンプルホールド回路１０では、正側サンプルホールド回路２１と負側サンプルホールド回路２２とが同じ動作となるため、ここでは正側サンプルホールド回路２１の動作のみを説明する。
まず、期間ＴＳ１では、ノンオーバーラップクロック信号ＣＫ１がハイレベル（例えば、電源電圧レベル）となり、ノンオーバーラップクロック信号ＣＫ２がロウレベル（例えば、接地電圧レベル）となる。そのため、サンプルホールド回路１０は、スイッチＳＷ１ａ、ＳＷ１ｂが導通状態となり、スイッチＳＷ２ａ、ＳＷ２ｂが遮断状態となる。これにより、サンプリング容量ＣＳ１＋には、正側入力信号ＩＮ＋の電圧レベルに応じた電荷が蓄積され、正側比較電圧ＳＯＵＴ＋としてサンプリング容量ＣＳ２＋に蓄積されていた電荷量に相当する電圧が出力される。
続いて、期間ＴＳ２では、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２が共にロウレベルとなる。そのため、サンプルホールド回路１０は、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂが全て遮断状態となる。これにより、サンプリング容量ＣＳ１＋、ＣＳ２＋の電荷は保持状態となる。
続いて、期間ＴＳ３では、ノンオーバーラップクロック信号ＣＫ１がロウレベルとなり、ノンオーバーラップクロック信号ＣＫ２がハイレベルとなる。そのため、サンプルホールド回路１０は、スイッチＳＷ１ａ、ＳＷ１ｂが遮断状態となり、スイッチＳＷ２ａ、ＳＷ２ｂが導通状態となる。これにより、サンプリング容量ＣＳ２＋には、正側入力信号ＩＮ＋の電圧レベルに応じた電荷が蓄積され、正側比較電圧ＳＯＵＴ＋としてサンプリング容量ＣＳ１＋に蓄積されていた電荷量に相当する電圧が出力される。
続いて、期間ＴＳ４では、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２が共にロウレベルとなる。そのため、サンプルホールド回路１０は、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂが全て遮断状態となる。これにより、サンプリング容量ＣＳ１＋、ＣＳ２＋の電荷は保持状態となる。
上記説明より、サンプルホールド回路１０では、一方のサンプリング容量に蓄積したサンプリング値を出力している期間に、他方のサンプリング容量に次に出力すべきサンプリング値をサンプリングする。これにより、サンプルホールド回路１０は、サンプリング期間の切り替え時間を短縮して、ＡＤ変換器１の変換サイクルを短縮することでＡＤ変換器１をより高速に動作させることができる。
次いで、実施の形態１にかかるＤＡＣ１１について詳細に説明する。図５に実施の形態１にかかるＤＡＣ１１の回路図を示す。図５に示すように、実施の形態１にかかるＤＡＣ１１は、ＡＤ変換結果信号Ｄｏｕｔのビット数に応じた数の単位デジタルアナログ変換回路をＤＡＣ出力ラインＤＡＣｏｕｔ＋、ＤＡＣｏｕｔ−の間に並列に接続する。図５に示す例では、ＤＡＣ１１は、単位デジタルアナログ変換回路３０１〜３０ｎを示した。ここで、単位デジタルアナログ変換器３０１は、ＡＤ変換結果信号Ｄｏｕｔの最下位ビット（ＬＳＢ：Least Significant Bit）に対応し、単位デジタルアナログ変換器３０ｎは、ＡＤ変換結果信号Ｄｏｕｔの最上位ビット（ＭＳＢ：Most Significant Bit）に対応するものである。
単位デジタルアナログ変換器３０１〜３０ｎは、それぞれ同じ構成を有するため、ここでは、単位デジタルアナログ変換器３０ｎのみを説明する。なお、図５では、符号の末尾にｎ、ｎ−１、・・・、１（ｎはＡＤ変換結果信号Ｄｏｕｔのビット数を示す）を付すことで、いずれのビットに対応した構成要素であるのかを示した。
図５に示すように、単位デジタルアナログ変換器３０ｎは、スイッチ３１ｎ、３２ｎ、３３ｎ、３４ｎ、３５ｎ、３６ｎ、プリチャージ容量Ｃｄｎを有する。スイッチ３１ｎは、一端が電源電圧ＶＤＤが供給される電源配線に接続され、他端がプリチャージ容量Ｃｄｎの一端に接続される。プリチャージ容量Ｃｄｎの他端は、スイッチ３２ｎの一端に接続される。スイッチ３２ｎの他端は、接地電圧ＶＳＳが供給される接地配線に接続される。
スイッチ３３ｎは、スイッチ３１ｎとプリチャージ容量Ｃｄｎとを接続する配線とＤＡＣ出力ラインＤＡＣｏｕｔ−との間に接続される。スイッチ３４ｎは、スイッチ３２ｎとプリチャージ容量Ｃｄｎとを接続する配線とＤＡＣ出力ラインＤＡＣｏｕｔ＋との間に接続される。スイッチ３５ｎは、スイッチ３２ｎとプリチャージ容量Ｃｄｎとを接続する配線とＤＡＣ出力ラインＤＡＣｏｕｔ−との間に接続される。スイッチ３６ｎは、スイッチ３１ｎとプリチャージ容量Ｃｄｎとを接続する配線とＤＡＣ出力ラインＤＡＣｏｕｔ＋との間に接続される。なお、ＤＡＣ出力ラインＤＡＣｏｕｔ＋は、正側比較配線ＳＮＤ＋に接続され、ＤＡＣ出力ラインＤＡＣｏｕｔ−は負側比較配線ＳＮＤ−に接続される。
そして、スイッチ３１ｎ、３２ｎは、非同期動作逐次比較ロジック１４が出力するプリチャージ信号ＰＣにより開閉状態が制御される。スイッチ３３ｎ〜３６ｎは、非同期動作逐次比較ロジック１４が出力するＤＡＣ制御信号ＣＮＴにより開閉状態が制御される。このＤＡＣ制御信号ＣＮＴは、判定結果信号ＯＵＴ＋、ＯＵＴ−により判断される判定結果が正であるときにイネーブル状態（例えば、ハイレベル）となるＤＡＣ制御信号ＣＮＴａと、判定結果が負であるときイネーブル状態となるＤＡＣ制御信号ＣＮＴｂを含む。また、ＤＡＣ制御信号ＣＮＴａ、ＣＮＴｂは、単位デジタルアナログ変換器毎に独立して与えられる。そのため、図５では、ＤＡＣ制御信号が与えられる対象の単位デジタルアナログ変換器を区別するためにＣＮＴａの後及びＣＮＴｂの後に供給対象となる単位デジタルアナログ変換器のビットを示す符号（例えば、ｎ、ｎ−１、・・・１）を追加している。図５に示す例では、スイッチ３３ｎ、３４ｎにはＤＡＣ制御信号ＣＮＴａｎが与えられ、スイッチ３５ｎ、３６ｎにはＤＡＣ制御信号ＣＮＴｂｎが与えられている。
続いて、実施の形態１にかかるＤＡＣ１１の動作について説明する。そこで、図６に実施の形態１にかかるＤＡＣの動作を説明するための図を示す。図６に示すように、ＤＡＣ１１の動作は、プリチャージ期間、保持期間、出力期間の３つに分けることができる。また、ＤＡＣ１１の出力期間は、正出力と負出力で分けることができる。
プリチャージ期間は、スイッチ３１ｎ、３２ｎを導通状態とし、スイッチ３３ｎ〜３６ｎを遮断状態とする。これにより、ＤＡＣ１１は、プリチャージ容量Ｃｄｎに電荷を蓄積する。続いて、保持期間においては、ＤＡＣ１１は、スイッチ３１ｎ〜３６ｎを遮断状態として、プリチャージ容量Ｃｄｎに蓄積された電荷を保持する。
そして、ＤＡＣ１１は、非同期動作逐次比較ロジック１４において判断された判定結果に従って、正出力又は負出力を行う。正出力では、ＤＡＣ１１は、スイッチ３１ｎ、３２ｎ、３５ｎ、３６ｎを遮断状態とし、スイッチ３３ｎ、３４ｎを導通状態とする。これにより、ＤＡＣ１１は、正側比較配線ＳＮＤ＋と負側比較配線ＳＮＤ−との電圧差を小さくする。一方、負出力では、ＤＡＣ１１は、スイッチ３１ｎ、３２ｎ、３３ｎ、３４ｎを遮断状態とし、スイッチ３５ｎ、３６ｎを導通状態とする。これにより、ＤＡＣ１１は、正側比較配線ＳＮＤ＋と負側比較配線ＳＮＤ−との電圧差を大きくする。
次いで、実施の形態１にかかる比較器１３について詳細に説明する。図７に実施の形態１にかかる比較器１３の回路図を示す。図７に示すように、実施の形態１にかかる比較器１３は、プリアンプ４０、ラッチ回路４１、オフセット調整用容量ＣＶ１、ＣＶ２、インバータ４２を有する。
プリアンプ４０は、第１の比較配線（例えば、正側比較配線ＳＮＤ＋）と第２の比較配線（例えば、負側比較配線ＳＮＤ−）との電圧差を増幅して、第１の中間出力電圧ｐｏ＿ｍと第２の中間出力電圧ｐｏ＿ｐを出力する。第１の中間出力電圧ｐｏ＿ｍは、第１の中間電圧配線を介してラッチ回路４１に与えられる。第２の中間出力電圧ｐｏ＿ｐは、第２の中間電圧配線を介してラッチ回路４１に与えられる。
オフセット調整用容量ＣＶ１は、第１の中間出力電圧ｐｏ＿ｍを伝達する第１の中間電圧配線に接続される。オフセット調整用容量ＣＶ２は、第２の中間出力電圧ｐｏ＿ｐを伝達する第２の中間電圧配線に接続される。オフセット調整用容量ＣＶ１には、オフセット制御値ＯＣｂが与えられ、オフセット調整用容量ＣＶ２にはオフセット制御値ＯＣが与えられる。そして、比較器１３は、オフセット制御値ＯＣ、ＯＣｂに応じてオフセット調整用容量ＣＶ１とオフセット調整用容量ＣＶ２との容量比を変化させることで、入力オフセット電圧を調節する。なお、オフセット調整用容量ＣＶ１、ＣＶ２は、トランジスタを用いて形成される容量である。また、オフセット調整用容量ＣＶ１、ＣＶ２は、複数のトランジスタが並列に接続され、ソース・ドレインにオフセット制御値ＯＣ、ＯＣｂによりハイレベルを与えるか、ロウレベルを与えるかをトランジスタ毎に切り替えることにより容量値を変化させる。
ラッチ回路４１は、第１の中間出力電圧ｐｏ＿ｍと第２の中間出力電圧ｐｏ＿ｐとの電圧差に応じて、出力値（例えば、判定結果信号ＯＵＴ＋、ＯＵＴ−）の論理レベルを決定する。
ここで、プリアンプ４０、ラッチ回路４１の回路構成について更に詳細に説明する。プリアンプ４０は、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を有する。
ＰＭＯＳトランジスタＭＰ０は、ゲートに判定開始信号ＳＲＴが与えられ、ソースが電源電圧ＶＤＤが供給される電源配線に接続される。ＰＭＯＳトランジスタＭＰ０のドレインは、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースに接続される。ＰＭＯＳトランジスタＭＰ０は、インバータ４２を介して与えられる判定開始信号ＳＲＴがロウレベル（このときの判定開始信号ＳＲＴはハイレベル）となる期間にＰＭＯＳトランジスタＭＰ１、ＭＰ２により構成される差動対に動作電流ＩＤを供給する。
ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は、ＰＭＯＳトランジスタＭＰ０のドレインと、接地電圧ＶＳＳが供給される接地配線との間に直列に接続される。そして、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との接続点から第１の中間出力電圧ｐｏ＿ｍを出力する。また、ＰＭＯＳトランジスタＭＰ１のゲートには、正側比較配線ＳＮＤ＋が接続され、正入力信号（例えば、正側比較電圧ＳＯＵＴ＋）が与えられる。ＮＭＯＳトランジスタＭＮ１は、ゲートにインバータ４２を介して判定開始信号ＳＲＴが与えられ、インバータ４２を介して与えられる判定開始信号ＳＲＴがロウレベル（このときの判定開始信号ＳＲＴはハイレベル）である期間に遮断状態となり、インバータを介して与えられる判定開始信号ＳＲＴがハイレベル（このときの判定開始信号ＳＲＴはロウレベル）である期間に導通状態となる。
ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は、ＰＭＯＳトランジスタＭＰ０のドレインと、接地電圧ＶＳＳが供給される接地配線との間に直列に接続される。そして、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との接続点から第２の中間出力電圧ｐｏ＿ｐを出力する。また、ＰＭＯＳトランジスタＭＰ２のゲートには、負側比較配線ＳＮＤ−が接続され、負入力信号（例えば、負側比較電圧ＳＯＵＴ−）が与えられる。ＮＭＯＳトランジスタＭＮ２は、ゲートにインバータ４２を介して判定開始信号ＳＲＴが与えられ、インバータ４２を介して与えられる判定開始信号ＳＲＴがロウレベル（このときの判定開始信号ＳＲＴはハイレベル）である期間に遮断状態となり、インバータ４２を介して与えられる判定開始信号ＳＲＴがハイレベル（このときの判定開始信号ＳＲＴはロウレベル）である期間に導通状態となる。
ラッチ回路４１は、ＰＭＯＳトランジスタＭＰ３〜ＭＰ６、ＮＭＯＳトランジスタＭＮ３〜ＭＮ６、インバータ４３、４４、ＮＡＮＤ回路４５を有する。
ＰＭＯＳトランジスタＭＰ３〜ＭＰ６は、ソースが電源配線に接続される。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには、判定開始信号ＳＲＴが与えられる。また、ＰＭＯＳトランジスタＭＰ３は、ＰＭＯＳトランジスタＭＰ５と並列に接続され、ＰＭＯＳトランジスタＭＰ４は、ＰＭＯＳトランジスタＭＰ６と並列に接続される。
ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＮＭ３、ＮＭ５は、電源配線と接地配線との間に直列に接続される。また、ＮＭＯＳトランジスタＮＭ３は、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５との間に設けられる。ＰＭＯＳトランジスタＭＰ５のゲートと、ＮＭＯＳトランジスタＮＭ５のゲートは互いに接続されると共に、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ４とを接続する配線に接続される。ＮＭＯＳトランジスタＭＮ３は、ゲートに第１の中間出力電圧ｐｏ＿ｍが入力される。
ＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＮＭ４、ＮＭ６は、電源配線と接地配線との間に直列に接続される。また、ＮＭＯＳトランジスタＮＭ４は、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６との間に設けられる。ＰＭＯＳトランジスタＭＰ６のゲートと、ＮＭＯＳトランジスタＮＭ６のゲートは互いに接続されると共に、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ３とを接続する配線に接続される。ＮＭＯＳトランジスタＭＮ４は、ゲートに第２の中間出力電圧ｐｏ＿ｐが入力される。
ラッチ回路４１では、ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ３とを接続する配線から第２の出力信号ｌｏ＿ｐを出力する。そして、比較器１３は、第２の出力信号ｌｏ＿ｐの電圧レベルがインバータ４４の閾値電圧よりも高ければ判定結果信号ＯＵＴ−をロウレベルとし、第２の出力信号ｌｏ＿ｐの電圧レベルがインバータ４４の閾値電圧よりも低ければ判定結果信号ＯＵＴ−をハイレベルとする。
また、ラッチ回路４１では、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ４とを接続する配線から第１の出力信号ｌｏ＿ｍを出力する。そして、比較器１３は、第２の出力信号ｌｏ＿ｍの電圧レベルがインバータ４３の閾値電圧よりも高ければ判定結果信号ＯＵＴ＋をロウレベルとし、第２の出力信号ｌｏ＿ｍの電圧レベルがインバータ４３の閾値電圧よりも低ければ判定結果信号ＯＵＴ＋をハイレベルとする。
さらに、ラッチ回路４１では、第１の出力信号ｌｏ＿ｍと第２の出力信号ｌｏ＿ｐとの電圧差が十分になった時点でＮＡＮＤ回路４５が判定終了信号ＥＮＤの論理レベルを切り替える。
続いて、実施の形態１にかかる比較器１３の動作について説明する。ここでは、特に、入力ショートスイッチ１２が正側比較配線ＳＮＤ＋と負側比較配線ＳＮＤ−とをショートするオフセット判定処理時及びオフセット調整の動作について説明を行う。そこで、実施の形態１にかかる比較器１３の動作を説明するためのタイミングチャートを図８〜図１０に示す。なお、図８はオフセット調整値ＯＣを０としたものであり、図９はオフセット調整値を＋１としたものであり、図１０はオフセット調整値を＋２としたものである。また、図８〜図１０で示したタイミングチャートは、入力ショートスイッチ１２が正側比較配線ＳＮＤ＋と負側比較配線ＳＮＤ−をショートした状態のときのものであり、比較器１３への入力信号の電圧差はゼロである。また、図８〜図１０に示したタイミングチャートでは、ラッチ回路４１が第１の中間出力電圧ｐｏ＿ｍと第２の中間出力電圧ｐｏ＿ｐとの電圧の大小関係を判定する期間について、第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの変化を拡大図で示した。
図８〜図１０に示したように、比較器１３は、判定開始信号ＳＲＴがハイレベルとなったことに応じて、第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの電圧を上昇させる。このとき、比較器１３では、レイアウト上の寄生容量のばらつき、或いは、半導体素子の製造上のばらつき等に起因して第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの電圧の立ち上がり速度に違いが生じる。そして、比較器１３は、第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの電圧の立ち上がり速度の違いに基づき、ラッチ回路４１が保持する第１の出力信号ｌｏ＿ｍ及び第２の出力信号ｌｏ＿ｐの電圧レベルが決定される。そして、比較器１３は、決定された第１の出力信号ｌｏ＿ｍ及び第２の出力信号ｌｏ＿ｐの電圧レベルに応じて判定結果信号ＯＵＴ＋、ＯＵＴ−の論理レベルが決定される。さらに、比較器１３では、判定結果信号ＯＵＴ＋、ＯＵＴ−の論理レベルが決定されたことに応じて判定終了信号ＥＮＤをハイレベルとする。
なお、正側比較配線ＳＮＤ＋と負側比較配線ＳＮＤ−との間に電位差があるＡＤ変換結果信号Ｄｏｕｔを生成するための比較動作中は、第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの電圧の立ち上がり速度の違いは、入力される電圧差が支配的な要因となり生じる。しかし、正側比較配線ＳＮＤ＋と負側比較配線ＳＮＤ−との間に電位差が小さくなる下位ビットの変換処理では、比較器１３のオフセット電圧と入力される電位差との差が小さくなり、変換結果にオフセット電圧が与える影響が大きくなる。
そして、図８〜図１０に示すように、比較器１３では、オフセット制御値ＯＣを変化させることで第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの電圧の立ち上がり速度の違いを小さくすることができる。
例えば、図８に示したオフセット制御値が０のときと、図９に示したオフセット制御値が＋１のときを比べると、図９に示したタイミングチャートでは、図８に示したタイミングチャートよりもラッチ回路４１の中間出力電圧の大小関係の判定時の第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの電圧差が小さくなっている。
また、図９に示したオフセット制御値が＋１のときと、図１０に示したオフセット制御値が＋２のときを比べると、図１０に示したタイミングチャートでは、図９に示したタイミングチャートに対して、ラッチ回路４１の中間出力電圧の大小関係の判定時の第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐの大小関係が逆転し、かつ、電圧差が小さくなっている。従って、図１０に示すタイミングチャートでは、判定結果が図８及び図９に示したタイミングチャートの判定結果とは反転した論理レベルとなっている。
上記説明より、比較器１３では、オフセット制御値ＯＣの値を変化させることで、第１の中間出力電圧ｐｏ＿ｍ及び第２の中間出力電圧ｐｏ＿ｐが出力される配線の負荷容量を変化させる。これにより、比較器１３は、オフセット制御値ＯＣの値を変化させることで、入力オフセット電圧を小さくすることができる。なお、上記説明のように、判定開始信号ＳＲＴのような内部クロック信号に同期させて２つの中間出力電圧を立ち上げ、当該２つの中間出力電圧の立ち上がり速度の差に応じて入力信号の電圧差の大小関係を判定する動作をダイナミック動作と称す。
次いで、実施の形態１にかかるＡＤ変換器１の動作について説明する。そこで、図１１に実施の形態１にかかるＡＤ変換器１の動作を説明するためのタイミングチャートを示す。図１１に示すように、実施の形態１にかかるＡＤ変換器１は、外部から入力される入力クロック信号ＣＫｉｎの１周期の期間に１回の変換サイクルを完了させる。このとき、ＡＤ変換器１は、非同期動作を行うため、入力クロック信号ＣＫｉｎの１周期の期間中のいずれのタイミングで変換処理が完了するかが、半導体装置の温度等の環境によってばらつく。
ＡＤ変換器１は、変換サイクルを開始させると、まず、ノンオーバーラップクロック信号ＣＫ１、ＣＫ２の論理レベルを変化させて、前の変換サイクルでサンプルホールド回路１０がサンプリングした値を正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−に出力する。そして、タイミングＴ２からタイミングＴ３の期間に逐次比較処理によりＡＤ変換結果信号Ｄｏｕｔの最上位ビットから最下位ビットまでの値を決定する変換処理を実施する。
この変換処理では、所定の周期で判定開始信号ＳＲＴのパルスが生成され、当該パルスに応じて比較器１３が変換結果信号を出力する。また、比較器１３は、変換結果信号の値が確定したことに応じて判定終了信号ＥＮＤを立ち上げる。また、非同期動作逐次比較ロジック１４は、変換結果を得る毎にＤＡＣ制御信号ＣＮＴの論理レベルを最上位ビット側から順に決定する。なお、非同期動作逐次比較ロジック１４は、タイミングＴ２の変換処理の開始前までの期間にプリチャージ信号ＰＣによるプリチャージ容量Ｃｄｎ〜Ｃｄ１のプリチャージを完了させる。
そして、タイミングＴ３において、ＡＤ変換結果信号Ｄｏｕｔの全ビットの値が確定した後に、非同期動作逐次比較ロジック１４は、入力ショート信号ＳＨＴをハイレベルとして入力ショートスイッチ１２を導通状態とする。非同期動作逐次比較ロジック１４は、入力ショート信号ＳＨＴにより正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−を短絡した状態でさらに判定開始信号ＳＲＴのパルスを１つ出力し、オフセット判定処理を行う。図１１に示す例では、タイミングＴ３の後のオフセット判定処理において正の判定（例えば、１）がされている。
そして、非同期動作逐次比較ロジック１４は、タイミングＴ４において次の変換サイクルが開始されることに応じて現変換サイクルで得られたＡＤ変換結果信号Ｄｏｕｔ及びＤＣＯＣ比較判定結果信号ＲＳＬＴを更新する。また、オフセット制御回路１５は、タイミングＴ１〜Ｔ４の期間で得られたＤＣＯＣ比較判定結果信号ＲＳＬＴの値に応じてオフセット制御値ＯＣを更新する。そして、ＡＤ変換器１は、タイミングＴ４で更新されたオフセット制御値ＯＣに基づき比較器１３のオフセット電圧を調整した状態で、タイミングＴ４以降の変換サイクルの変換処理を実施する。
また、図１１に示すように、ＡＤ変換器１では、変換処理において、ＤＡＣ１１、比較器１３、非同期動作逐次比較ロジック１４等が電流を多く消費する。そのため、この消費電流の増加に応じて、変換処理中は電源電圧ＶＤＤが徐々に低下する現象が生じる。ここで、比較器１３のオフセット電圧は、電源電圧ＶＤＤの変化に応じて変化する特徴を有する。
また、ＡＤ変換器１は、変換処理において多くの回路素子が動作するため、回路素子のジャンクション温度が変換処理の対象ビットが下位ビットに行くほど高くなる。ここで、比較器１３のオフセット電圧は、回路素子のジャンクション温度、或いは、半導体装置の環境温度等（以下これらの温度を総称して基板温度と称す）の影響により変化する特徴を有する。
実施の形態１にかかるＡＤ変換器１は、上記説明のように、変換処理中に電源電圧ＶＤＤ及び基板温度が変化する。このような状態において、ＡＤ変換器１は、最も比較器１３への入力される電圧差が小さくなる最下位ビットの変換直後にオフセット電圧を判定し、その後変換サイクルを完了させる。これにより、ＡＤ変換器１は、比較器１３のオフセット電圧が変換結果に与える影響が大きくなる最下位ビット変換時のオフセット電圧を小さくする。
ここで、実施の形態１にかかるオフセット制御回路１５におけるオフセット制御値ＯＣの更新について説明する。そこで、図１２にＡＤ変換器におけるＤＣＯＣ比較結果信号の値とオフセットの調整量とを説明するためのタイミングチャートを示す。
図１２に示すように、オフセット制御回路１５は、前変換サイクルで得られたＤＣＯＣ比較判定結果信号ＲＳＬＴが１（例えば、正判定）であった場合、オフセット制御値ＯＣを１つ増加させる。一方、オフセット制御回路１５は、前変換サイクルで得られたＤＣＯＣ比較判定結果信号ＲＳＬＴが０（例えば、負判定）であった場合、オフセット制御値ＯＣを１つ減少させる。また、オフセット制御値ＯＣは、負の値から正の値までの整数で表される。
上記説明より、実施の形態１にかかるＡＤ変換器１では、比較器１３に入力信号を与える２つの配線の間に入力ショートスイッチ１２を設け、１回の変換サイクル中の最下位ビットの変換が完了した直後の期間に入力ショートスイッチ１２を導通状態として、比較器１３のオフセット電圧の判定を行う。そして、次の変換サイクルにおいては、当該オフセット電圧の判定結果に基づいてオフセット電圧を補正した比較器１３による変換処理を行う。
このような動作により、実施の形態１にかかるＡＤ変換器１は、比較器１３のオフセット電圧が変換結果に与える影響が大きくなる最下位ビット変換時のオフセット電圧を小さくする。また、最下位ビット変換時のオフセット電圧を小さくすることで、実施の形態１にかかるＡＤ変換器１は高い変換精度を実現することができる。
また、上記説明では、比較器１３としてダイナミック動作を行うものを説明したが、当該オフセットの補正方法は、スタティック動作を行う変換器にも適用できる。例えば、スタティック動作を行う変換器であっても、上記説明のように、最下位ビットの変換直後に変換器の入力端に設けたスイッチにて入力を同電位にすることで、高精度な変換結果を得ることができる。
また、上記説明では、外部から与えられる入力クロック信号ＣＫｉｎの周期とは独立してビット毎の変換動作を行う非同期型のＡＤ変換器について説明した。この非同期型ＡＤ変換器では、上記説明のように非同期動作逐次比較ロジック１４が生成し、ビット毎の変換タイミングを指示するクロック信号の周波数が基板温度に依存して変化する。そのため、最下位ビットの変換タイミングを確定することができない。しかし、実施の形態１にかかるＡＤ変換器１では、ビット毎の変換タイミングを制御する非同期動作逐次比較ロジック１４が入力ショートスイッチ１２の開閉状態を制御する入力ショート信号ＳＨＴを出力する。そのため、非同期型ＡＤ変換器のように、最下位ビットの変換タイミングが不定となる場合であっても、最下位ビットの変換直後に比較器１３のオフセット電圧の判定を行うことができる。
上記説明のように、実施の形態１にかかるＡＤ変換器１では、最下位ビットの変換結果に影響を及ぼすような非常に微少なオフセット電圧を補正する。そのため、当該オフセット補正処理を正しく行うためには、比較器１３及び比較器１３の入力電圧を伝達する配線に寄生する寄生容量等のばらつきが、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−の間で生じないようにしなければならない。そこで、以下で、実施の形態１にかかるＡＤ変換器１の比較器１３に関するレイアウトについて説明する。
まず、図１３に実施の形態１にかかる比較器１３のレイアウトを説明するための概略図を示す。図１３に示すように、比較器１３は、比較器本体部と、オフセット調整用容量ＣＶ１、ＣＶ２と、が分割して配置される。比較器本体部には、図７で示したプリアンプ４０、ラッチ回路４１、インバータ４２が含まれる。入力ショートスイッチ１２は、比較器本体部とオフセット調整用容量ＣＶ１、ＣＶ２とに挟まれる領域に形成される。
また、図１３に示すように、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−は、入力ショートスイッチ１２の上層であって、比較器本体部とオフセット調整用容量ＣＶ１、ＣＶ２との間に配置される。この正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−は、比較器１３が形成される領域の一端から他端に至る領域に形成される。図１１に示す例では、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−と平行になる辺の長さが、比較器本体よりもオフセット調整用容量ＣＶ１、ＣＶ２の方が長い。そのため、図１１に示す例では、及び負側比較配線ＳＮＤ−は、オフセット調整用容量ＣＶ１、ＣＶ２が形成される領域の一端から他端に至る長さを少なくとも有するように形成される。なお、図１では、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−の主配線部分のみを示した。また、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−の一端にはサンプルホールド回路１０或いはＤＡＣ１１が配置される。
このように、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−を入力ショートスイッチ１２と配線との接続点で止めないように配置することで、２つの配線の長さをそろえて配線間の寄生容量の差を小さくすることができる。また、比較器本体部とオフセット調整用容量ＣＶ１、ＣＶ２とを分割して配置し、比較器本体部とオフセット調整用容量との間に正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−及び入力ショートスイッチ１２を配置する。このような配置とすることで、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−が比較器１３を構成する回路素子が形成される領域と平行する距離を短くして寄生容量を削減することができる。
また、図１３に示すように、比較器１３では、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−を挟むようにシールド配線５２を形成する。このようにシールド配線５２を配置することで、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−の電圧レベルに対する、他の回路素子の動作に起因するノイズの影響を削減することができる。
また、図１３に示すように、比較器１３では、入力ショートスイッチ制御配線５１を比較器本体部及びオフセット調整用容量ＣＶ１、ＣＶ２が形成される領域を除く領域に形成される。図１３に示す例では、入力ショートスイッチ制御配線５１は、比較器本体部とオフセット調整用容量ＣＶ１、ＣＶ２との間の領域に形成される。また、入力ショートスイッチ制御配線５１は、負側比較配線ＳＮＤ−及び正側比較配線ＳＮＤ＋と同様に、比較器１３が形成される領域の一端から他端に至る長さで形成される。このような配置とすることで、入力ショートスイッチ制御配線５１に起因する寄生容量がオフセット調整用容量ＣＶ１とオフセット調整用容量ＣＶ２とに均一に形成され、オフセット調整用容量ＣＶ１、ＣＶ２間の容量の差を削減することができる。また、このような配置とすることで比較器本体部内の回路素子に入力ショートスイッチ制御配線５１の寄生容量の影響を削減することができる。
また、入力ショートスイッチ制御配線５１は、シールド配線５２を挟んで負側比較配線ＳＮＤ−と平行するように形成される。このような配置とすることで、入力ショートスイッチ制御配線５１との間に形成される寄生容量を削減し、かつ、寄生容量が不均一になることを防止することができる。
また、図１３に示すように、比較器１３は、比較器本体部とオフセット調整用容量とを入力ショートスイッチ１２、正側比較配線ＳＮＤ＋、負側比較配線ＳＮＤ−、入力ショートスイッチ制御配線５１及びシールド配線５２を挟むように形成し、比較器本体内に形成される比較器本体内配線とオフセット調整用容量とを接続する容量接続配線５３を有する。そして、容量接続配線５３を、正側比較配線ＳＮＤ＋、負側比較配線ＳＮＤ−、入力ショートスイッチ制御配線５１及びシールド配線５２と直交するように配置する。このような配置とすることで、容量接続配線５３と正側比較配線ＳＮＤ＋等の他の配線との寄生容量を削減し、かつ、他の配線間の寄生容量のばらつきを抑制することができる。
また、図１３に示すように、比較器１３では、正側比較配線ＳＮＤ＋負側比較配線ＳＮＤ−及びシールド配線５２を同一の配線層（例えば、第５配線層Ｍ５）に形成する。また、比較器１３では、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−と入力ショートスイッチ制御配線５１とを配線層が１つ以上離れるように形成する。図１３に示す例では、入力ショートスイッチ制御配線５１は、第１配線層Ｍ１に形成される。また、比較器１３は、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−と容量接続配線５３とを配線層が１つ以上離れるように形成する。この容量接続配線５３については、少なくとも容量接続配線５３と正側規格配線ＳＮＤ＋及び負側比較配線ＳＮＤ−とが直交する部分が異なる配線層となっていればよい。図１３に示す例では、容量接続配線５３は、第３配線層Ｍ３に形成される。このような配置とすることで、配線間の寄生容量を更に抑制することができる。
続いて、入力ショートスイッチ１２、正側比較配線ＳＮＤ＋、負側比較配線ＳＮＤ−及び比較器１３の配置についてさらに詳細に説明する。そこで、図１４に実施の形態１にかかる比較器、スイッチ回路及び配線のレイアウトを説明するための概略図を示す。図１４では、比較器本体部のうち入力信号が与えられるＰＭＯＳトランジスタＭＰ１、ＭＰ２のみを比較器本体部として示した。
図１４に示す例では、ＰＭＯＳトランジスタＭＰ１が第１の比較配線（例えば、正側比較配線ＳＮＤ＋）が接続されるゲートを有する第１のトランジスタに相当する。また、ＰＭＯＳトランジスタＭＰ２が第２の比較配線（例えば、負側比較配線ＳＮＤ−）が接続されるゲートを有する第２のトランジスタに相当する。
そして、図１４に示すように、入力ショートスイッチ１２は、ＰＭＯＳトランジスタＭＰ１が形成される第１のトランジスタ領域と、ＰＭＯＳトランジスタＭＰ２が形成される第２のトランジスタ領域と、の両方に隣接するように形成される。
ここで、比較器１３では、入力ショートスイッチ１２を構成するスイッチトランジスタが形成されるスイッチトランジスタ領域が第１のトランジスタ領域と平行する距離Ｗ１は、第２のトランジスタ領域とスイッチトランジスタ領域とが平行する距離Ｗ２と略同じになるように形成される。また、比較器１３では、スイッチトランジスタ領域とオフセット調整用容量ＣＶ１が形成される領域とが平行する距離Ｗ１は、オフセット調整用容量ＣＶ２が形成される領域とスイッチトランジスタ領域とが平行する距離Ｗ２と略同じになるように形成される。このような配置とすることで、入力ショートスイッチ１２が比較器本体部及びオフセット調整用容量ＣＶ１、ＣＶ２の左右の回路構成のばらつきに与える影響を抑制することができる。
また、図１４に示すように、正側比較配線ＳＮＤ＋は、主配線５４及び分岐配線５６を有し、負側比較配線ＳＮＤ−は、主配線５５と分岐配線５６とを有する。主配線５４、５５は、スイッチ回路の上層を通過し、比較器が形成される領域の一端から他端に至る領域に形成される。分岐配線５６は、主配線５４から分岐して、主配線とＰＭＯＳトランジスタＭＰ１のゲートとを接続する。分岐配線５７は、主配線５５から分岐して、主配線とＰＭＯＳトランジスタＭＰ２のゲートとを接続する。主配線と分岐配線は、ビアによって接続される。分岐配線５６、５７は、主配線とは異なる配線層に形成され、主配線とトランジスタのゲートとを接続する方向の長さが略同じ長さになるように形成される。図１４に示す例では、分岐配線５６の長さＬ１と分岐配線５７の長さＬ２とが同じになるように形成されている。
分岐配線を単に接続点同士の距離で形成した場合、２つの分岐配線間に長さの違いが生じ、この長さの違いが寄生容量のばらつきの原因となる。しかし、図１４に示すように、分岐配線の長さを接続点の距離に関わらず同じ長さとすることで、当該分岐配線の長さが寄生容量のばらつきに与える影響を抑制することができる。
続いて、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−と、入力ショートスイッチ１２との配置関係について説明する。そこで、図１５に実施の形態１にかかるスイッチ回路と比較配線のレイアウトを詳細に説明するための概略図を示す。
図１５に示すように、実施の形態１にかかるＡＤ変換器１では、入力ショートスイッチ１２を構成するトランジスタのソース又はドレインとなる拡散領域の中心点ＣＤＦを挟むように正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−を配置する。この中心点ＣＤＦは、例えば拡散領域の幅をＷ３とし、拡散領域の長さをＷ４とした場合、幅Ｗ３の中心線と幅Ｗ４の中心線の交点、或いは、拡散領域の対角線の交点として定義できる。このような配置とすることで、入力ショートスイッチ１２と正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−との間の寄生容量のばらつきが２つの配線間でばらつくことを防止することができる。
また、別の観点では、実施の形態１にかかるＡＤ変換器１は、入力ショートスイッチ１２を構成するトランジスタのゲートのゲート幅方向の中心点ＣＧを挟むように正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−を配置する。このような配置とすることで、入力ショートスイッチ１２と正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−との間の寄生容量のばらつきが２つの配線間でばらつくことを防止することができる。
また、図１５に示すように、実施の形態１にかかるＡＤ変換器１では、正側比較配線ＳＮＤ＋と入力ショートスイッチ１２のトランジスタとを接続するコンタクトＣＴａと、負側比較配線ＳＮＤ−と入力ショートスイッチ１２のトランジスタとを接続するコンタクトＣＴｂと、が入力ショートスイッチ１２のトランジスタのゲートを挟むように設けられる。そして、コンタクトＣＴａの数とコンタクトＣＴｂとの数が同じになるように形成される。また、入力ショートスイッチ１２について、正側比較配線ＳＮＤ＋が接続されている拡散領域の数と負側比較配線ＳＮＤ−が接続されている拡散領域の数が等しくなるように形成される。このような配置とすることで、入力ショートスイッチ１２と正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−との間の寄生容量のばらつきが２つの配線間でばらつくことを防止することができる。
上記説明のように、実施の形態１にかかるＡＤ変換器１では、比較器１３の回路素子、入力ショートスイッチ１２、正側比較配線ＳＮＤ＋及び負側比較配線ＳＮＤ−の配置を工夫して、比較動作の対象となる２つの経路の間の寄生容量のばらつきを抑制している。このように２つの経路の間の寄生容量のばらつきを抑制することで、微少なオフセット電圧を誤りなく判定することが可能になる。特に、実施の形態１にかかるＡＤ変換器１では、非常に小さな電圧差の入力電圧を比較する最下位ビットの比較動作を行った直後にオフセット電圧を判定するため、このような経路間のばらつきを抑制することは誤判定を抑制するために非常に重要になる。
実施の形態２
実施の形態１では、変換サイクル毎にオフセット制御値ＯＣを更新する例を説明した。これに対して、実施の形態２では、複数の変換サイクルのオフセット判定結果（ＤＣＯＣ比較判定結果信号ＲＳＬＴの値）を積算し、当該積算値に含まれる正判定の数と負判定の数との比率に応じてオフセット制御値を更新する例について説明する。
そこで、図１６に実施の形態２にかかるＡＤ変換器１におけるＤＣＯＣ比較結果信号の値とオフセットの調整量とを説明するためのタイミングチャートを示す。図１６に示すように、実施の形態２では、オフセット制御回路１５が、変換結果出力値（例えば、ＡＤ変換結果信号Ｄｏｕｔ）の全ビットの出力値が生成される変換サイクルが予め設定されたサイクル数に達したことに応じて前記オフセット制御値の値を更新する。
また、実施の形態２にかかるオフセット制御回路１５におけるＤＣＯＣ比較結果信号の値とオフセットの調整量とを説明するためのグラフを図１７に示す。図１７に示す例では、ＤＣＯＣ比較判定結果信号ＲＳＬＴの積算値に含まれる正判定の数と負判定の数との比が５０％を境に、正判定の数が多ければオフセット制御値ＯＣを増加させ、負判定の数が多ければオフセット制御値ＯＣを減少させる。
また、オフセット制御値ＯＣの更新基準の別の例を図１８に示す。図１８に示す例では、図１７に示す例では、ＤＣＯＣ比較判定結果信号ＲＳＬＴの積算値に含まれる正判定の数の比が７５％以上であればオフセット制御値ＯＣを増加させ、負判定の数の比が２５％以下であればオフセット制御値ＯＣを減少させ、正判定の数と負判定の比の数が２５％〜７５％の間であればオフセット制御値ＯＣを維持する。
このように、複数の変換サイクルで得られたＤＣＯＣ比較判定結果信号ＲＳＬＴの値を積算して、積算値中の正判定の数と負判定の数の比に基づきオフセット制御値ＯＣを更新することで変換サイクル毎にオフセット制御値ＯＣを更新するよりも安定した動作を得ることができる。
ここで、積算する変換サイクル数についても様々な形態が考えられる。そこで、図１９〜図２１に実施の形態２にかかるＡＤ変換器におけるオフセット制御値の更新タイミングとＤＣＯＣ比較結果信号の値の積算回数との関係を説明するためのグラフを示す。
図１９に示す例は、オフセット制御値ＯＣの更新タイミングｉに関わらず積算する処理サイクル数を一定にするものである。図２０に示す例は、オフセット制御値ＯＣの更新タイミングｉに応じて積算回数を変化させる。図２０に示す例では、積算回数を一定周期、かつ、一定の範囲内で増減させる。図２１に示す例では、オフセット制御値ＯＣの更新タイミングｉ毎に積算回数をランダムに変化させる。なお、積算回数をランダムに変化させる場合、平方採中法、線形合同法、線形帰還シフトレジスタ等の方法で乱数を発生する疑似乱数発生器を用いることができる。
このように、積算する変換サイクルの回数を、図１９に示したように一定とした場合、更新周期に応じた雑音（例えば、スプリアストーン）が発生するおそれがある。しかし、例えば、図２０及び図２１に示すように、積算する変換サイクルの回数を変化させることで、積算値に揺らぎが生じ、スプリアストーンを抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１ ＡＤ変換器
１０ サンプルホールド回路
１１ ＤＡＣ
１２ 入力ショートスイッチ
１３ 比較器
１４ 非同期動作逐次比較ロジック
１５ オフセット制御回路
２１ 正側サンプルホールド回路
２２ 負側サンプルホールド回路
３０１〜３０ｎ 単位デジタルアナログ変換器
３１ｎ〜３６ｎ スイッチ
４０ プリアンプ
４１ ラッチ回路
４２〜４４ インバータ
４５ ＮＡＮＤ回路
５１ 入力ショートスイッチ制御配線
５２ シールド配線
５３ 容量接続配線
５４、５５ 主配線
５６、５７ 分岐配線
ＳＷ１ａ〜ＳＷ４ａ スイッチ
ＳＷ１ｂ〜ＳＷ４ｂ スイッチ
ＣＳ１＋、ＣＳ１− サンプリング容量
ＣＳ２＋、ＣＳ２− サンプリング容量
Ｃｄ１〜Ｃｄｎ プリチャージ容量
ＣＶ１、ＣＶ２ オフセット調整用容量
Ｖｒｅｆ 基準電圧
ＣＴａ、ＣＴｂ コンタクト
ＤＦ 拡散層
Ｇ ゲート
ＣＤＦ 拡散領域中心点
ＣＧ ゲート中心点
ＩＮ＋ 正側入力信号
ＩＮ− 負側入力信号
ＳＯＵＴ＋ 正側比較電圧
ＳＯＵＴ− 負側比較電圧
ＳＮＤ＋ 正側比較配線
ＳＮＤ− 負側比較配線
ＣＫｉｎ 入力クロック信号
ＣＫ１、ＣＫ２ ノンオーバーラップクロック信号
ＰＣ プリチャージ信号
ＣＮＴ ＤＡＣ制御信号
ＳＲＴ 判定開始信号
ＥＮＤ 判定終了信号
ＯＵＴ＋、ＯＵＴ− 判定結果信号
ＳＨＴ 入力ショート信号
ＲＳＬＴ ＤＣＯＣ比較判定結果信号
ＯＣ オフセット制御値
ＣＫｏｕｔ 出力クロック信号
Ｄｏｕｔ ＡＤ変換結果信号

Claims (21)

  1. サンプリングクロック信号に応じて入力電圧の電圧レベルをサンプリングして、前記入力電圧の電圧レベルに応じた差動電圧の一方を第１の比較配線に出力し、前記差動電圧の他方を第２の比較配線に出力するサンプルホールド回路と、
    前記第１の比較配線と前記第２の比較配線の電圧差に応じてハイレベル又はロウレベルとなる出力値を出力する比較器と、
    前記出力値に応じて前記第１の比較配線及び前記第２の比較配線の電圧を変化させるデジタルアナログ変換回路と、
    前記サンプルホールド回路、前記比較器及び前記デジタルアナログ変換回路を予め設定された逐次比較シーケンスに従って制御し、変換結果出力値のビット数に応じた個数の前記出力値を出力する逐次比較制御回路と、
    前記第１の比較配線と前記第２の比較配線との間に設けられ、前記逐次比較制御回路により導通状態と遮断状態とが切り替えられるスイッチ回路と、を有し、
    前記逐次比較制御回路は、
    前記変換結果出力値の全ビットの前記出力値を取得したことに応じて前記スイッチ回路を導通状態として、前記スイッチ回路が導通状態である期間の前記出力値に応じて前記比較器の入力オフセット電圧を調節するオフセット判定信号を出力し、
    前記比較器は、前記オフセット判定信号の論理レベルに応じて生成されるオフセット制御値に応じて入力オフセット電圧を変更する半導体装置。
  2. 前記逐次比較制御回路が出力する前記オフセット判定信号の論理レベルに応じて前記オフセット制御値を増減させるオフセット制御回路を更に有し、
    前記比較器は、
    前記第１の比較配線と前記第２の比較配線との電圧差を増幅して、第１の中間出力電圧と第２の中間出力電圧を出力するプリアンプと、
    前記第１の中間出力電圧と前記第２の中間出力電圧との電圧差に応じて、前記出力値の論理レベルを決定するラッチ回路と、
    前記第１の中間出力電圧を伝達する第１の中間電圧配線に接続される第１のオフセット調整用容量と、
    前記第２の中間出力電圧を伝達する第２の中間電圧配線に接続される第２のオフセット調整用容量と、を有し、
    前記オフセット制御値に応じて前記第１のオフセット調整用容量と、前記第２のオフセット調整用容量との容量比を変化させる請求項１に記載の半導体装置。
  3. 前記オフセット制御回路は、前記オフセット判定信号の論理レベルが第１の論理レベルである場合、前記オフセット制御値の値を増加させ、前記オフセット判定信号の論理レベルが第２の論理レベルである場合、前記オフセット制御値の値を減少させる請求項２に記載の半導体装置。
  4. 前記オフセット制御回路は、前記変換結果出力値の全ビットの値が生成される変換サイクル毎に前記オフセット制御値の値を更新する請求項２に記載の半導体措置。
  5. 前記オフセット制御回路は、前記変換結果出力値の全ビットの出力値が生成される変換サイクルが予め設定されたサイクル数に達したことに応じて前記オフセット制御値の値を更新する請求項２に記載の半導体措置。
  6. 前記オフセット制御回路は、前記オフセット制御値を更新する毎に前記サイクル数を変化させる請求項５に記載の半導体措置。
  7. 前記オフセット制御回路は、前記予め設定されたサイクル数分の前記オフセット判定信号の値の積算値に含まれる正判定と負判定との数の比に応じて前記オフセット制御値の変化方向を決定する請求項５に記載の半導体措置。
  8. アナログデジタル変換器において、第１の比較配線の電圧と第２の比較配線との間の電圧差に応じてデジタル値の出力値を出力する比較器と、
    前記第１の比較配線と前記第２の比較配線との間に接続されるスイッチ回路と、を有し、
    前記比較器は、
    前記第１の比較配線がゲートに接続される第１のトランジスタと、
    前記第２の比較配線がゲートに接続される第２のトランジスタと、を有し、
    前記スイッチ回路は、前記第１のトランジスタが形成される第１のトランジスタ領域と、前記第２のトランジスタが形成される第２のトランジスタ領域と、の両方に隣接するように形成され、
    前記第１の比較配線及び前記第２の比較配線は、それぞれ、
    前記スイッチ回路の上層を通過し、前記比較器が形成される領域の一端から他端に至る領域に形成される主配線と、
    前記主配線から分岐して前記主配線と、前記第１のトランジスタのゲート又は前記第２のトランジスタのゲートと、を接続する分岐配線と、を有する半導体装置。
  9. 前記第１の比較配線の前記分岐配線及び前記第２の比較配線の前記分岐配線は、前記主配線とは異なる層に形成され、かつ、略同じ長さで形成される請求項８に記載の半導体装置。
  10. 前記第１の比較配線の前記主配線と前記第２の比較配線の前記主配線とを挟むように形成されるシールド配線を更に有する請求項８に記載の半導体装置。
  11. 前記スイッチ回路の開閉状態を制御するスイッチ制御信号を伝達するスイッチ制御配線は、前記比較器が形成される領域以外の領域に形成される請求項８に記載の半導体装置。
  12. 前記スイッチ制御配線は、前記主配線とは異なる配線層に形成される請求項１１に記載の半導体装置。
  13. 前記比較器は、入力オフセット電圧を調整するオフセット調整用容量を有し、
    前記オフセット調整用容量は、前記第１のトランジスタ及び前記第２のトランジスタを含む領域に形成される前記比較器を構成する比較器本体内配線と、前記スイッチ制御配線と直交し、かつ、直交する部分が前記スイッチ制御配線とは異なる配線層に形成される容量接続配線を用いて接続される請求項１１に記載の半導体装置。
  14. 前記第１の比較配線の前記主配線及び前記第２の比較配線の前記主配線は、前記スイッチ回路を構成するスイッチトランジスタの拡散領域の中心を挟むように形成される請求項８に記載の半導体装置。
  15. 前記第１の比較配線の前記主配線及び前記第２の比較配線の前記主配線は、前記スイッチ回路を構成するスイッチトランジスタのゲートのゲート幅方向の中心を挟むように形成される請求項８に記載の半導体装置。
  16. 前記スイッチ回路を構成するスイッチトランジスタが形成されるスイッチトランジスタ領域が前記第１のトランジスタ領域と平行する距離は、前記第２のトランジスタ領域と前記スイッチトランジスタ領域とが平行する距離と略同じである請求項８に記載の半導体装置。
  17. 前記第１の比較配線の主配線と前記スイッチ回路を構成するスイッチトランジスタの拡散領域とを接続するコンタクトの数は、前記第２の比較配線の主配線と前記スイッチ回路を構成するスイッチトランジスタの拡散領域とを接続するコンタクトの数と同じである請求項８に記載の半導体装置。
  18. 前記第１の比較配線の主配線の接続先となっている前記スイッチ回路を構成するスイッチトランジスタの拡散領域の数は、前記第２の比較配線の主配線の接続先となっている前記スイッチ回路を構成するスイッチトランジスタの拡散領域の数と同じである請求項８に記載の半導体装置。
  19. 前記比較器は、入力オフセット電圧を調整するオフセット調整用容量を有し、
    前記スイッチ回路は、前記第１のトランジスタ領域及び前記第２のトランジスタ領域と、前記オフセット調整用容量が形成される容量形成領域と、に挟まれる領域に形成される請求項８に記載の半導体装置。
  20. 前記オフセット調整用容量は、前記第１のトランジスタ及び前記第２のトランジスタを含む領域に形成される前記比較器を構成する比較器本体内配線と、前記第１の比較配線の前記主配線及び前記第２の比較配線の前記主配線と直交する容量接続配線を用いて接続される請求項１９に記載の半導体装置。
  21. 前記容量接続配線は、前記主配線と直交する部分が前記主配線とは異なる配線層に形成される請求項２０に記載の半導体装置。
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