WO2009131018A1 - イメージセンサー用ａ／ｄ変換器 - Google Patents

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WO2009131018A1
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潤 長谷川
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キュリアス株式会社
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Definitions

  • the present invention relates to an A / D converter for an image sensor that converts an analog image output output from the image sensor into digital data, and more particularly to an A / D converter suitable for a column arrangement.
  • CCDs and CMOS image sensors are used in digital still cameras and mobile phone cameras, but with the recent increase in resolution, the number of pixels tends to increase.
  • a circuit for reading out signals and converting the read analog signals into digital signals is used. Needs to be faster.
  • CCD image sensors that have been mainstream as imaging devices so far, it is necessary to drive a horizontal CCD at high speed in order to read out at high speed. More and more cases use CMOS image sensors.
  • an increase in current consumption is unavoidable in order to increase the speed of an A / D conversion circuit that converts an analog signal into a digital signal.
  • Non-Patent Document 1 discloses a method using a successive approximation type A / D converter using a capacitor, but for example, A / D conversion with 8-bit resolution is performed in order to arrange weighted capacitors.
  • a / D conversion with 8-bit resolution is performed in order to arrange weighted capacitors.
  • the miniaturization progresses, the above-mentioned drawbacks may be overcome.
  • the capacitor size is reduced, an increase in device variations and an increase in kTC noise are caused. Therefore, an A / D converter having a high resolution can be obtained. The difficult situation remains the same.
  • Patent Document 1 discloses a column A / D converter using a ⁇ type
  • Patent Document 2 uses a cyclic A / D converter, both of which are based on a switched capacitor circuit.
  • a high-performance operational amplifier is required because of the need for precision calculations.
  • it has become difficult to arrange such high-precision operational amplifiers in a long and slender shape in accordance with the recent small pixel pitch. That is, in order to reduce the layout size, it is necessary to use a transistor with a fine design rule, but such a miniaturized transistor has a low withstand voltage and must have a low power supply voltage, thus ensuring a dynamic range of the operational amplifier. It is because it cannot be done.
  • Non-Patent Document 2 As the column A / D converter, one using an integral type so-called single slope type A / D converter using a ramp signal generator, a comparator, and a counter shown in Non-Patent Document 2 is used. Promising. This method can be realized without using an operational amplifier, and unlike the non-patent document 1, the number of capacitors is small. Therefore, this method is very suitable for realizing a column parallel A / D converter. I can say. In addition, digital subtraction is realized by switching between up-count and down-count, and it is an excellent method that can suppress fixed pattern noise caused by input offset voltage, which is a problem especially in CMOS image sensors using column A / D converters. .
  • JP 2004-15208 PR Japanese Laid-Open Patent Publication No. 2005-136540
  • the present invention intends to provide a column A / D converter that can be read at high speed and also realizes high resolution. Furthermore, it is desirable to provide a column A / D converter for an image sensor.
  • a function that eliminates the input offset voltage of the A / D converter, an amplification function that amplifies the sensor output at low brightness, and current consumption during standby It is intended to provide an A / D converter for an image sensor with a high function and high image quality that also has a standby function for suppressing the above.
  • the first invention is an image sensor A / D converter comprising a plurality of successive approximation A / D conversion means for simultaneously converting a plurality of analog image signals output from an image sensor into digital data.
  • the plurality of successive approximation type A / D converters select at least one reference voltage from a reference voltage group composed of a plurality of reference voltages and output at least one D / A converter.
  • an A / D converter for an image sensor comprising reference voltage supply means for supplying a common reference voltage group to each D / A converter.
  • the plurality of successive approximation type A / D converters each include a plurality of D / A converters, and a voltage addition unit that adds the outputs of the plurality of D / A converters with predetermined weighting.
  • a comparator for comparing the input signal voltage with the output voltage of the voltage adding means, and the D / A converter so that the input signal voltage and the output voltage of the voltage adding means are substantially the same based on the output of the comparator.
  • a successive approximation control means for controlling the above may be provided.
  • an upper reference voltage source, a lower reference voltage source, and a plurality of resistors of at least the number of gradations of the D / A converter are connected in series between them.
  • a plurality of reference voltages may be obtained by extracting voltages from connection points of the respective resistors. Further, at least one current interrupting means is provided between the upper reference voltage source and the lower reference voltage source, or at least one voltage of the upper reference voltage source and the lower reference voltage source is variable. Reference voltage varying means may be provided.
  • the second invention is an A / D converter for an image sensor that converts an analog image signal output from an image sensor into digital data, and is a unipolar D / D converter that outputs only a positive or negative voltage.
  • a successive approximation control means for controlling the bipolar operation D / A converter and an offset canceling input offset voltage of the comparator using the bipolar operation D / A converter.
  • Set is for the image sensor A / D converter, characterized in that a cancel means.
  • the offset canceling means is generated by a compensation voltage generating means for causing the bipolar operation D / A converter to generate a compensation voltage substantially equal to the offset voltage of the comparator, and the bipolar operation D / A converter.
  • Polarity inversion means for inverting the sign of the compensation voltage, and voltage switching means for switching the output voltage with the polarity inverted to a reference voltage corresponding to the zero level of the bipolar operation D / A converter.
  • a plurality of A / D conversion means for simultaneously converting a plurality of analog image signals output from the image sensor into digital data and A / D conversion of a reference voltage group composed of a plurality of reference voltages.
  • each of the plurality of A / D conversion means selects and outputs one reference voltage from the reference voltage group.
  • An A converter, a comparator for comparing the input signal voltage and the output voltage of the D / A converter, and the input signal voltage and the output voltage of the D / A converter are substantially the same based on the output of the comparator.
  • An image comprising control means for controlling the D / A converter and determination result integration means for integrating the outputs of the comparators, and further comprising reference voltage fluctuation means for changing the voltage of the reference voltage group.
  • control means for controlling the D / A converter and determination result integration means for integrating the outputs of the comparators, and further comprising reference voltage fluctuation means for changing the voltage of the reference voltage group.
  • reference voltage fluctuation means for changing the voltage of the reference voltage group.
  • a first integration step of integrating the output of the comparator while varying each voltage of the reference voltage group by the reference voltage variation means in the latter half of the first period, and the output from the image sensor is the second Controlling the D / A converter so that the input signal voltage and the output voltage of the D / A converter are substantially the same based on the output of the comparator in the first half of the second period for outputting the voltage level.
  • the reference voltage changing means drives the second output in the second integration step of integrating the outputs of the comparators while inverting the sign while changing the voltages of the reference voltage group.
  • the column A / D converter having high resolution can be miniaturized, and high image quality can be realized even in a high-definition image sensor having a small pixel size, that is, a narrow pixel array pitch. The effect is obtained.
  • the second invention it is possible to efficiently remove fixed pattern noise, which has a particularly large influence on image quality, with an image sensor using a column A / D converter, with a small amount of configuration requirements, and downsizing the image sensor. The effect of improving the image quality is obtained.
  • an effect of realizing a column A / D converter for an image sensor having both the effects of the first invention and the effect of the second invention and having high image quality, high definition and high resolution. Is obtained.
  • FIG. 2 is a circuit diagram of a pixel and a load transistor in FIG. 1. It is the figure which showed the drive waveform of the image sensor, and the signal waveform output. It is a block diagram of the column A / D converter in a first embodiment. It is a circuit diagram of a bias voltage & reference voltage generation circuit in the first embodiment. It is a circuit diagram of each D / A converter. It is the circuit diagram which showed the capacitor & switch and comparator in FIG. It is an operation
  • FIG. 1 is a block diagram showing the overall configuration of this embodiment.
  • Pixels (11) that perform photoelectric conversion are arranged in a two-dimensional matrix of M rows and N columns.
  • Each pixel of the row selected by the row selection circuit (14) is connected to the readout line (18) of each column, and a photoelectric conversion signal of the selected pixel is obtained by applying a bias current by the load transistor (12). Output as sensor signal (VOUT).
  • Each column A / D converter (13) receives the control of the A / D control circuit (17), and converts the input signal of each column from analog voltage to digital data simultaneously and in parallel.
  • the bias voltage & reference voltage generation circuit (16) supplies a plurality of bused reference voltages obtained by dividing two reference voltages at equal intervals to all the column A / D converters, It also supplies voltage for current control.
  • FIG. 2 is a circuit diagram showing the pixel and the load transistor in FIG. 1
  • FIG. 3 is a diagram showing a driving waveform of the image sensor and an output signal waveform.
  • the photodiode (21) generates a charge corresponding to the amount of incident light.
  • the transfer transistor (22) is in an off state, all generated charges are accumulated in the photodiode.
  • the SELi signal is set to the high level to turn on the row selection transistor (24), and the source of the readout transistor (25) is connected to the readout line.
  • the reset transistor (23) When the reset transistor (23) is turned on by the RGi signal, the node of the FD is reset to the power supply voltage, and then the reset transistor is turned off, so that the FD node enters a floating state and enters a standby state for receiving signal charges.
  • the FD voltage at this time is output as a feedthrough level voltage (Vft) by a source follower circuit composed of a read transistor and a load transistor (12).
  • Vft feedthrough level voltage
  • the FD voltage at this time is output as a signal level voltage (Vsig) by a source follower circuit including a read transistor and a load transistor.
  • Vsig signal level voltage
  • a source follower circuit including a read transistor and a load transistor.
  • FIG. 4 is a block diagram of the column A / D converter in FIG.
  • the capacitor & switch (41) weights the correlated double sampling of the sensor signal input from Vin, the output voltage of the upper D / A converter (46), and the output voltage of the lower D / A converter (47). And a circuit for performing operations such as addition.
  • the upper D / A converter is referred to as upper DAC and the lower D / A converter is referred to as lower DAC
  • the total D / A conversion voltage (Vda) obtained by performing weighted addition on the output of the higher-order DAC (Vda1) and the output of the lower-order DAC (Vda2), and the correlated double-sampled pixel signal output (Vpixel).
  • a difference voltage with respect to the voltage is generated, and the obtained signal is input to the comparator (42) as a differential signal.
  • the upper successive approximation register (44) and the lower successive approximation register (43) perform a sequential comparison operation so that the difference voltage between the Vpixel voltage and the Vda voltage approaches zero based on the output result of the comparator.
  • the data in the upper successive approximation register (hereinafter referred to as upper SAR) and the lower successive approximation register (hereinafter referred to as lower SAR) is output by the arithmetic circuit (48) as an output code corresponding to the signal voltage.
  • An operation is performed to obtain the result, and the result is stored in the conversion result storage register (49).
  • the complement circuit (45) has a function of switching whether to output the result of the lower SAR as it is or inverting and outputting it to the lower DAC by the REV signal, and is used when performing a noise cancellation operation described later. .
  • FIG. 5 shows a bias voltage & reference voltage generation circuit.
  • the SLP signal in the figure is a signal for reducing current consumption when the circuit is in a standby state, and is in a low state in the operating state.
  • the reference voltage source (51) is generated using a known bandgap reference circuit or the like, and outputs a reference voltage of 1.25V.
  • the output of the reference voltage source is resistance-divided by a first resistor string (52) to produce voltages intermediate between 1.25V and 0V, 0.75V, 0.5V, and 0.25V.
  • the output of the reference voltage source, 1.25 V, and 0.75 V and 0.5 V obtained by resistance division are input to the analog multiplexer (53), and one of the voltages is a 2-bit control signal [GN]. Is input to the operational amplifier (54) as the Vrt0 voltage.
  • the voltage of 0.25 V generated in the first resistor string is input to the operational amplifier (56) as Vrb0.
  • the SLP signal is at a low level, that is, in an operating state
  • the Vrt terminal which is the upper end of the second resistor string (55) is connected to the inverting input terminal of the operational amplifier (54).
  • the voltage of the Vrb terminal which is the lower end of the second resistor string is applied to the inverting input terminal of the operational amplifier (56), and the voltage of Vrb0 and the voltage of Vrb are controlled to be equal by the feedback operation of the operational amplifier.
  • the second resistor string has a configuration in which 256 resistors having the same resistance value are arranged in a string between the Vrt terminal and the Vrb terminal, and the connection point of each resistor has a difference between the Vrt voltage and the Vrb voltage.
  • Vrt0 voltage 1.25V
  • Vrt0 voltage 0.75V
  • the gain can be switched uniformly at this ratio for the column A / D converter.
  • the operational amplifier (54) since the connection between the second resistor string and the operational amplifier (54) is cut off in the standby state when the SLP signal is high, the current flowing through the second resistor string is cut off to reduce the current consumption. Is possible.
  • the operational amplifier (54, 56) still maintains a feedback loop composed of a resistor and a bypass capacitor, and the output voltage is maintained in the operation state and the standby state, so that the operation state is resumed from the standby state. Even when returning to, it is possible to return quickly.
  • the bias voltage & reference voltage generation circuit also generates a bias voltage (VCS) supplied to the load transistor (12).
  • the SLP signal When the SLP signal is low, that is, in the operating state, the voltage generated by passing the current of the reference current source (52) through the current mirror transistor (58) is applied to the gate of the load transistor.
  • the SLP signal when the SLP signal is high, that is, in the standby state, the current flowing to each load transistor is cut off by switching the ground level of the VCS, so that the current consumption can be reduced.
  • FIG. 6 shows a circuit diagram of each D / A converter in FIG.
  • the D / A converter is composed of 256 switch arrays (61) and decoders (62) for both the upper DAC and the lower DAC, and one end of each switch array has a bias voltage & reference voltage generation circuit (14). Are connected to each other as the output line (DAout).
  • DAout bias voltage & reference voltage generation circuit
  • an on signal is given to only one switch corresponding to 8-bit input data to the D / A converter, and the other switches are turned off, so that the reference voltage is output as the output (DAout) of the D / A converter.
  • An 8-bit D / A converter that outputs any one voltage of V0 to V255 is configured.
  • FIG. 7 is a circuit diagram showing details of the capacitor & switch (41) and the comparator (42) in the block diagram of the column A / D conversion circuit of FIG.
  • the non-inverting input terminal (node P) of the comparator (42) is connected to one end of the P-side reset switch (71), one end of the 64C capacitor, and one end of the 1C capacitor.
  • a reference voltage (Vrm) is applied to the other end of the P-side reset switch, and the voltage at the node P can be reset (initialized) to the reference voltage by turning on the ⁇ rp signal.
  • Vrm is a potential at the midpoint of Vrt and Vrb, and is a voltage corresponding to V128 of the reference voltage made into a bus.
  • the other terminal of the 64C capacitor is connected as the node P1 to the output side of the 3-input-1-output P1 changeover switch (73).
  • the input side of the P1 changeover switch (hereinafter referred to as P1_SW) is connected to Vda1, which is the output of the upper DAC, the Vrt voltage supplied from the bias voltage & reference voltage generation circuit (14), and Vin. Any one voltage can be selected and applied to the node P1 by P1_SW.
  • the higher order DAC outputs the reference voltage Vrt when the binary code “00000000b” is given, and outputs the Vrb voltage when the binary code “11111111b” is given.
  • the higher-order DAC operates in a so-called unipolar mode in which the output voltage swings only on the negative side with respect to the Vrt voltage, corresponding to the input straight binary code.
  • P1_SW an operation of switching between the Vda1 output and the reference Vrt voltage
  • a voltage change in the negative direction can be brought to the node P1 corresponding to the straight binary code input to the upper D / A converter.
  • the initial voltage of the node P1 is Vrt
  • the subsequent potential change amount of the node P1 can be made to correspond one-to-one with the straight binary code given to the higher-order DAC.
  • the other terminal (node P2) of the 1C capacitor is connected to the output side of the 2-input-1-output P2 changeover switch (74).
  • the input side of the P2 changeover switch (hereinafter referred to as P2_SW) is connected to Vda2, which is the output of the lower DAC, and the Vrm voltage supplied from the bias & reference voltage generation circuit (14). A voltage can be applied to node P2.
  • the lower DAC outputs the reference voltage Vrm when the binary code “10000000b” is given, generates a Vrb voltage lower than Vrm when the binary code is “00000000b”, and generates a Vrt voltage higher than Vrm when the binary code is “11111111b”.
  • the low-order DAC operates in a so-called bipolar mode in which the output voltage fluctuates both on the plus side and the minus side with reference to Vrm corresponding to the input offset binary code.
  • the sign of the output of the lower DAC can be inverted only by performing a simple process of 1's complement that inverts the value of each bit input to the lower DAC, which will be described later without using a complicated logical subtraction circuit.
  • the offset cancel operation can be easily performed with a small circuit scale.
  • the voltage change at the node P1 and the voltage change at the node P2 are added to each other by the respective coefficients to change the potential at the node P.
  • the output voltage of the lower DAC is reduced to 1/64 and added to the output voltage of the upper DAC. Become. When this corresponds to the code, it corresponds to adding 1/64 of the input code for the lower DAC to the input code for the higher DAC, that is, shifting the digit to the right by 6 bits in binary data.
  • one end of the N-side reset switch (72), one end of the 64C capacitor, and one end of the 1C capacitor are connected to the inverting input terminal (node N) of the comparator (42).
  • the same reference voltage as that on the P side is applied to the other end of the N-side reset switch, and the voltage at the node N can be reset to the reference voltage by turning on the ⁇ rn signal.
  • the other terminal of the 64C capacitor is connected to the output side of the 2-input-1-output N1 changeover switch (75) as a node N1.
  • N1_SW The input side of the N1 changeover switch (hereinafter referred to as N1_SW) is connected to the Vrt voltage, which is the reference voltage of the higher-order DAC, and Vin, and either one voltage is given to the node N1 by N1_SW. I can do it.
  • the other terminal (node N2) of the 1C capacitor is only connected to the Vrm voltage, which is the reference voltage for the lower DAC, and the voltage does not change.
  • FIG. 8 is an operation timing chart in the first embodiment.
  • VP1, VN1, VP2, VN2, VP, and VN indicate the voltages of the nodes P1, N1, P2, N2, P, and N in the capacitor and switch circuit of FIG.
  • the voltages of VP1, VN1, and VP2 are set to voltage values as shown in the timing diagram of FIG. 8 by switching by P1_SW, N1_SW, and P2_SW, and controlling the output voltages of the upper DAC and the lower DAC. Can do.
  • P1_SW, N1_SW, and P2_SW controlling the output voltages of the upper DAC and the lower DAC.
  • Vin is connected to the nodes P1 and N1 by P1_SW and N1_SW to set VP1 and VN1 to Vft. Further, the node P2 is connected to the reference voltage (Vrm) by P2_SW, and VP2 is set to Vrm.
  • Vrm reference voltage
  • ⁇ rp and ⁇ rn are set to the high level and the P-side reset switch and the N-side reset switch are turned on, the potentials of the non-inverting input node P and the inverting input node N of the comparator are both the same reference voltage level (Vrm).
  • each switch is turned off, and an initial state is created in which the potentials of the P and N nodes are both substantially at the reference voltage level. Thereafter, changes in the potentials of the nodes P1 and P2 are transmitted to the node P, and changes in the potentials of the nodes N1 and N2 are transmitted to the node N by capacitive coupling.
  • the same voltage is applied to the non-inverting input node P and the inverting input node N of the comparator, an input offset is generated due to variations in the input transistor characteristics of the comparator.
  • the dynamic input voltage (Vdif) does not become zero but includes an error voltage of Vofs.
  • the differential input voltage (Vdif) of the comparator By performing a lower successive approximation operation for controlling the lower SAR based on the output of the comparator between time t3 and time t4, the differential input voltage (Vdif) of the comparator finally converges to zero. Determine the value of the lower SAR.
  • Vsig the signal level
  • Vin is connected to the node P1 by P1_SW, and VP1 is set to the Vsig voltage.
  • ⁇ rp is turned on to reset the node P to the reference voltage level (Vrm) again.
  • the result of the lower SAR obtained at time t4 is inverted by the complement circuit (35) and applied to the lower DAC, thereby switching the Vda2 output from Vrm ⁇ Vcal to Vrm + Vcal.
  • the initial voltage of the node P1 becomes Vsig and the initial voltage of the node P2 becomes Vrm + Vcal.
  • ⁇ rn is not input, and the voltages at the nodes N1 and N2 do not change at Vrt and Vrm, respectively. Therefore, the potential at the node N is the state before the feedthrough level is sampled and held, A ⁇ ( Vrt ⁇ Vft) is held.
  • the voltage corresponding to the pixel signal output (Vpixel) is sampled and held at the input of the comparator. As described above, it is possible to cancel the offset voltage without using an operational amplifier or the like and sample and hold the pixel signal output (Vpixel) subjected to the correlated double sampling processing.
  • the potentials of the node P1 and the node N1 both return to the Vrt that is the reference voltage of the upper DAC, and the potentials of the nodes P2 and N2 both return to the Vrm that is the reference voltage of the lower DAC.
  • a voltage change corresponding to each binary code set in each DAC is applied to the node P1 and the node P2, which are weighted and added at a ratio of 64: 1 to change the potential of the node P.
  • Vpixel the maximum value of the pixel signal output (Vpixel) is determined by the full scale voltage (Vfs) which is the maximum value of Vda, and the input range of the A / D converter is determined by the full scale voltage.
  • the full-scale voltage can be switched in three stages of 1: 0.5: 0.25 as described above, and variable gain control of 0 dB, 6 dB, and 12 dB can be performed when converted to an amplification factor.
  • FIG. 9 is a diagram for explaining the relationship between the pixel signal voltage and the ranges of the upper and lower D / A converters in the first embodiment.
  • the figure also shows the relationship between the output voltage and the corresponding code in each DAC.
  • the actual potential relationship is such that the voltage decreases as the code increases, but for the sake of explanation, the direction in which the voltage decreases is defined as the positive direction.
  • the upper DAC accumulates Vupr that does not exceed Vpixel and has a voltage close to Vpixel, and Dupr is stored as a corresponding binary code in the upper SAR.
  • the output of the lower ADC is stacked up to Vlwr so that the remaining difference between Vpixel and Vupr approaches zero by the lower successive approximation operation, and Dlwr is stored as the corresponding binary code in the lower SAR.
  • the weight of the lower DAC is 1/64 with respect to the upper DAC
  • the lower A / D conversion is performed by adding the lower binary code Dlwr to Dupr by shifting it to the right by 1/64, that is, 6 digits.
  • the code is obtained.
  • the zero point is an offset binary code with “10000000b”. For this reason, in the arithmetic circuit (38), in addition to the addition of the upper and lower digit shifts, a digital operation for subtracting the binary code corresponding to the offset is also performed.
  • high-speed A / D conversion by the column A / D converter that is, high-speed reading as an image sensor can be realized, and digital image data can be obtained with a high resolution of 14 bits.
  • the size of the column A / D converter can be reduced, and an A / D converter that can be adapted to an image sensor having a small pixel pitch can be provided.
  • the column A / D converter in the first embodiment of the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the gist of the present invention. It is.
  • the upper DAC and the lower DAC are each 8 bits and the weight of the upper DAC and the lower DAC is 1:64 and the resolution is 14 bits.
  • the resolution of each DAC is 8 bits.
  • the weight ratio is not limited to 1:64, and it will be obvious to those skilled in the art that the resolution required for the column A / D converter may be realized in any combination.
  • weighted addition is performed in the upper and lower two stages has been described.
  • a higher-order column A / D converter can be provided using a higher, middle, and lower three-stage DAC. It can also be realized. Also in this case, the bias voltage & reference voltage generation circuit can be realized without increasing the circuit scale of the column A / D converter by making the upper, middle, and lower circuits common.
  • FIG. 10 shows a block diagram of a column A / D converter in the second embodiment.
  • the non-inverting input terminal (node P) of the comparator (42) is connected to one end of the reset switch (104), one end of the main coupling capacitor (102), and one end of the sub coupling capacitor (103).
  • the other end of the reset switch (104) is connected to the inverting input terminal (node N) of the comparator (42), and can be turned on by setting the ⁇ rs signal to the high level. It can be made equal to the voltage (initialization).
  • the signal output of the image sensor is connected to the other terminal (node P1) of the main coupling capacitor (102), and the other terminal (node P2) of the sub-coupling capacitor (103) is connected to the D / A node.
  • a P2 changeover switch (106) for selecting whether to connect to the output of the converter (hereinafter referred to as DAC) or to the reference voltage (Vrm0) is connected.
  • DAC output of the converter
  • Vrm0 reference voltage
  • the main coupling capacitance is sufficiently larger than the sub-coupling capacitance, and the voltage change at the node P1 is transmitted to the node P more dominantly than the voltage change at the node P2.
  • the node N is connected to the output of a D / A converter (hereinafter referred to as DAC) to the inverting input terminal (node N) of the comparator (42).
  • An N changeover switch (105) for selecting whether to connect to the reference voltage (Vrt0) is connected.
  • Vrt0 reference voltage
  • the output voltage of the DAC (46) when the ⁇ cnv signal is low.
  • the DAC (46) is a circuit shown in FIG. 6, and is an 8-bit D / V that outputs any one voltage in a given reference voltage bus (101) in accordance with an input binary code.
  • a converter The comparator (42) compares the voltages of the node N and the node P. When the voltage of the node P is higher than the node N, the comparator (42) is “H”, and when the voltage of the node P is lower than the node N, “L” is obtained. Output. This output is supplied to the successive approximation register (108) and the integration counter (109), and the successive approximation register (108) is used in “coarse clamping operation of feed-through” and “rough digitizing operation of signal level” described later.
  • the integration counter (109) is used in “feed-through high-precision digitizing operation” and “signal-level high-precision digitizing operation”, which will be described later, and used to integrate the determination results of the comparator.
  • the data of the successive approximation register (108) and the data of the integration counter (109) are calculated by an arithmetic circuit (48) so that an output code corresponding to the signal voltage is obtained, and the result is converted into a conversion result storage register (49). ).
  • FIG. 11 shows a circuit for generating the reference voltage bus (101) applied to the DAC (46) and a circuit for generating the above-described reference voltages (Vrt0, Vrt0).
  • a step voltage source (111), which will be described later, is connected in series to the reference voltage (Vrt0) generated by the reference voltage source (112), and a voltage (Vrt) in which the step voltage is superimposed on the Vrt0 voltage is generated.
  • One end of a resistor string (114a) in which 256 resistors having equal resistance values are arranged in a string is connected to this node, and a potential drop is generated by a bias current source (113a) connected to the other end.
  • the REV signal in the figure is a signal for switching whether the V256 side of the resistor string is set to the Vrt voltage or the V0 side is set to the Vrt voltage. By switching this signal, the order of the voltages V0 to V256 is switched.
  • the REV signal is inverted while the binary code “x” is input to (46) and Vx is output as Vda, the Vx voltage is replaced with the V256-x voltage. That is, when this DAC is moved by a bipolar operation with the V128 voltage being the center of V0 to V256 as the origin, the REV signal is inverted to change the input code from “x” to “256-x”. That is, it is equivalent to inverting the sign.
  • the sign can be inverted only by changing the order of the reference voltage bus by the REV signal.
  • the circuit configuration requirements of the converter can be greatly reduced.
  • the full-scale range of the column A / D converter can be changed as described in the first embodiment by changing the current value of the bias current source (113a), and the current is cut off.
  • the standby state described in the first embodiment can also be realized.
  • resistor string (114b) is connected to the reference voltage source (112), and a current is passed by the other bias current source (113b).
  • the resistor string 114b has an upper end voltage Vrt0, a lower end voltage Vrb0, and a midpoint voltage Vrm0, which are used as reference voltages for generating a constant voltage regardless of the lower DAC.
  • FIG. 14 shows a circuit example for realizing the step voltage source (111).
  • the step voltage source includes a step voltage generating resistor (142) having a resistance value (r) equal to a resistor constituting one stage of the resistor string, a ⁇ 1 to 0LSB variable current source (141), and a 0.5LSB shift current source. (143).
  • the ⁇ 1 to 0LSB variable current source (141) is composed of a 6-bit binary weighted current source and a switch, and each current value is 1/2, 1/4, 1 of the bias current (Ibias), respectively. / 8, 1/16, 1/32, 1/64.
  • the output current When all current sources are off, the output current is zero, and when all current sources are on, the output current is substantially equal to Ibias, and in the middle, the current can be set in increments of 1/64 of Ibias.
  • the potential drop in the step voltage generation resistor (142) is r ⁇ Ibias, which is one stage in the resistor string, that is, the DAC (46). The voltage can be lowered by an amount equivalent to 1LSB of the current.
  • the current of the -1 to 0LSB variable current source (141) and the current of the bias current source are offset to generate a step voltage
  • the potential drop in the resistance is zero, and in the middle, the step voltage can be superimposed on the reference voltage (Vrt0 voltage) in 1 / 64th of 1LSB.
  • the voltage interval of the reference voltage bus (voltage difference corresponding to 1LSB) is kept constant, and all the voltages are set in 1/64 steps of 1LSB. Can be translated in parallel.
  • the 0.5LSB shift current source (143) is used when the step voltage is given in the range of -0.5 to + 0.5LSB instead of in the range of -1 to 0LSB.
  • the current value is set to 1 ⁇ 2 of Ibias. When this current is off, the step power supply operates in the range of 0 to 1 LSB, and when it is on, it can be operated in the range of ⁇ 0.5 to +0.5 LSB.
  • FIG. 12 shows an operation timing chart in the second embodiment.
  • the overall operation is largely divided into four operations: “feed-through coarse clamping operation”, “feed-through high-precision digitizing operation”, “signal-level coarse digitizing operation”, and “signal-level high-precision digitizing operation”. Divided.
  • the reset switch (104) is turned on by setting ⁇ rs to high, which is an input terminal of the comparator.
  • the potentials of node N and node P are equal.
  • the ⁇ cnv signal is high and the N changeover switch (105) selects the Vrt0 voltage.
  • both the N node and the P node are initialized to the Vrt0 voltage.
  • the P2 node is at the Vrm0 voltage by the P2 changeover switch (106).
  • the reset switch is turned off.
  • the two inputs of the comparator (42) are held at the Vrt0 voltage equal to the N node, and the comparator (42) is 2 Since the two inputs are equal, the magnitude cannot be determined, resulting in a contention state (hereinafter referred to as “X” output) that is neither “H” nor “L”.
  • X contention state
  • the following operation is performed.
  • the DAC output is connected to the P2 node by the P2 changeover switch (106), and thereafter, the change in the output voltage of the DAC is transmitted to the node P by capacitive coupling.
  • a sequential comparison operation is performed so that the output of the comparator becomes “X” by looking at the output of the comparator, that is, the voltages of the P node and the N node are close to each other.
  • the DAC output is determined with the output closest to “X”. If Vofs is zero, the DAC output is set to the Vrm0 voltage before the P2 changeover switch is switched to the DAC output by the ⁇ cl signal, but if it is not zero, it is set to (Vrm0 + Vcal).
  • the REV signal is made low and ⁇ rs is made high again. Due to the inversion of the REV signal, the polarity of the DAC output is inverted with Vrm0 as the origin, so that the output becomes (Vrm0 ⁇ Vcal).
  • the ⁇ cnv signal goes low, so that the DAC output is connected to the node N by the N selector switch.
  • the DAC outputs Vrt0 which is the ground state, but the voltage of the N node is Vrt0 until just before, and there is no potential change here, so the state at time t7 is maintained.
  • the counter counts up when the output of the comparator is "H".
  • the step voltage source is first set to ⁇ 0.5 LSB, and thereafter, the DAC output voltage is increased by 1/64 LSB step according to the clock.
  • the voltage at node P is higher at node N. Since it is higher than the voltage, the output of the comparator is “H” and the clock is counted.
  • the voltage of the N node increases stepwise with the clock, and when the voltage of the N node becomes higher than the voltage of the P node, the output of the comparator becomes “L”.
  • the error voltage is digitized with a resolution equivalent to, and the count result is held in the integration counter.
  • the “rough digitizing operation of signal level” at times t11 to t13 will be described.
  • the pixel output (Vout) changes from the feedthrough level to the signal level.
  • a sequential comparison operation is performed so that the output of the comparator becomes “X” by looking at the output of the comparator, that is, the voltages of the node P and the node N are close to each other.
  • the DAC output is determined when the output is closest to “X” and “L” is output, that is, the difference between the pixel signal voltage and the DAC output is within 1 LSB, and the DAC input code (Y ) Is held in the successive approximation register (44) as 8-bit binary data.
  • the step voltage source is first made equivalent to 0LSB, and thereafter the DAC output voltage is reduced to -1LSB equivalent in 1/64 LSB step (6-bit resolution) according to the clock. Since this is lower than the voltage at the node N, the output of the comparator is “L” and the clock is counted. Thereafter, the voltage at the N node increases stepwise with the clock, and when the voltage at the node N becomes lower than the voltage at the node P, the output of the comparator becomes “H”. Is counted by the accumulation counter, and a value (M + N) obtained by adding the current count value M to the previously obtained count value N is held in the accumulation counter.
  • the counting operation is performed when the comparator output is “H”.
  • the counting operation is performed when the comparator output is “L”.
  • the result is equivalent to the signs being reversed. In other words, when the sign is changed and “added” by the integration counter, the “subtraction” is performed. As a result, the difference data obtained by digitizing the signal level and the feedthrough level with high accuracy is obtained. Will be stored.
  • the signal level 8-bit coarse digitization result stored in the successive approximation register and the 6-bit resolution data stored in the integration counter are added to finally obtain the signal level.
  • data obtained by digitizing the voltage difference between the feedthrough level and 14-bit resolution can be obtained.
  • the column A / D converter in the second embodiment is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the scope of the present invention.
  • the present invention is not limited to this, and when only low resolution digitization is required. It is also possible to break the “feedthrough high-precision digitizing operation” and the “signal level high-precision digitizing operation” without using the step voltage source. According to this, the configuration requirements of the column A / D converter can be greatly reduced.
  • the waveform of the step voltage source is a ramp waveform that monotonously increases or decreases with time.
  • the waveform is not necessarily limited to the ramp waveform, and is a waveform in which 64 states appear every 64 clock periods. Any waveform may be used.
  • the high-resolution digitizing of the feedthrough level and the high-resolution digitizing of the signal level have been described on the assumption that they are compared and counted once per step. However, it is not always necessary to compare and count once per step. Multiple comparison / count operations may be performed per step. As a result, random noise in the comparison operation can be reduced, and digitization with higher resolution becomes possible.
  • the two-dimensionally arranged image sensor is described.
  • the present invention can be applied to a line sensor corresponding to the case where the number of rows is 1, and a CMOS image sensor can be used for an image sensor having a plurality of outputs. It will be apparent to those skilled in the art that the present invention is not limited to the CCD.

Landscapes

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Abstract

【課題】　高速・高分解能で、かつ固定パターン雑音の原因となるＡ／Ｄ変換器の入力オフセットの除去機能も実現しつつ、カラムに配列することが容易な回路規模のイメージセンサー用Ａ／Ｄ変換器を提供する。 【解決手段】　逐次比較型Ａ／Ｄ変換器を基本とし、その中で使う複数のＤ／Ａ変換器として、いずれも複数の参照電圧からなる参照電圧群のうち一つの参照電圧を選択して出力する方式のものを使い、各Ｄ／Ａ変換器に対して共通の参照電圧群を供給する参照電圧供給手段を共用化することで個々のＡ／Ｄ変換器に必要とされるレイアウト面積を減らす。 また、そのＤ／Ａ変換器をタイムシェアリングでオフセットキャンセルにも使用することで、回路規模の小さなカラムＡ／Ｄ変換器を実現する。

Description

イメージセンサー用Ａ／Ｄ変換器
　本発明はイメージセンサーから出力されるアナログの画像出力をデジタルデータに変換するイメージセンサー用のＡ／Ｄ変換器、特にカラム配列に適したＡ／Ｄ変換器に関する。
　従来、デジタルスチルカメラや携帯電話用カメラではＣＣＤやＣＭＯＳイメージセンサーが使用されているが、近年の高解像度化に伴い、画素数を増大させる傾向がある。また、その一方で高速連写や高フレームレートの動画などの要求もあり、その二つが相まって読み出しを高速で行う要求が強くなっている。しかしながら画素数を増大させる、あるいは高速読み出しを行おうとすると、当然ながら単位時間内に読み出さなければならない信号数が増大するため、信号の読み出しおよび読み出されたアナログ信号をデジタル信号に変換する回路には高速化が要求される。これまで撮像素子として主流であったＣＣＤイメージセンサーでは、高速で読み出しを行うためには水平ＣＣＤを高速で駆動する必要があるために、消費電流を下げることが困難であるという点から、最近ではＣＭＯＳイメージセンサーを使用するケースが増えている。しかし、ＣＭＯＳイメージセンサーを用いても、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路については、高速化を行うためには消費電流の増加が避けられない状況になっている。
　この問題を解決するための一つの手法として、ＣＭＯＳイメージセンサーの場合には同一チップ上にＣＭＯＳ回路を集積化することが容易なことから、ＣＭＯＳイメージセンサーと同一チップ上にＡ／Ｄ変換回路をイメージセンサーの画素ピッチに合わせて細長い形状でレイアウトして並列に多数並べるという、所謂カラムＡ／Ｄ変換器を用いる方法が幾つか提案されている。
　例えば非特許文献１には、キャパシタを用いた逐次比較型Ａ／Ｄ変換器を用いた方式のものが開示されているが、重み付けをしたキャパシタを並べるため、例えば８ビット分解能のＡ／Ｄ変換を行うためには、１Ｃ～１２８Ｃの、合計２５６個の単位キャパシタを用意する必要があり、高い分解能を得ようとすると狭いピッチに配列することが困難になるという欠点を持つ。微細化が進めば上記の欠点も克服される可能性はあるが、キャパシタのサイズを小さくすると素子バラツキの増大やｋＴＣ雑音の増大を招くため、やはり高分解能のＡ／Ｄ変換器を得ることが困難な状況は変わらない。
　また、特許文献１には、カラムＡ／Ｄ変換器としてΔΣ型、特許文献２には巡回型のＡ／Ｄ変換器を用いたものがそれぞれ開示されているが、いずれもスイッチトキャパシタ回路による高精度の演算が必要なため高性能のオペアンプが必要である。しかし、このような高精度のオペアンプを、近年の小さな画素ピッチに合わせて細長い形状でレイアウトしてカラム配列することは困難となってきている。すなわち、レイアウトサイズを小さくするためには微細なデザインルールのトランジスタを用いる必要があるが、そのような微細化トランジスタは耐圧が低く、電源電圧を低くしなければならないため、オペアンプのダイナミックレンジを確保することが出来ないためである。
　以上の観点から、カラムＡ／Ｄ変換器としては、非特許文献２に示すランプ信号発生器、比較器、カウンターを用いた積分型の、所謂シングルスロープ型Ａ／Ｄ変換器を用いたものが有望視されている。この方式はオペアンプを用いずに実現できるとともに、非特許文献１のものとは異なりキャパシタの数も少なくて済むため、カラム並列型のＡ／Ｄ変換器を実現するには非常に適した方法と云える。また、アップカウントとダウンカウントを切り換えることでデジタル減算を実現し、特にカラムＡ／Ｄ変換器を用いたＣＭＯＳイメージセンサーで問題となる入力オフセット電圧起因の固定パターン雑音も抑圧できる優れた方式である。
特開２００４－１５２０８号広報 特開２００５－１３６５４０号広報
Ａ．　Ｋｒｙｍｓｋｉ，　Ｄ．　ｖａｎ　Ｂｌｅｒｋｔｏｍ，　Ａ．　Ａｎｄｅｒｓｓｏｎ，　Ｎ．　Ｂｌｏｃｋ，　Ｂ．　Ｍａｎｓｏｏｒｉａｎ，　Ｅ．　Ｒ．　Ｆｏｓｓｕｍ，　"Ａ　ｈｉｇｈ　ｓｐｅｅｄ　５００Ｆｒａｍｅｓ／ｓ，　１０２４ｘ１０２４　ＣＭＯＳ　Ａｃｔｉｖｅ　Ｐｉｘｅｌ Ｓｅｎｓｏｒ，"　１９９９　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐＰ１３７－１３８ Ｓ．　Ｙｏｓｈｉｈａｒａ，　Ｙ．　Ｎｉｔｔａ，　Ｍ．　Ｋｉｋｕｃｈｉ，　Ｋ．　Ｋｏｓｅｋｉ，　Ｙ．　Ｉｔｏ，　Ｙ．　Ｉｎａｄａ，　Ｓ．　Ｋｕｒａｍｏｃｈｉ，　Ｈ．　Ｗａｋａｂａｙａｓｈｉ，　Ｍ．　Ｏｋａｎｏ，　Ｈ．　Ｋｕｒｉｙａｍａ，　Ｊ．　Ｉｎｕｔｓｕｋａ，　Ａ．　Ｔａｊｉｍａ，　Ｔ．　Ｎａｋａｊｉｍａ，　Ｙ．　Ｋｕｄｏｈ，　Ｆ．　Ｋｏｇａ，　Ｙ．　Ｋａｓａｇｉ，　Ｓ．　Ｗａｔａｎａｂｅ，　Ｔ．　Ｎｏｍｏｔｏ，　"Ａ　１／１．８－ｉｎｃｈｉ　６．４ＭＰｉｘｅｌ　６０ｆｒａｍｅｓ／ｓ，ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ　Ｗｉｔｈ　Ｓｅａｍｌｅｓｓ　Ｍｏｄｅ　Ｃｈａｎｇｅ，"　ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ－ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，　ＶＯＬ．４１，　ＮＯ．１２，　ＤＥＣＥＭＢＥＲ　２００６，　ＰＰ２９９８－３００６
　しかしながら、この方式のＡ／Ｄ変換器は変換時間が長く、特に分解能を向上させようとすると指数関数的に変換時間が長くなるので、高分解能化が困難であるという大きな欠点があった。
そこで本発明は斯かる実情に鑑み、高速で読み出しが可能でありながら、かつ高分解能も合わせて実現するカラムＡ／Ｄ変換器を提供しようとするものである。
さらに、イメージセンサー用のカラムＡ／Ｄ変換器として備えることが望ましい機能であるＡ／Ｄ変換器の入力オフセット電圧の除去機能や、低輝度時にセンサー出力を増幅する増幅機能、待機時に電流の消費を抑えるスタンバイ機能などをも備えた、高機能・高画質のイメージセンサー用Ａ／Ｄ変換器を提供しようとするものである。
以上の課題を解決するために、第一発明は、イメージセンサーから複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数の逐次比較型Ａ／Ｄ変換手段からなるイメージセンサー用Ａ／Ｄ変換器において、前記複数の逐次比較型Ａ／Ｄ変換手段は複数の参照電圧からなる参照電圧群のうち一つの参照電圧を選択して出力する少なくても１つ以上のＤ／Ａ変換器を備え、各Ｄ／Ａ変換器に対して共通の参照電圧群を供給する参照電圧供給手段を有したことを特徴とするイメージセンサー用Ａ／Ｄ変換器である。
また、前記複数の逐次比較型Ａ／Ｄ変換手段は、それぞれ複数のＤ／Ａ変換器と、該複数のＤ／Ａ変換器の出力を所定の重み付けを行ってお互いに加算する電圧加算手段と、入力信号電圧と前記電圧加算手段の出力電圧を比較する比較器と、該比較器の出力を基に入力信号電圧と電圧加算手段の出力電圧が略同一になるように前記Ｄ／Ａ変換器を制御する逐次比較制御手段を備えても良い。
また、前記参照電圧供給手段は、上側基準電圧源と、下側基準電圧源と、それらの間に少なくても前記Ｄ／Ａ変換器の階調数以上の複数の抵抗が直列に接続された抵抗分割回路であって、それぞれの抵抗の接続点から電圧を取り出すことで複数の参照電圧を得ても良い。
さらに、前記上側基準電圧源と下側基準電圧源の間に少なくても１以上の電流遮断手段を設けたり、前記上側基準電圧源と下側基準電圧源の少なくても一方の電圧を可変とする基準電圧可変手段を備えても良い。
　また、第二発明は、イメージセンサーから出力されるアナログ画像信号をデジタルデータに変換するイメージセンサー用Ａ／Ｄ変換器において、正または負の電圧のどちらか一方のみを出力するユニポーラ動作のＤ／Ａ変換器と、正および負の両方の電圧を出力するバイポーラ動作のＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力を所定の重み付けを行ってお互いに加算する電圧加算手段と、入力信号電圧と前記電圧加算手段の出力電圧を比較する比較器と、該比較器の出力を基に入力信号電圧と電圧加算手段の出力電圧が略同一になるように前記ユニポーラ動作のＤ／Ａ変換器と前記バイポーラ動作のＤ／Ａ変換器を制御する逐次比較制御手段と、該バイポーラ動作のＤ／Ａ変換器を用いて前記比較器の入力オフセット電圧をキャンセルするオフセットキャンセル手段を備えたことを特徴とするイメージセンサー用Ａ／Ｄ変換器である。
また、前記オフセットキャンセル手段は、前記バイポーラ動作のＤ／Ａ変換器に前記比較器のオフセット電圧に略等しい補償電圧を発生させる補償電圧発生手段と、該バイポーラ動作のＤ／Ａ変換器で発生せしめた補償電圧の正負を反転する極性反転手段と、極性が反転された出力電圧を該バイポーラ動作のＤ／Ａ変換器のゼロレベルに相当する基準電圧に切り換える電圧切り換え手段とを含んでも良い。
また、第三発明は、イメージセンサーから複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のＡ／Ｄ変換手段と、複数の参照電圧からなる参照電圧群を各Ａ／Ｄ変換手段に供給する参照電圧供給手段を備えたイメージセンサー用Ａ／Ｄ変換器において、前記複数のＡ／Ｄ変換手段のそれぞれは前記参照電圧群のうち一つの参照電圧を選択して出力するＤ／Ａ変換器と、入力信号電圧と前記Ｄ／Ａ変換器の出力電圧を比較する比較器と、該比較器の出力を基に入力信号電圧と前記Ｄ／Ａ変換器の出力電圧が略同一になるように前記Ｄ／Ａ変換器を制御する制御手段と、前記比較器の出力を積算する判定結果積算手段を有し、さらに前記参照電圧群の電圧を変化させる参照電圧変動手段を備えたイメージセンサー用Ａ／Ｄ変換器であって、イメージセンサーからの出力が第１の電圧レベルを出力する第１の期間の前半に前記初期状態設定手段により前記比較器の出力が競合状態となるように制御する初期化工程と、第１の期間の後半に前記参照電圧変動手段により参照電圧群の各電圧を変動させながら前記比較器の出力を積算する第１の積算工程と、イメージセンサーからの出力が第２の電圧レベルを出力する第２の期間の前半に前記比較器の出力を基に入力信号電圧と前記Ｄ／Ａ変換器の出力電圧が略同一になるように前記Ｄ／Ａ変換器を制御する工程と、第２の期間の後半に前記参照電圧変動手段により参照電圧群の各電圧を変動させながら前記比較器の出力を符号を反転させて積算する第２の積算工程によって駆動されることを特長とするイメージセンサー用Ａ／Ｄ変換器である。
　第一発明によれば、高分解能を有したカラムＡ／Ｄ変換器の小型化が可能となり、画素サイズの小さい、すなわち画素配列のピッチが狭い高精細のイメージセンサーにおいても高い画質が実現できるという作用が得られる。
　また第二発明によれば、カラムＡ／Ｄ変換器を用いたイメージセンサーで特に画質への影響が大きい固定パターン雑音を除去することが、少ない構成要件で効率よく実現出来、イメージセンサーを小型化しつつ画質を高めるという作用が得られる。
　さらに第三発明によれば、第一の発明による効果と第二の発明による効果の両方を併せ持ち、高画質で高精細かつ高分解能なイメージセンサー用のカラムＡ／Ｄ変換器が実現できるという作用が得られる。
本実施例における構成全体を示したブロック図である。 図１における画素と負荷トランジスタの回路図である。 イメージセンサーの駆動波形および出力される信号波形を示した図である。 第一の実施形態におけるカラムＡ／Ｄ変換器のブロック図である。 第一の実施形態におけるバイアス電圧＆参照電圧発生回路の回路図である。 各Ｄ／Ａ変換器の回路図である。 図４におけるキャパシタ＆スイッチおよび比較器を示した回路図である。 第一の実施形態における動作タイミング図である。 第一の実施形態における画素信号電圧と上位と下位のＤ／Ａ変換器のレンジの関係を説明した図である。 第二の実施形態におけるカラムＡ／Ｄ変換器のブロック図である。 第二の実施形態におけるバイアス電圧＆参照電圧発生回路の回路図である。 第二の実施形態における動作タイミング図である。 第二の実施形態における詳細動作タイミング図である。 図１１におけるステップ電圧源の回路図である。
　以下、本発明の第一の実施の形態について添付図面を参照して説明する。
図１に本実施例における構成全体を示したブロック図を示す。光電変換を行う画素（１１）が、Ｍ行Ｎ列の２次元マトリックスで配置される。行選択回路（１４）で選択された行の各画素がそれぞれの列の読み出し線（１８）に接続され、負荷トランジスタ（１２）によってバイアス電流を与えられることで選択された画素の光電変換信号をセンサー信号（ＶＯＵＴ）として出力する。
各カラムＡ／Ｄ変換器（１３）は、Ａ／Ｄ制御回路（１７）による制御を受けて、入力された各列の信号を同時並列的にアナログ電圧からデジタルデータへと変換する。
各カラムＡ／Ｄ変換器で得られたデータは、列選択回路（１５）によって順次選択され、各列のデータを時系列的に出力する。バイアス電圧＆参照電圧発生回路（１６）は、２つの基準電圧を等間隔で分割して得られる複数のバス化された参照電圧を全てのカラムＡ／Ｄ変換器に供給するとともに、負荷トランジスタの電流コントロール用の電圧も供給する。
　図２は図１における画素と負荷トランジスタを示した回路図で、図３はイメージセンサーの駆動波形および出力される信号波形を示した図である。フォトダイオード（２１）は入射した光量に応じた電荷を発生させる。転送トランジスタ（２２）がオフの状態では、発生した電荷は全てフォトダイオードに蓄積される。所定の期間だけの蓄積が完了した後、ＳＥＬｉ信号をハイレベルにして行選択トランジスタ（２４）をオンして、読み出し線に読み出しトランジスタ（２５）のソースを接続する。ＲＧｉ信号によりリセットトランジスタ（２３）をオンするとＦＤのノードが電源電圧にリセットされ、その後リセットトランジスタをオフすることで、ＦＤノードはフローティング状態となり信号電荷を受け取るスタンバイ状態となる。このときのＦＤ電圧は読み出しトランジスタと、負荷トランジスタ（１２）で構成されるソースフォロワ回路によって、フィードスルーレベル電圧（Ｖｆｔ）として出力される。その後、転送トランジスタをオン状態とすることでフォトダイオードに蓄積された信号電荷がＦＤへと転送され、その後転送トランジスタをオフとすることで、信号電荷のＦＤへの転送動作が完了する。このときのＦＤ電圧は読み出しトランジスタと、負荷トランジスタで構成されるソースフォロワ回路によって信号レベル電圧（Ｖｓｉｇ）として出力される。信号電荷が転送される前のフィードスルー電圧と、信号電荷が転送された後の信号レベルとの差をとる、所謂相関二重サンプリング処理を行うことで、信号電荷分に相当する画素信号出力（Ｖｐｉｘｅｌ）を得ることが出来る。
　図４は図１におけるカラムＡ／Ｄ変換器のブロック図である。キャパシタ＆スイッチ（４１）は、Ｖｉｎから入力されるセンサー信号の相関二重サンプリングと、上位Ｄ／Ａ変換器（４６）の出力電圧と下位Ｄ／Ａ変換器（４７）の出力電圧とを重み付けして加算するなどの操作を行う回路から構成される。（以下、上位Ｄ／Ａ変換器を上位ＤＡＣ、下位Ｄ／Ａ変換器を下位ＤＡＣと表記する）
この回路では、上位ＤＡＣの出力（Ｖｄａ１）と下位ＤＡＣの出力（Ｖｄａ２）を重み付け加算を行ったトータルのＤ／Ａ変換電圧（Ｖｄａ）と、相関二重サンプリングされた画素信号出力（Ｖｐｉｘｅｌ）の電圧との差電圧を発生し、得られた信号は差動信号として比較器（４２）に入力される。上位逐次比較レジスタ（４４）と下位逐次比較レジスタ（４３）は、比較器の出力結果に基づいてＶｐｉｘｅｌ電圧とＶｄａ電圧の差電圧がゼロに近づくように逐次比較動作を行う。逐次比較動作が完了した後、上位逐次比較レジスタ（以下、上位ＳＡＲと表記）と下位逐次比較レジスタ（以下、下位ＳＡＲと表記）のデータは演算回路（４８）で信号電圧に相当する出力コードが得られるように演算が行われ、その結果が変換結果格納レジスタ（４９）に格納される。なお補数回路（４５）はＲＥＶ信号により下位ＳＡＲの結果をそのまま出力するか、反転して出力するかを切り換えて下位ＤＡＣに送る機能を有しており、後述のノイズキャンセル動作を行う時に用いられる。
　図５はバイアス電圧＆参照電圧発生回路を示している。図中のＳＬＰ信号は、回路がスタンバイ状態にある時に消費電流を低減するための信号であり、動作状態ではロー状態となっている。基準電圧源（５１）は周知のバンドギャップレファレンス回路などを用いて発生させたものであり、１．２５Ｖの基準電圧を出力する。基準電圧源の出力は第１の抵抗ストリング（５２）で、抵抗分割され、１．２５Ｖと０Ｖの中間の電圧、０．７５Ｖ、０．５Ｖ、０．２５Ｖの電圧を作り出している。基準電圧源の出力、１．２５Ｖと、抵抗分割で得られた０．７５Ｖ，０．５Ｖはアナログマルチプレクサ（５３）に入力され、２ビットの制御信号［ＧＮ］で、その中の一つの電圧を選択してＶｒｔ０電圧としてオペアンプ（５４）に入力される。
　一方、第１の抵抗ストリングで発生した０．２５Ｖの電圧は、Ｖｒｂ０としてオペアンプ（５６）に入力される。ＳＬＰ信号がローレベルの時、すなわち動作状態ではオペアンプ（５４）の反転入力端子には第２の抵抗ストリング（５５）の上端となるＶｒｔ端子が接続され、オペアンプのフィードバック動作によってＶｒｔ０の電圧とＶｒｔの電圧が等しくなるように制御される。同様にオペアンプ（５６）の反転入力端子には第２の抵抗ストリングの下端となるＶｒｂ端子の電圧が印加され、オペアンプのフィードバック動作によってＶｒｂ０の電圧とＶｒｂの電圧が等しくなるように制御される。第２の抵抗ストリングは、Ｖｒｔ端子とＶｒｂ端子の間に２５６個の等しい抵抗値の抵抗をストリング状に並べる構成となっており、各抵抗の接続点には、Ｖｒｔ電圧とＶｒｂ電圧の差であるフルスケール電圧（Ｖｆｓ）を２５６段に等分割した電圧が現れる。これらの電圧を、参照電圧群としてバスラインで全てのカラムＡ／Ｄ変換器中の上位ＤＡＣと下位ＤＡＣの両方に共通で供給することで、バイアス電圧＆参照電圧発生回路の共用化を図っている。つまり、高精度のカラムＡ／Ｄ変換器を実現するためには抵抗ストリングで用いる抵抗の素子間ばらつきを抑える必要があり、そのためには素子の面積を大きくする必要があるが、このように大きな面積が必要となる参照電圧発生回路を共用化してカラムＡ／Ｄ変換器の外部に持たせることで、一つのカラムＡ／Ｄ変換器に必要な構成要件を減らすことが出来る。また、バイアス回路を共用化することで各カラムＡ／Ｄ変換器に同一の電圧を供給することが可能となり、カラムＡ／Ｄ変換器間の特性ばらつきを最小限にとどめることも合わせて可能とする。
　なお、［ＧＮ］信号でアナログマルチプレクサから出力する電圧を切り換えることで、全てのカラムＡ／Ｄ変換器に対してフルスケール電圧を変更することができ、後述するように等価的に入力信号に対してゲインを与えることが可能となる。Ｖｒｔ０電圧を１．２５Ｖとした時には、Ｖｆｓ＝１．２５Ｖ－０．２５Ｖ＝１．０Ｖ、Ｖｒｔ０電圧を０．７５Ｖとした時には、Ｖｆｓ＝０．７５Ｖ－０．２５Ｖ＝０．５Ｖ，さらにＶｒｔ０電圧を０．５Ｖとした時にＶｆｓ＝０．５Ｖ－０．２５Ｖ＝０．２５Ｖと、フルスケール電圧は、１：０．５：０．２５の３段階で切り換えることが可能であり、全てのカラムＡ／Ｄ変換器に対してゲインをこの比率で一律に切り換えることができる。
　また、ＳＬＰ信号がハイ、すなわちスタンバイ状態では第２の抵抗ストリングと、オペアンプ（５４）の間の接続が切断されるため、第２の抵抗ストリングを流れる電流を遮断して消費電流を低減することが可能となる。このとき、オペアンプ（５４，５６）は依然として、抵抗とバイパスコンデンサからなるフィードバックループを維持し、出力電圧は動作状態とスタンバイ状態で略同一の状態を保持しているため、スタンバイ状態から再び動作状態に戻る場合にも素早く復帰することが可能となっている。バイアス電圧＆参照電圧発生回路は、負荷トランジスタ（１２）に供給するバイアス電圧（ＶＣＳ）も合わせて発生させている。ＳＬＰ信号がロー、すなわち動作状態では基準電流源（５２）の電流をカレントミラートランジスタ（５８）に流して発生した電圧を負荷トランジスタのゲートに与える。一方、ＳＬＰ信号がハイ、すなわちスタンバイ状態ではＶＣＳをグラウンドレベルスイッチングすることで各負荷トランジスタに流す電流を遮断して、消費電流を低減することが出来るようになっている。
　図６は図４における各Ｄ／Ａ変換器の回路図を示している。Ｄ／Ａ変換器は、上位ＤＡＣと下位ＤＡＣともに２５６個のスイッチ・アレイ（６１）と、デコーダ（６２）とからなり、各スイッチ・アレイの一端にはバイアス電圧＆参照電圧発生回路（１４）で発生した各参照電圧が接続され、他端は出力ライン（ＤＡｏｕｔ）として共通接続される。デコーダで、Ｄ／Ａ変換器に対する８ビットの入力データに対応する１つのスイッチにのみオン信号を与え、他のスイッチはオフとすることで、Ｄ／Ａ変換器の出力（ＤＡｏｕｔ）として参照電圧のＶ０～Ｖ２５５のいずれか一つの電圧を出力する８ビットのＤ／Ａ変換器を構成する。これらのスイッチやデコーダは近年のプロセステクノロジの進歩によって微細トランジスタを使うことでレイアウト面積を極めて小さくすることができるため、Ａ／Ｄ変換回路全体の回路規模をカラムに配列に適したレベルに集積化することを可能としている。
　図７は図４のカラムＡ／Ｄ変換回路のブロック図中のキャパシタ＆スイッチ（４１）、および比較器（４２）の詳細を示した回路図である。比較器（４２）の非反転入力端子（ノードＰ）にはＰ側リセットスイッチ（７１）の一端と、６４Ｃの容量の一端、さらに１Ｃの容量の一端がそれぞれ接続される。Ｐ側リセットスイッチの他端には基準電圧（Ｖｒｍ）が与えられ、φｒｐ信号をオンすることによってノードＰの電圧を基準電圧にリセット（初期化）することができる。ここで、ＶｒｍはＶｒｔとＶｒｂの中点の電位で、バス化された参照電圧のＶ１２８に対応する電圧である。６４Ｃの容量の他方の端子は、ノードＰ１として、３入力－１出力のＰ１切り換えスイッチ（７３）の出力側に接続される。Ｐ１切り換えスイッチ（以降Ｐ１＿ＳＷと表記）の入力側は、それぞれ上位ＤＡＣの出力であるＶｄａ１と、バイアス電圧＆参照電圧発生回路（１４）から供給されるＶｒｔ電圧と、Ｖｉｎが接続されるようになっており、Ｐ１＿ＳＷによりいずれか一つの電圧を選択してノードＰ１に与えることが出来る。上位ＤＡＣは、バイナリーコード「００００００００ｂ」を与えた時に基準電圧Ｖｒｔを出力し、バイナリーコード「１１１１１１１１ｂ」を与えた時にＶｒｂ電圧を出力するようになされている。これにより、上位ＤＡＣは入力されるストレート・バイナリーコードに対応して、Ｖｒｔ電圧を基準としてマイナス側にのみ出力電圧が振れる所謂ユニポーラモードで動作する。Ｐ１＿ＳＷによってＶｄａ１出力とその基準となるＶｒｔ電圧を切り換える操作を行うと、上位Ｄ／Ａ変換器に入力したストレート・バイナリーのコードに対応して、マイナス方向の電圧変化をノードＰ１にもたらすことができる。すなわち、ノードＰ１の初期電圧をＶｒｔとすると、その後のノードＰ１の電位変化量は上位ＤＡＣに与えたストレート・バイナリーコードと１対１に対応させることが出来る。
なお、ノードＰ１の電圧変化は、容量結合によってＡ＝６４Ｃ／（６４Ｃ＋１Ｃ）＝６４／６５、という係数でノードＰの電位を変化させることになる。
１Ｃの容量のもう一方の端子（ノードＰ２）には、２入力－１出力のＰ２切り換えスイッチ（７４）の出力側が接続される。Ｐ２切り換えスイッチ（以降Ｐ２＿ＳＷと表記）の入力側は、それぞれ下位ＤＡＣの出力であるＶｄａ２と、バイアス＆参照電圧発生回路（１４）から供給されるＶｒｍ電圧が接続されており、Ｐ２＿ＳＷによりどちらかの電圧をノードＰ２に与えることが出来る。下位ＤＡＣは、バイナリーコード「１０００００００ｂ」を与えた時に基準電圧Ｖｒｍを出力し、バイナリーコード「００００００００ｂ」の時にＶｒｍより低いＶｒｂ電圧を、バイナリーコード「１１１１１１１１ｂ」の時にＶｒｍより高いＶｒｔ電圧を発生さるようになされている。　
すなわち、下位ＤＡＣは入力されるオフセット・バイナリーコードに対応してＶｒｍを基準としてプラス側にもマイナス側にも出力電圧が振れる所謂バイポーラモードで動作する。　　
　以上から、Ｐ２＿ＳＷによってＶｄａ２出力とその基準となるＶｒｍ電圧を切り換える操作を行うと、下位Ｄ／Ａ変換器に入力したオフセット・バイナリーコードに対応して、プラスあるいはマイナスの電圧変化をノードＰ２にもたらす。すなわち、ノードＰ２の初期電圧をＶｒｍとすると、その後のノードＰ２の電位変化量は下位ＤＡＣに与えたオフセット・バイナリーコードと１対１に対応させることができ、設定されたオフセット・バイナリーコードに対して、その１の補数を入力すると、絶対値が同じで符号が反対の電圧を、ノードＰ２に出力することが可能となる。つまり、下位ＤＡＣに入力する各ビットの値を反転する１の補数処理という単純な処理を行うだけで下位ＤＡＣの出力の正負を反転させることができ、複雑な論理減算回路を用いなくても後述のオフセットキャンセル動作が容易にしかも小さい回路規模で可能となる。なお、ノードＰ２の電位変化は容量結合によってＢ＝１Ｃ／（６４Ｃ＋１Ｃ）＝１／６５、という係数でノードＰの電位を変化させることになる。ノードＰ１の電圧変化とノードＰ２の電圧変化はそれぞれの係数で互いに加算されてノードＰの電位を変化させる。ＡとＢの係数の比は容量比で与えられ、６４Ｃ：１Ｃ＝６４：１となるため、上位ＤＡＣの出力電圧に対して下位ＤＡＣの出力電圧は１／６４にされて加算されることになる。これをコードに対応させると、上位ＤＡＣにする入力コードに対して下位ＤＡＣに対する入力コードを１／６４、すなわちバイナリーデータで６ビット分だけ桁を右シフトして加算することに対応する。
　一方、比較器（４２）の反転入力端子（ノードＮ）にはＮ側リセットスイッチ（７２）の一端と、６４Ｃの容量の一端、さらに１Ｃの容量の一端がそれぞれ接続される。Ｎ側リセットスイッチの他端には、Ｐ側と同じ基準電圧が与えられ、φｒｎ信号をオンすることによってノードＮの電圧を基準電圧にリセットすることができる。６４Ｃの容量の他方の端子は、ノードＮ１として、２入力－１出力のＮ１切り換えスイッチ（７５）の出力側に接続される。Ｎ１切り換えスイッチ（以降Ｎ１＿ＳＷと表記）の入力側は、それぞれ上位ＤＡＣの基準電圧であるＶｒｔ電圧と、Ｖｉｎが接続されるようになっており、Ｎ１＿ＳＷによりいずれか一方の電圧をノードＮ１に与えることが出来る。１Ｃの容量のもう一方の端子（ノードＮ２）には、下位ＤＡＣの基準電圧となるＶｒｍ電圧が接続されるだけで、電圧は変化しない。
　続いて、本回路の動作について説明する。
図８は第一の実施形態における動作タイミング図である。ＶＰ１，ＶＮ１，ＶＰ２，ＶＮ２，ＶＰ，ＶＮ は、それぞれ図７のキャパシタ＆スイッチ回路における、各ノード、Ｐ１，Ｎ１，Ｐ２，Ｎ２，Ｐ，Ｎの電圧を示している。ＶＰ１，ＶＮ１，ＶＰ２の各電圧は、それぞれＰ１＿ＳＷ、Ｎ１＿ＳＷ、Ｐ２＿ＳＷによる切り換えと、上位ＤＡＣと下位ＤＡＣの出力電圧を制御することで、図８のタイミング図中に示すような電圧値に設定することができる。
以降、各時刻毎の動作を順を追って説明する。
　まず時刻t０においては、画素出力（ＶＯＵＴ）がフィードスルーレベル（Ｖｆｔ）を出力している状態で、Ｐ１＿ＳＷおよびＮ１＿ＳＷによりＰ１およびＮ１のノードにＶｉｎを接続してＶＰ１およびＶＮ１をＶｆｔ にする。また、Ｐ２_ＳＷにより、ノードＰ２を基準電圧（Ｖｒｍ)に接続し、ＶＰ２をＶｒｍにする。
この状態でφｒｐおよびφｒｎをハイレベルにし、Ｐ側リセットスイッチとＮ側リセットスイッチをオンにすると、比較器の非反転入力ノードＰと反転入力ノードＮの電位が、共に同一の基準電圧レベル（Ｖｒｍ）にリセットされ、時刻ｔ１でφｒｐとφｒｎがローレベルになると各スイッチはオフとなり、ＰおよびＮのノードの電位はともに略基準電圧レベルとなる初期状態が作られる。以降、ノードＰ１およびＰ２の電位の変化がノードＰに、ノードＮ１およびノードＮ２の電位の変化がノードＮに、それぞれ容量結合によって伝達されることになる。ここで、比較器の非反転入力ノードＰと反転入力ノードＮには同一の電圧が与えられるが、比較器の入力トランジスタ特性のばらつき等により入力オフセットが発生するため、比較器に対する実効的な差動入力電圧（Ｖｄｉｆ）はゼロとならずにＶｏｆｓという誤差電圧が含まれることになる。この誤差はＡ／Ｄ変換器に対する入力信号のオフセットとして現れるが、Ｖｏｆｓは比較器毎に異なる値をとるため、各カラム毎にＡ／Ｄ変換のオフセットレベルがばらつくことになる。このカラム間のオフセットばらつきは固定パターン雑音であり最終的に撮像された画像に縦スジとして現れることになるため、高い画質を確保するためにはＶｏｆｓの補正が必須となる。これについては後述する。
　時刻ｔ２でＰ１＿ＳＷおよびＮ１＿ＳＷを切り換えることでノードＰ１およびノードＮ１に共にＶｒｔ電圧にすると、両方のノードに（Ｖｒｔ－Ｖｆｔ）の電位変化をもたらす。このノードＰ１およびノードＮ１の電位変化は容量結合により、Ａ×（Ｖｒｔ－Ｖｆｔ）の電位変化としてそれぞれＰノードとＮノードに現れる。これによって、ノードＰおよびノードＮにフィードスルーレベル電圧がＶｒｔレベル電圧からの差としてサンプルホールドされることになるとともに、ノードＰ１およびノードＮ１の電圧を上位ＤＡＣの基準電圧レベルであるＶｒｔにする。これにより、これ以降にＰ１＿ＳＷを切り換えてノードＰ１に上位ＤＡＣの出力を接続すると、上位ＤＡＣに対して入力したストレート・バイナリーコードとノードＰ１に発生する電圧変化とが１対１で対応することになり、結果的にノードＰ１の電位変化を上位ＳＡＲで直接的に制御することが可能となる。ノードＰにはそれがＡ（＝６４／６５）倍されて伝達される。
　時刻ｔ３で、Ｐ２＿ＳＷによりノードＰ２の接続を下位ＤＡＣの基準電圧であるＶｒｍから下位ＤＡＣの出力（Ｖｄａ２）に切り換えると、これ以降は下位ＤＡＣに対して入力したオフセット・バイナリーコードとノードＰ２に発生する電圧変化とが１対１で対応することになり、結果的にノードＰ２の電位変化を下位ＳＡＲで直接的に制御することが可能となる。ノードＰにはそれがＢ（＝１／６５）倍されて伝達される。
　時刻ｔ３から時刻ｔ４までの間に、比較器の出力に基づいて下位ＳＡＲを制御する下位逐次比較動作を行うことで、最終的に比較器の差動入力電圧（Ｖｄｉｆ）がゼロに収束するように下位ＳＡＲの値を決める。ここでは、Ｖｄａ２出力が基準レベルであるＶｒｍからＶｒｍ－Ｖｃａｌに変化したところで　Ｖｄｉｆ＝０　に収束するとしており、ノードＰの電圧をＢ×Ｖｃａｌだけ負方向にずらすと、比較器のオフセット電圧（Ｖｏｆｓ）がキャンセルされることになる。
なお、比較器のオフセットは正の場合も負の場合もあり得るため、下位ＤＡＣはバイポーラモードで動作させて、どちらの場合にも対応することが出来るようにしている。
次に信号レベル（Ｖｓｉｇ）のサンプルホールドを行うために、ＶＯＵＴが信号レベルであるＶｓｉｇを出力している時刻ｔ５で、Ｐ１＿ＳＷによりノードＰ１にＶｉｎを接続してＶＰ１をＶｓｉｇ電圧にする。と同時に、φｒｐをオンにしてノードＰを再び基準電圧レベル（Ｖｒｍ）にリセットする。また同時に、時刻ｔ４で得られた下位ＳＡＲの結果を補数回路（３５）で反転して下位ＤＡＣに与えることで、Ｖｄａ２出力をＶｒｍ－ＶｃａｌからＶｒｍ＋Ｖｃａｌに切り換える。
　以上により時刻ｔ６でφｒｐをオフした時点で、ノードＰ１の初期電圧はＶｓｉｇに、ノードＰ２の初期電圧はＶｒｍ＋Ｖｃａｌになる。一方でφｒｎは入力されず、さらにノードＮ１およびノードＮ２の電圧はそれぞれＶｒｔ、Ｖｒｍで電圧が変わらないため、ノードＮの電位はフィードスルーレベルがサンプルホールドされた前の状態である、Ａ×（Ｖｒｔ-Ｖｆｔ）の電圧を保持する。
　時刻ｔ７で、Ｐ２切り換えスイッチにより、Ｖｄａ２出力からＶｒｍ出力に切り換えると、Ｐ２ノードの電圧はＶｒｍ＋ＶｃａｌからＶｒｍに戻るため、Ｐノードの電圧が基準電圧レベルに対してＢ×Ｖｃａｌだけ下がることになり、もともと持っていた比較器のオフセット電圧（Ｖｏｆｓ）がキャンセルされることになる。
と同時に、オフセットキャンセル動作で使っていた下位ＤＡＣはこの時点で一旦解放されることになり、次に画像信号のＡ／Ｄ変換を行う時にもう一度使用するという使い回しが可能となる。すなわち、下位ＤＡＣをバイポーラモードで使用することで、タイムシェアリングによってオフセットキャンセルにも画像信号のＡ／Ｄ変換にも共用が出来て、回路規模を大幅に小さくすることが可能となる。これはレイアウトに対する制約が大きいカラムＡ／Ｄ変換器にとっては非常に大きな利点である。
　以上のオフセットキャンセル動作は全てのカラムＡ／Ｄ変換器で行われるため、各カラムＡ／Ｄ変換器間でバラツキのない正確なＡ／Ｄ変換結果が得られることになり、結果的に縦スジのない高い画質を維持した撮像結果が得られる。
　なお、オフセットキャンセルの手段として、Ｖｃａｌに相当するコードを一旦メモリして、Ａ／Ｄ変換動作終了後にデジタル演算で補正をする方式も考えられるが、カラムＡ／Ｄ変換器のようにレイアウト制約が大きく狭ピッチ化が要求される用途には、このような各カラムＡ／Ｄ変換器毎にオフセット分のコードをメモリする領域が不要となる上記方式が好適である。
　時刻ｔ８でＰ１切り換えスイッチによってＶＰ１の電圧をＶｉｎから基準電圧Ｖｒｔに切り換えると、ＶＰ１がＶｓｉｇからＶｒｔに変化するため、Ｐノードの電位はＡ×（Ｖｒｔ－Ｖｓｉｇ）だけ変化する。これによりノードＰに信号レベル電圧がＶｒｔレベル電圧からの差としてサンプルホールドされることになる。
以上により、ノードＰには、信号レベルに相当する、Ａ×（Ｖｒｔ－Ｖｓｉｇ）電圧が、ノードＮにはフィードスルーレベルに相当する、Ａ×（Ｖｒｔ-Ｖｆｔ）電圧が、それぞれサンプルホールドされることになって、ノードＰの電圧とノードＮの電圧の差をとった差動入力電圧としては、ＶＰ－ＶＮ＝Ａ×（Ｖｆｔ－Ｖｓｉｇ）、すなわちフィードスルーレベル電圧と信号レベル電圧の差をとった、画素信号出力（Ｖｐｉｘｅｌ）に対応した電圧が比較器の入力にサンプルホールドされることになる。以上により、オペアンプなどを用いずにオフセット電圧をキャンセルし、かつ相関二重サンプリング処理がなされた画素信号出力（Ｖｐｉｘｅｌ）をサンプルホールドすることが可能となる。
なお、この時点でノードＰ１およびノードＮ１の電位が共に上位ＤＡＣの基準電圧であるＶｒｔに、また、ノードＰ２およびＮ２の電位が共に下位ＤＡＣの基準電圧であるＶｒｍにそれぞれ戻るため、これ以降はそれぞれのＤＡＣに設定した各バイナリーコードに応じた電圧変化がノードＰ１およびノードＰ２にもたらされ、それが６４：１の比率で重み付け加算されてノードＰの電位を変化させる。
　以降、時刻ｔ９～ｔ１０で比較器の出力に基づいて上位の逐次比較動作を行い、上位ＤＡＣの出力（Ｖｄａ１）と、サンプルホールドされたＶｐｉｘｅｌとの差がゼロに近づくように収束させ、結果として上位ＤＡＣの出力電圧（Ｖｒｔ－Ｖｕｐｒ）を得る。
　続いて、時刻ｔ１１～ｔ１２で比較器の出力に基づいて下位の逐次比較動作を行い、上位ＤＡＣの出力（Ｖｄａ１）に下位ＤＡＣの出力を１／６４して加算して得られるトータルのＤＡＣ出力（Ｖｄａ）がサンプルホールドされたＶｐｉｘｅｌ電圧にさらに近づくようになされ、結果として下位ＤＡＣの出力電圧（Ｖｒｍ－Ｖｌｗｒ）を得る。
ということで、最終的に　Ｖｐｉｘｅｌ≒Ｖｕｐｒ＋Ｖｌｗｒ／６４　となるように収束するため、Ｖｕｐｒに相当する上位ＤＡＣの入力データと、Ｖｌｗｒに相当する下位ＤＡＣの入力データを１／６４だけ重みを変えて加算、すなわちバイナリーで６桁の桁ズラシをして加算することで、画素の信号電圧に対応するデジタルデータを得ることが出来る。
　なお、画素信号出力（Ｖｐｉｘｅｌ）の最大値は、Ｖｄａの最大値であるフルスケール電圧（Ｖｆｓ）で決まることになり、フルスケール電圧によってＡ／Ｄ変換器の入力レンジが決まる。センサーに照射される光の量が少なくて画素出力電圧のレンジが小さい場合にはＡ／Ｄ変換器の量子化誤差の影響が相対的に大きくなるため、Ｖｐｉｘｅｌに合わせてフルスケール電圧を小さくすることで量子化誤差自体を小さくすることができる。つまり、フルスケール電圧を小さくすることは、画素出力（Ｖｐｉｘｅｌ）を増幅することと等価である。一般に画素出力をカラムＡ／Ｄ変換器に入力する前に増幅する場合にはそれぞれのカラムＡ／Ｄ変換器ごとに増幅回路が必要になることや、それぞれの増幅回路の増幅率のばらつきによって雑音が大きくなるなどの問題が発生するが、フルスケール電圧の変更は共通であるバイアス電圧＆参照電圧発生回路にて行うために、カラムＡ／Ｄ変換器の回路規模は増えず、またバラツキもないため、非常に好適である。本実施例ではフルスケール電圧は前述のように　１：０．５：０．２５　の３段階で切り換え可能であり、増幅率に換算すると　０ｄＢ，６ｄＢ，１２ｄＢの可変利得制御が出来ることになる。
　図９は第一の実施形態における画素信号電圧と上位と下位のＤ／Ａ変換器のレンジの関係を説明する図である。図には各ＤＡＣにおける出力電圧と対応するコードの関係も示している。実際の電位関係は、コードが大きくなると電圧が下がるようになされているが、ここでは説明のために電圧が下がる方向を正方向として定義している。
まず上位逐次比較動作により、上位ＤＡＣはＶｐｉｘｅｌを超えず、かつＶｐｉｘｅｌに電圧が近くなるＶｕｐｒを積み上げ、上位ＳＡＲには対応するバイナリーコードとして　Ｄｕｐｒが格納される。
続いて下位逐次比較動作により、ＶｐｉｘｅｌとＶｕｐｒの残った差がゼロに近づくように下位ＡＤＣの出力をＶｌｗｒまで積み上げ、下位ＳＡＲには対応するバイナリーコードとして　Ｄｌｗｒが格納される。
下位ＤＡＣの重みは上位ＤＡＣに対して１／６４であるため、下位のバイナリーコード　Ｄｌｗｒを、１／６４すなわち、６桁分だけ右にずらしてＤｕｐｒに加算することで最終的なＡ／Ｄ変換コードが得られる。ただし、下位ＤＡＣは正負の電圧に対応するバイポーラモードで動作しているため、ゼロ点が「１０００００００ｂ」のオフセット・バイナリーコードとなっている。このため、演算回路（３８）では、上位と下位の桁ズラシ加算に加えて、このオフセット分のバイナリーコードを差し引くデジタル演算も合わせて行われる。
　以上の演算により８ビットの上位バイナリーコードと８ビットの下位バイナリーコードを６桁分ずらして加算すると、最終的に１４ビットという高い分解能でＡ／Ｄ変換されたデジタルデータが得られることになる。この変換結果のデータは各カラムＡ／Ｄ変換器ごとに変換結果格納レジスタ（４９）に格納され、１行分のデジタルデータが蓄えられる。データの格納が終わると、列選択回路（１５）によって各列の変換結果レジスタが順次アクセスされて、各列のカラムＡ／Ｄ変換器で得られたデータが時系列的に出力される。その一方で、行選択回路（１４）は次の行を選択し、次の行の画素信号のＡ／Ｄ変換動作が開始される。
以上の動作を全ての行に渡って行うことで、最終的に１画面分の画像信号がデジタルデータとしてイメージセンサーから出力されることになる。
　以上、本発明によればカラムＡ／Ｄ変換器によって高速なＡ／Ｄ変換すなわち、イメージセンサーとして高速な読み出しを実現しつつ、１４ビットという高い分解能で画像のデジタルデータを得ることができ、しかも回路の共用化を図ることでカラムＡ／Ｄ変換器のサイズを小さくし小さい画素ピッチのイメージセンサーにも適合しうるＡ／Ｄ変換器を提供することができる。
　なお、本発明の第一の実施形態におけるカラムＡ／Ｄ変換器は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば第一の実施形態では、上位ＤＡＣ、下位ＤＡＣをそれぞれ８ビットとし、上位ＤＡＣと下位ＤＡＣの重み付けを１：６４として１４ビット分解能とする例で説明してきたが、各ＤＡＣの分解能は８ビットに限らず、また重み付けの比率も１：６４に限るものではなく、任意の組み合わせでカラムＡ／Ｄ変換器として必要な分解能を実現すればよいことは当業者にとっては自明のことであろう。
また、本願実施例では上位と下位の２段で重み付け加算を行う例を示したが、例えば上位・中位・下位の３段のＤＡＣを用いて、さらなる高分解能のカラムＡ／Ｄ変換器を実現することも可能である。その際にもバイアス電圧＆参照電圧発生回路は上位・中位・下位ともに共通化を図ることで、カラムＡ／Ｄ変換器の回路規模をさほど大きくすることなしに実現できる。
　続いて、本発明の第二の実施の形態について添付図面を参照して説明する。
図１０に、第二の実施の形態におけるカラムＡ／Ｄ変換器のブロック図を示す。
比較器（４２）の非反転入力端子（ノードＰ）にはリセットスイッチ（１０４）の一端と、主カップリング容量（１０２）の一端、さらに副カップリング容量（１０３）の一端がそれぞれ接続される。リセットスイッチ（１０４）の他端は比較器（４２）の反転入力端子（ノードＮ）に接続され、φｒｓ信号をハイとすることによってオン状態とすることができ、ノードＰの電圧をノードＮの電圧と等しくする（初期化）ことができる。主カップリング容量（１０２）の他方の端子（ノードＰ１）にはイメージセンサーの信号出力が接続され、副カップリング容量（１０３）の他方の端子（ノードＰ２）には、そのノードをＤ／Ａ変換器（以降ＤＡＣと呼称）の出力に接続するか、基準電圧（Ｖｒｍ０）に接続するかを選択するためのＰ２切り換えスイッチ（１０６）が接続される。これによりノードＰ２の電位は、φｃｌ信号をローとしたときにはＶｒｍ０電圧に、ハイとしたときにＤＡＣ（４６）の出力電圧になる。ここで、主カップリング容量は副カップリング容量に対して充分大きく、ノードＰ１の電圧変化の方がノードＰ２の電圧変化よりも支配的にノードＰに伝達するようになされている。
一方、比較器（４２）の反転入力端子（ノードＮ）には先述のリセットスイッチ（１０４）の他に、そのノードＮをＤ／Ａ変換器（以降ＤＡＣと呼称）の出力に接続するか、基準電圧（Ｖｒｔ０）に接続するかを選択するための、Ｎ切り換えスイッチ（１０５）が接続される。これによりノードＮの電位は、φｃｎｖ信号をハイとしたときにＶｒｔ０電圧に、ローとしたときにＤＡＣ（４６）の出力電圧になる。
ＤＡＣ（４６）は、図６に示された回路であり、入力されたバイナリーコードに応じて、与えられた参照電圧バス（１０１）の中のいずれか一つの電圧を出力する８ビットのＤ／Ａ変換器である。
比較器（４２）はノードＮとノードＰの電圧を比較し、ノードＰの電圧がノードＮよりも高かったときに“Ｈ”、ノードＰの電圧がノードＮより低かったときに“Ｌ”を出力する。この出力は逐次比較レジスタ（１０８）と積算カウンター（１０９）に供給され、逐次比較レジスタ（１０８）は、後述の「フィードスルーの粗クランプ動作」、および「信号レベルの粗デジタイズ動作」で用いられ、比較器（４２）の出力結果に基づいてノードＮの電圧とノードＰの電圧の差をゼロに近づける逐次比較動作に使用される。一方、積算カウンター（１０９）は後述の「フィードスルーの高精度デジタイズ動作」、および「信号レベルの高精度デジタイズ動作」で用いられ、比較器の判定結果を積算するために使用される。逐次比較レジスタ（１０８）のデータと積算カウンター（１０９）のデータは、演算回路（４８）で信号電圧に相当する出力コードが得られるように演算が行われ、その結果が変換結果格納レジスタ（４９）に格納される。
図１１にＤＡＣ（４６）に与えられる参照電圧バス（１０１）を発生させるための回路、および先述の基準電圧（Ｖｒｔ０,Ｖｒｔ０）を発生させるための回路を示す。基準電圧源（１１２）にて発生させた基準電圧（Ｖｒｔ０）に後述のステップ電圧源（１１１）が直列に接続され、Ｖｒｔ０電圧にステップ電圧が重畳された電圧（Ｖｒｔ）が発生する。このノードには２５６個の等しい抵抗値の抵抗をストリング状に並べた抵抗ストリング（１１４ａ）の一端が接続され、他端に接続されたバイアス電流源（１１３ａ）によって電位降下を発生させる。これにより抵抗ストリングを構成する各抵抗の接続点には、抵抗ストリングの両端の電圧を２５６段に等分割した電圧が現れ、これらが２５６本の参照電圧バス（１０１）を構成する。各カラムＡ／Ｄ変換器内のＤＡＣではこれらの参照電圧の一つを選択して出力するため、分解能は８ビットとなる。
図中のＲＥＶ信号は抵抗ストリングのＶ２５６側をＶｒｔ電圧とするか、Ｖ０側をＶｒｔ電圧とするかを切り換える信号で、この信号を切り換えることにより、Ｖ０～Ｖ２５６の電圧の順番が入れ替わるため、ＤＡＣ（４６）にバイナリーコード「ｘ」が入力されてＶｄａとしてＶｘが出力されていた状態でＲＥＶ信号を反転させると、Ｖｘ電圧がＶ２５６―ｘ電圧に置き換わる。すなわち、このＤＡＣをＶ０～Ｖ２５６の中心であるＶ１２８電圧を原点としたバイポーラ動作で動かした場合に、ＲＥＶ信号を反転させることで、入力コードを「ｘ」から「２５６－ｘ」としたこと、つまり符号を反転したことと等価になる。これにより各カラムＡ／Ｄ変換器でそれぞれのバイナリーコードの各ビットを操作しなくても、ＲＥＶ信号により基準電圧バスの順番を入れ替えるだけで符号を反転させることが可能になり、カラムＡ／Ｄ変換器の回路構成要件を大幅に削減することが可能となる。
　なお、バイアス電流源（１１３ａ）の電流値を変えることで第一の実施の形態で説明したようにカラムＡ／Ｄ変換器のフルスケール・レンジを変えることも可能であり、さらに電流を遮断することで第一の実施の形態で説明したスタンバイ状態も実現できる。
　基準電圧源（１１２）にはもう一つの抵抗ストリング（１１４ｂ）が接続され、もう一つのバイアス電流源（１１３ｂ）により、電流が流される。この抵抗ストリング（１１４ｂ）の上端の電圧をＶｒｔ０、下端の電圧をＶｒｂ０、中点の電圧をＶｒｍ０として、下位ＤＡＣに依らず一定の電圧を発生する基準電圧として用いられる。
図１４にステップ電圧源（１１１）を実現するための回路例を示す。ステップ電圧源は抵抗ストリングの一段分を構成する抵抗と等しい抵抗値（ｒ）を有するステップ電圧発生抵抗（１４２）と、－１～０ＬＳＢ可変電流源（１４１）、および０．５ＬＳＢシフト用電流源（１４３）から構成される。－１～０ＬＳＢ可変電流源（１４１）は、６ビットのバイナリーで重み付けされた電流源とスイッチから構成され、それぞれの電流値はそれぞれバイアス電流（Ｉｂｉａｓ）の、１／２，１／４，１／８，１／１６，１／３２，１／６４に設定されている。全ての電流源がオフの時には出力電流がゼロに、全ての電流源がオンの時には出力電流がＩｂｉａｓにほぼ等しくなり、その中間ではＩｂｉａｓの１／６４の刻みで電流の設定が可能である。
以上により、－１～０ＬＳＢ可変電流源（１４１）内部の全ての電流源がオフの時にはステップ電圧発生抵抗（１４２）における電位降下はｒ×Ｉｂｉａｓで、抵抗ストリングにおける一段分、すなわちＤＡＣ（４６）の１ＬＳＢ分に相当する分だけ電圧を下げることができ、内部の全ての電流源がオンのときには－１～０ＬＳＢ可変電流源（１４１）の電流とバイアス電流源の電流が相殺されてステップ電圧発生抵抗における電位降下はゼロとなり、その中間では１ＬＳＢの１／６４の刻みで、基準電圧（Ｖｒｔ０電圧）に対してステップ電圧を重畳させることが可能となる。
一方で抵抗ストリング自体に流れる電流はＩｂｉａｓで変わらないため、参照電圧バスの電圧間隔（１ＬＳＢに相当する電圧差）は一定に保持されたまま、全ての電圧を１ＬＳＢの１／６４の刻みで全体的に平行移動させることができる。これにより、後述のように１ＬＳＢステップで逐次比較動作を行った後に、その１／６４の細かい刻みで参照電圧をステップ的に変化させ、その度に得られる比較器の判定結果を積算することで８ビット＋６ビット＝１４ビットの分解能を得ることができる。
なお、０．５ＬＳＢシフト用電流源（１４３）はステップ電圧を、－１～０ＬＳＢの範囲でなく－０．５～＋０．５ＬＳＢの範囲で与える場合に用いる。電流値はＩｂｉａｓの１／２に設定され、この電流がオフの時にはステップ電源は０～１ＬＳＢの範囲で動作し、オンの時には－０．５～＋０．５ＬＳＢの範囲で動作させることができる。
図１２に第二の実施の形態における動作タイミング図を示す。まず全体の動作は、大きく「フィードスルーの粗クランプ動作」、「フィードスルーの高精度デジタイズ動作」、「信号レベルの粗デジタイズ動作」、「信号レベルの高精度デジタイズ動作」、の４つの動作に分けられる。
最初に、時刻ｔ０～ｔ７の「フィードスルーの粗クランプ動作」について説明する。まず時刻t０においては、画素出力（ＶＯＵＴ）がフィードスルーレベル（Ｖｆｔ）を出力している状態で、φｒｓをハイとすることでリセットスイッチ（１０４）がオン状態となり、比較機の入力端子であるノードＮとノードＰの電位が等しくなる。このときφｃｎｖ信号はハイであり、Ｎ切り換えスイッチ（１０５）はＶｒｔ０電圧を選択しているため、結果的にＮノードとＰノードがともにＶｒｔ０電圧に初期化される。このときＰ２ノードは、φｃｌ信号がローのためＰ２切り換えスイッチ（１０６）によりＶｒｍ０電圧になっている。
　時刻ｔ１で、φｒｓがローになるとリセットスイッチはオフし、理想的には比較器（４２）の２つの入力であるＰノードはＮノードと等しいＶｒｔ０電圧で保持され、比較器（４２）は２つの入力が等しいためにその大小が判定できない状態となって、“Ｈ”でも“Ｌ”でもない競合状態（以降“Ｘ”出力と呼称）となる。これが初期状態であり、以降ノードＰおよびノードＮの差電圧が、初期状態に対して正に変化したときには比較器出力は“Ｈ”に、負に変化したときには比較器出力は“Ｌ”になり、これを初期状態の“Ｘ”出力に近づけるようにすることで、結果的にノードＰとノードＮの電位を正しく合致させることが可能となる。このように初期状態では比較器（４２）の出力が“Ｘ”となっていることが理想であるが、実際にはリセットスイッチ（１０４）のオフ時に発生する電荷注入や比較器（４２）のオフセット電圧などによる誤差よって、比較器の出力は“Ｘ”にはならない。（図１２ではこの誤差をノードＰとノードＮの電圧差に換算したときの値をＶｏｆｓと表している。）
次に、この誤差をキャンセルするために以下の動作を行う。
　時刻ｔ２でφｃｌ信号がハイとなるとＰ２切り換えスイッチ（１０６）によりＰ２ノードにはＤＡＣ出力が接続され、これ以降はＤＡＣの出力電圧の変化が容量結合でノードＰに伝達されるようになる。
時刻ｔ３～ｔ４にて、比較器の出力をみて比較器の出力が“Ｘ”となるように、すなわちＰノードとＮノードの電圧が近づくように逐次比較動作がなされ、最終的に比較器の出力が“Ｘ”にもっとも近づいた状態でＤＡＣ出力が確定する。もしＶｏｆｓがゼロの場合には、ＤＡＣ出力はφｃｌ信号によりＰ２切り換えスイッチがＤＡＣ出力に切り替わる前のＶｒｍ０電圧に整定するが、ゼロでない場合は（Ｖｒｍ０＋Ｖｃａｌ）に整定する。これは、ノードＰ２の電位がＶｒｍ０から（Ｖｒｍ０＋Ｖｃａｌ）に変化、すなわちノードＰ２の電位に＋Ｖｃａｌ分の電圧変化を与えると、比較器の出力を“Ｘ”とすることができることを意味する。
次に時刻ｔ５で、ＲＥＶ信号をローにするとともに、φｒｓを再びハイにする。ＲＥＶ信号の反転によりＤＡＣ出力はＶｒｍ０を原点として極性が反転するため、その出力は（Ｖｒｍ０－Ｖｃａｌ）となる。
時刻ｔ６でφｒｓをローに戻すと、時刻 t1 と同様にはＮノードと等しいＶｒｔ０電圧で保持される。ここで、時刻ｔ１との違いは、時刻ｔ１ではＰ２ノードの電圧がＶｒｍ０で、時刻ｔ６ではこれが（Ｖｒｍ０－Ｖｃａｌ）となっていることである。
時刻ｔ７でφｃｌをハイにすると、Ｐ２ノードの電位は（Ｖｒｍ０－Ｖｃａｌ）からＶｒｍ０に戻るため、その電位変化は＋Ｖｃａｌとなり、時刻ｔ４で得られた、比較器出力が“Ｘ”の状態を作ることができる。なお、これ以降はＰ２切り換えスイッチがＤＡＣ側を選択することがないため、ＤＡＣはＰ２ノードからから解放され、他の動作に使用することが可能となる。
次に、時刻ｔ８～ｔ１０の「フィードスルーの高精度デジタイズ動作」について図１３の詳細動作タイミング図も参照しながら説明する。先に、時刻ｔ７では比較器の出力は“Ｘ”となると述べたが、厳密に言えば、時刻ｔ１の状態と時刻ｔ６の状態ではリセットスイッチの注入電荷量の統計的なバラツキやカップリング容量のｋＴＣ雑音によるごく微少な誤差は残るため、その残存誤差により、比較器の出力は厳密には“Ｘ”とはならない。このため、この残存誤差を以降の「フィードスルーの高精度デジタイズ動作」でデジタイズし、最終的にこの誤差を補正した正確なＡ／Ｄ変換を可能とする。
時刻ｔ８では、φｃｎｖ信号がローになることで、Ｎ切り換えスイッチによってＤＡＣ出力がノードＮに接続される。このときＤＡＣは基底状態であるＶｒｔ０を出力するが、Ｎノードの電圧は直前までＶｒｔ０であり、ここでの電位変化はないため、状態としては時刻ｔ７の状態を維持する。
その後、時刻ｔ９～ｔ１０で、フィードスルーレベルを粗クランプした時に残る、僅かな誤差をデジタルデータに変換する。ここではカウンターは比較器の出力が "Ｈ" の時にカウントアップするようになされている。時刻ｔ９では最初にステップ電圧源を－０．５ＬＳＢ分にして、それ以降クロックに応じて１／６４ＬＳＢステップでＤＡＣ出力電圧を上げていくと、初期状態ではノードＰの電圧の方がノードＮの電圧より高いため比較器の出力は“Ｈ”であり、クロックがカウントされる。その後クロックと共にＮノードの電圧はステップ的に上昇し、Ｎノードの電圧がＰノードの電圧より高くなると比較器の出力が“Ｌ”となるため、カウント動作は停止し、それまでのカウント値Ｎが積算カウンターに保持される。すなわち、誤差電圧が－０．５ＬＳＢ相当だった場合にはＮ＝０で、０ＬＳＢ相当だった場合はＮ＝３２、１ＬＳＢ相当だった場合にはＮ＝６３というように、１カウントが１／１６ＬＳＢに相当する分解能で誤差電圧のデジタイズがなされ、そのカウント結果が積算カウンターに保持される。
続いて、時刻ｔ１１～ｔ１３の「信号レベルの粗デジタイズ動作」について説明する。
時刻ｔ１１で、画素出力（Ｖｏｕｔ）がフィードスルーレベルから信号レベルへと変化する。これにより主カップリング容量（１０２）の容量結合によってノードＰの電圧はフィードスルーレベルと信号レベルの差に相当する画素信号電圧（Ｖｐｉｘｅｌ＝Ｖｓｉｇ－Ｖｆｔ）に応じた電圧分だけ下がる。
時刻ｔ１２～ｔ１３にて、比較器の出力をみて比較器の出力が“Ｘ”となるように、すなわちノードＰとノードＮの電圧が近づくように逐次比較動作がなされ、最終的に比較器の出力が“Ｘ”にもっとも近づき、かつ“Ｌ”を出力した状態、すなわち画素信号電圧とＤＡＣ出力の差が１ＬＳＢ以内に近づいた状態でＤＡＣ出力が確定し、そのときのＤＡＣの入力コード（Ｙ）が８ビットのバイナリーデータとして逐次比較レジスタ（４４）に保持される。
引き続き、時刻ｔ１４～ｔ１５の「信号レベルの高精度デジタイズ動作」について説明する。ここでは、フィードスルーの高精度デジタイズ動作とは逆に、比較器の出力が“Ｌ”の時にカウントアップするようになされている。
時刻ｔ１４では最初にステップ電圧源を０ＬＳＢ相当にして、それ以降クロックに応じて１／６４ＬＳＢステップ（６ビット分解能）で－１ＬＳＢ相当までＤＡＣ出力電圧を下げていくと、初期状態ではノードＰの電圧の方がノードＮの電圧より低いため比較器の出力は“Ｌ”であり、クロックがカウントされる。その後クロックと共にＮノードの電圧はステップ的に上昇し、ノードＮの電圧がノードＰの電圧より低くなると比較器の出力が“Ｈ”となるため、カウント動作は停止し、それまでのカウント値Ｍが積算カウンターにカウントされ、先に得られたカウント値Ｎに今回のカウント値Ｍが加算された値（Ｍ＋Ｎ）が積算カウンターに保持される。フィードスルーレベルの高精度デジタイズ動作では比較器出力が“Ｈ”の時にカウント動作が行われ、信号レベルの高精度デジタイズ動作では比較器出力が“Ｌ”の時にカウント動作が行われるため、デジタイズされた結果はお互いに符号は反転していることと等価である。すなわち符号を変えて積算カウンターで“加算”したことで “減算”が行われたことになり、結果的に信号レベルとフィードスルーレベルをそれぞれ高精度でデジタイズして得られた差分データが積算カウンターに格納されることになる。
以上一連の動作が完了した後、逐次比較レジスタに格納された信号レベルの８ビットの粗デジタイズ結果と、積算カウンターに格納された６ビット分解能のデータを加算することで、最終的には信号レベルとフィードスルーレベルの電圧差を、１４ビット分解能でデジタイズされたデータが得られることになる。
なお、第二の実施形態おけるカラムＡ／Ｄ変換器は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記の説明では参照電圧バスを２５６本とし、ステップ電圧源を６４階調で与える場合について述べたが、これに限定されるものではなく、さらに、低い分解能のデジタイズしか要求されない場合にはステップ電圧源を用いない、すなわ「フィードスルーの高精度デジタイズ動作」と「信号レベルの高精度デジタイズ動作」を端折ることも可能である。それによればカラムＡ／Ｄ変換器の構成要件を大幅に削減することができる。また、上記の説明ではステップ電圧源の波形は時間的に単調に増加あるいは減少するランプ波形として行っているが、ランプ波形に限る必然性はなく、６４クロック期間当たりに６４通りの状態が出現する波形であればいかなる波形であっても構わない。さらに上記の説明ではフィードスルーレベルの高分解能デジタイズおよび信号レベルの高分解能デジタイズは、１ステップ当たり１回比較・カウントする前提で説明してきたが、必ずしも１ステップ当たり１回比較・カウントする必然性はなく、１ステップ当たりで、複数回の比較・カウント動作を行っても良い。それにより比較動作におけるランダム雑音の軽減が可能であり、さらに高分解能のデジタイズが可能となる。
また、本実施例では２次元配列されたイメージセンサーについて述べたが、行の数が１の場合に相当するラインセンサーにも適用できることや、複数の出力を持つイメージセンサーであればＣＭＯＳイメージセンサーに限らずＣＣＤにも適用できることも、当業者にとって自明のことであろう。
１１　画素
１２　負荷トランジスタ
１３　カラムＡ／Ｄ変換器
１４　行選択回路
１５　列選択回路
１６　バイアス電圧＆参照電圧発生回路
１７　Ａ／Ｄ制御回路
１８　読み出し線
２１　フォトダイオード
２２　転送トランジスタ
２３　リセットトランジスタ
２４　行選択トランジスタ
２５　読み出しトランジスタ
４１　キャパシタ＆スイッチ
４２　比較器
４３　下位逐次比較レジスタ
４４　上位逐次比較レジスタ
４５　補数回路
４６　上位Ｄ／Ａ変換器
４７　下位Ｄ／Ａ変換器
４８　演算回路
４９　変換結果格納レジスタ
５１　基準電圧源
５２　第１の抵抗ストリング
５３　アナログマルチプレクサ
５４、５６　オペアンプ
５５　第２の抵抗ストリング
５７　基準電流源
５８　カレントミラートランジスタ
６１　スイッチ・アレイ
６２　デコーダ
７１　Ｐ側リセットスイッチ
７２　Ｎ側リセットスイッチ
７３　Ｐ１切り換えスイッチ
７４　Ｐ２切り換えスイッチ
７５　Ｎ１切り換えスイッチ
１０１　参照電圧バス
１０２　主カップリング容量
１０３　副カップリング容量
１０４　リセットスイッチ
１０５　Ｎ切り換えスイッチ
１０６　Ｐ２切り換えスイッチ
１０８　逐次比較レジスｔ
１０９　積算カウンター
１１１　ステップ電圧源
１１２　基準電圧源
１１３　バイアス電流源
１１４　抵抗ストリング
１１５　極性反転スイッチ
１４１　０～１ＬＳＢ可変電流源
１４２　ステップ電圧発生抵抗
１４３　０．５ＬＳＢシフト用電流源
ＶＯＵＴ　　　　　　　　センサー信号
Ｖｓｉｇ　　　　　　　　画素出力の信号レベル電圧
Ｖｆｔ　　　　　　　　　画素出力のフィードスルーレベル電圧
Ｖｐｉｘｅｌ　　　　　　信号電圧とフィードスルー電圧の差に相当する画素の信号電圧
Ｖｉｎ　　　　　　　　　センサー信号の入力端子
Ｖｄａ１　　　　　　　　上位ＤＡＣの出力
Ｖｄａ２　　　　　　　　下位ＤＡＣの出力
Ｖｄａ　　　　　　　　　上位のＤＡＣ出力と下位のＤＡＣ出力を加算した電圧
ＲＥＶ　　　　　　　　　符号反転信号
Ｖｒｔ、Ｖｒｂ、Ｖｒｍ　基準電圧
ＧＮ　　　　　　　　　　ゲイン設定信号
ＳＬＰ　　　　　　　　　スリープ信号
ＶＣＳ　　　　　　　　　バイアス電圧
Ｖ０・・・Ｖ２５６　　　参照電圧
ＤＡｏｕｔ　　　　　　　Ｄ／Ａ変換出力ライン

Claims (20)

  1. 　イメージセンサーから複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のＡ／Ｄ変換手段からなるイメージセンサー用Ａ／Ｄ変換器において、前記複数のＡ／Ｄ変換手段のそれぞれは複数の参照電圧からなる参照電圧群のうち一つの参照電圧を選択して出力する少なくても１つ以上のＤ／Ａ変換器を備え、各Ｄ／Ａ変換器に対して共通の参照電圧群を供給する参照電圧供給手段を有したことを特徴とするイメージセンサー用Ａ／Ｄ変換器。
  2. 　前記複数のＡ／Ｄ変換手段は、それぞれ複数のＤ／Ａ変換器と、該複数のＤ／Ａ変換器の出力を所定の重み付けを行ってお互いに加算する電圧加算手段と、入力信号電圧と前記電圧加算手段の出力電圧を比較する比較器と、該比較器の出力を基に入力信号電圧と電圧加算手段の出力電圧が略同一になるように前記Ｄ／Ａ変換器を制御する逐次比較制御手段を備えたことを特徴とする請求項１に記載のイメージセンサー用Ａ／Ｄ変換器。
  3. 　前記参照電圧供給手段は、上側基準電圧源と、下側基準電圧源と、それらの間に少なくても前記Ｄ／Ａ変換器の階調数以上の複数の抵抗が直列に接続された抵抗分割回路であって、それぞれの抵抗の接続点から電圧を取り出すことで複数の参照電圧を得ることを特徴とする請求項１に記載のイメージセンサー用Ａ／Ｄ変換器。
  4. 　前記上側基準電圧源と下側基準電圧源の間に少なくても１以上の電流遮断手段を設けたことを特徴とする請求項３に記載のイメージセンサー用Ａ／Ｄ変換器。
  5. 　前記上側基準電圧源と下側基準電圧源の少なくても一方の電圧を可変とする基準電圧可変手段を備えたことを特徴とする請求項３に記載のイメージセンサー用Ａ／Ｄ変換器。
  6. 　前記参照電圧供給手段は、基準電圧源と、バイアス電流源と、それらの間に少なくても前記Ｄ／Ａ変換器の階調数以上の複数の抵抗が直列に接続された抵抗分割回路であって、それぞれの抵抗の接続点から電圧を取り出すことで複数の参照電圧を得ることを特徴とする請求項１に記載のイメージセンサー用Ａ／Ｄ変換器。
  7. 　前記基準電圧源とバイアス電流源の間に少なくても１以上の電流遮断手段を設けたことを特徴とする請求項６に記載のイメージセンサー用Ａ／Ｄ変換器。
  8. 　前記バイアス電流源の電流を可変とするバイアス電流可変手段を備えたことを特徴とする請求項６に記載のイメージセンサー用Ａ／Ｄ変換器。
  9. 　イメージセンサーから出力されるアナログ画像信号をデジタルデータに変換するイメージセンサー用Ａ／Ｄ変換器において、正または負の電圧のどちらか一方のみを出力するユニポーラ動作のＤ／Ａ変換器と、正および負の両方の電圧を出力するバイポーラ動作のＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力を所定の重み付けを行ってお互いに加算する電圧加算手段と、入力信号電圧と前記電圧加算手段の出力電圧を比較する比較器と、該比較器の出力を基に入力信号電圧と電圧加算手段の出力電圧が略同一になるように前記ユニポーラ動作のＤ／Ａ変換器と前記バイポーラ動作のＤ／Ａ変換器を制御する逐次比較制御手段と、該バイポーラ動作のＤ／Ａ変換器を用いて前記比較器の入力オフセット電圧をキャンセルするオフセットキャンセル手段を備えたことを特徴とするイメージセンサー用Ａ／Ｄ変換器。
  10. 　前記オフセットキャンセル手段は、前記バイポーラ動作のＤ／Ａ変換器に前記比較器のオフセット電圧に略等しい補償電圧を発生させる補償電圧発生手段と、該バイポーラ動作のＤ／Ａ変換器で発生せしめた補償電圧の正負を反転する極性反転手段と、極性が反転された出力電圧を該バイポーラ動作のＤ／Ａ変換器のゼロレベルに相当する基準電圧に切り換える電圧切り換え手段とを含むことを特徴とする請求項９に記載のイメージセンサー用Ａ／Ｄ変換器。
  11. 　前記補償電圧発生手段は、前記比較器の出力に基づいて前記バイポーラ動作のＤ／Ａ変換器の出力が比較器のオフセット電圧に略同一になるように制御する逐次比較制御手段を含むことを特徴とする請求項１０に記載のイメージセンサー用Ａ／Ｄ変換器。
  12. 　前記極性反転手段は、前記バイポーラ動作のＤ／Ａ変換器が前記補償電圧を出力する時に入力されるバイナリーデータの各ビットを反転する１の補数回路を用いることを特徴とする請求項１０に記載のイメージセンサー用Ａ／Ｄ変換器。
  13. 　イメージセンサーからの出力が第１の電圧レベルを出力する第１の期間にその出力電圧をサンプルホールドする第１のサンプルホールド手段と、イメージセンサーからの出力が第２の電圧レベルを出力する第２の期間にその出力電圧をサンプルホールドする第２のサンプルホールド手段とを有し、第１のサンプルホールド手段で保持された第１の電圧レベルと、第２のサンプルホールド手段で保持された第２の電圧レベルの差電圧を該Ａ／Ｄ変換器の入力信号電圧とすることを特徴とする請求項１乃至１２のいずれかに記載のイメージセンサー用Ａ／Ｄ変換器。
  14. 　イメージセンサーから複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のＡ／Ｄ変換手段と、複数の参照電圧からなる参照電圧群を各Ａ／Ｄ変換手段に供給する参照電圧供給手段を備えたイメージセンサー用Ａ／Ｄ変換器において、前記複数のＡ／Ｄ変換手段のそれぞれは前記参照電圧群のうち一つの参照電圧を選択して出力するＤ／Ａ変換器と、入力信号電圧と前記Ｄ／Ａ変換器の出力電圧を比較する比較器と、該比較器の出力を基に入力信号電圧と前記Ｄ／Ａ変換器の出力電圧が略同一になるように前記Ｄ／Ａ変換器を制御する制御手段と、前記比較器の出力を積算する比較結果積算手段を有することを特徴とするイメージセンサー用Ａ／Ｄ変換器。
  15. 前記参照電圧群の各電圧を一律に変化させる参照電圧変動手段を備えたことを特長とする請求項１４に記載のイメージセンサー用Ａ／Ｄ変換器。
  16. 前記制御手段は逐次比較制御であることを特長とする請求項１４または１５に記載のイメージセンサー用Ａ／Ｄ変換器。
  17. 　イメージセンサーからの出力が第１の電圧レベルを出力する第１の期間に前記比較器の出力が競合状態となるように制御する初期状態設定手段を備えたことを特長とする請求項１４乃至１６のいずれかに記載のイメージセンサー用Ａ／Ｄ変換器。
  18. 前記初期状態設定手段は、イメージセンサーの出力端子と前記比較器の第１の入力端子との間に配置された第１の容量と、前記Ｄ／Ａ変換器の出力と所定の基準電圧のどちらか一方を選択して出力する選択スイッチと、該選択スイッチの出力端子と前記比較器の第１の入力端子との間に配置された第２の容量と、比較器の第１の入力端子と第２の入力端子の電位を等しくするためのリセット手段から構成されることを特長とする請求項１７に記載のイメージセンサー用Ａ／Ｄ変換器。
  19. イメージセンサーからの出力が第１の電圧レベルを出力する第１の期間の前半に前記初期状態設定手段により前記比較器の出力が競合状態となるように制御する初期化工程と、第１の期間の後半に前記参照電圧変動手段により参照電圧群の各電圧を変動させながら前記比較器の出力を積算する第１の積算工程と、イメージセンサーからの出力が第２の電圧レベルを出力する第２の期間の前半に前記比較器の出力を基に入力信号電圧と前記Ｄ／Ａ変換器の出力電圧が略同一になるように前記Ｄ／Ａ変換器を制御する工程と、第２の期間の後半に前記参照電圧変動手段により参照電圧群の各電圧を変動させながら前記比較器の出力を符号を反転させて積算する第２の積算工程によって駆動されることを特長とする、請求項１７に記載のイメージセンサー用Ａ／Ｄ変換器。
  20. 入射した光量に応じてアナログ信号を発生させる複数の光電変換素子がマトリックス状に配置されたイメージセンサーにおいて、請求項１乃至１９のいずれかに記載されたイメージセンサー用Ａ／Ｄ変換器を用い、前記アナログ信号をデジタルデータに変換して出力することを特徴とするデジタル出力イメージセンサー。
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