JP6420035B2 - パッシブ増幅回路 - Google Patents

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Description

本発明はパッシブ増幅回路およびアナログデジタルコンバータに関し、例えば、電圧ゲインが１〜２倍のパッシブ増幅回路および電荷シェア型逐次比較アナログデジタルコンバータに好適に利用出来るものである。
従来、パイプラインＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：アナログデジタルコンバータ）などの、内部に増幅ステージを含む回路には、クローズドアンプを用いて正確な信号増幅を行う構成を用いることが一般的であった。
ところが、クローズドアンプは、高精度な増幅を実現できる半面、高速動作を行うと消費電力の増大を招き、その結果、ＡＤＣの消費電力が増大する傾向にあった。そこで、オープンループアンプや、コンパレータなどのダイナミックアンプや、パッシブ素子によるアンプなどにより消費電力を抑えるアプローチが提案されている。
ただし、これらの手法では、高速動作および低消費電力動作の両立を実現できる半面、単独では高精度な線形性およびゲインを実現することが難しい。そこで、キャリブレーション技術と組み合わせた使用方法が採られている。
クローズドアンプを用いずに信号増幅を行うこれらの手法は、パイプラインＡＤＣのステージ間アンプに限らず、サンプリング動作を行うＡＤＣであれば有効である。サンプリング後に増幅段を設けると、サンプリングステージ以降の入力換算雑音を低減し、ノイズ要求を緩和することが出来る。
同様の目的を持つ技術が、非特許文献１および特許文献１で報告されている。非特許文献１では、容量素子を用いた信号増幅を単純に実現する方法が説明されている。特許文献１では、コモンモードリファレンス電圧を用いて差動信号のみを増幅する手法が提案されている。
また、次世代携帯電話端末では、従来のＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式やＷＣＤＭＡ（登録商標）（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式に加えて、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）やＬＴＥ Ａｄｖａｎｃｅｄなどの様々な方式にも対応する必要がある。これらの各方式で受信する信号に、一つのアナログデジタルコンバータで対応するには、４０ＭＳ／ｓ（メガサンプル毎秒）程度の高速な変換レートと、１１ビット以上の高い有効分解能が要求される。
また、携帯端末では、アナログデジタルコンバータの消費電力が極めて小さいことが要求される。半導体製造プロセスの微細化により、アナログデジタルコンバータのアナログ回路の持つ誤差要因をデジタル回路で補正し、有効分解能を向上する手法が有効となっている。低電力なアナログデジタルコンバータとしては、デジタル補正を行う逐次比較アナログデジタルコンバータが適している。さらに、高速動作を行う逐次比較アナログデジタルコンバータとしては、電荷再配分型逐次比較アナログデジタルコンバータよりも、下記非特許文献２などに記載の電荷シェア型逐次比較アナログデジタルコンバータが適している。
次世代のマイコンにおいても、その多機能化の進展に伴い、高速かつ高分解能のアナログデジタルコンバータが要求されている。マイコン搭載用のアナログデジタルコンバータとしても、１１ビット以上の有効分解能が要求されることが多い。
また、マイコンの場合、特にアナログデジタルコンバータのチップサイズが小さいことが要求される。そのため、デジタル補正を行うパイプラインアナログデジタルコンバータよりも、デジタル補正を行う逐次比較アナログデジタルコンバータの方が適している。さらに、多くの場合、数十ＭＳ／ｓ以上の高速動作が要求されるため、やはり、電荷シェア型逐次比較アナログデジタルコンバータが適している。
デジタル補正を行う電荷シェア型逐次比較アナログデジタルコンバータは、１００ＭＳ／ｓ程度以下の変換レートで、小さなチップサイズおよび消費電力で、高分解能を実現出来る特徴を持つため、上記以外にも、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ：システムオンチップ）など、幅広いアプリケーションが考えられる。
特許文献２および３には、アナログデジタルコンバータ用コンパレータが開示されている。
非特許文献３は、デジタル補正を行う電荷再配分型逐次比較アナログデジタルコンバータにおいて、入力フルスケールレンジをＲａｉｌ−ｔｏ−Ｒａｉｌ（レール・トゥ・レール）とすることで、有効分解能を高めるアプローチを開示している。すなわち、電源ＶＤＤの電圧からグランドの接地電圧まで全て利用することで、ＳＮＲ（Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ：信号対雑音比）のうちの、信号成分を最大化している。
また、従来の多くの逐次比較アナログデジタルコンバータでは、アナログデジタルコンバータの支配的な雑音源として知られるコンパレータが発生する雑音量を根本的に低減することで、有効分解能を高めるアプローチを開示している。コンパレータの雑音電圧レベルは、その容量負荷の平方根に反比例する。そのため、負荷容量を４倍にすることで、雑音を半減出来る。負荷容量を４倍にした場合、コンパレータの消費電力を４倍にして、応答速度を維持することで、変換レートを維持する必要がある。
非特許文献４は、電荷再配分型の逐次比較アナログデジタルコンバータにおいて、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）から始まる前半の各ビットの判定をまず行う。次に、前半の変換の変換残差を中間アンプにより増幅し、増幅された変換残差に対してアナログデジタル変換を行うことで、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最下位ビット）までの後半の各ビットの判定を行う。このようにすることで、コンパレータに要求される雑音レベルを、上記の中間アンプの利得の分だけ緩和することが出来るので、コンパレータの雑音による影響を実質的に見えなくすることが出来る。
非特許文献５は、高い分解能を出せるとして知られているシグマデルタアナログデジタルコンバータを開示している。
米国特許公開公報２０１０／０２３７７１０ 特開昭６０−５１９０１号公報 特開２０００−２６９７９２号公報
Ｉ． Ａｈｍｅｄ ｅｔ ａｌ．， "Ａ ５０ＭＳ／ｓ ９．９ｍＷ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ ｗｉｔｈ ５８ｄＢ ＳＮＤＲ ｉｎ ０．１８μｍ ＣＭＯＳ Ｕｓｉｎｇ Ｃａｐａｃｉｔｉｖｅ Ｃｈａｒｇｅ−Ｐｕｍｐｓ"， ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． １６４−１６５， ２００９． Ｊａｎ Ｃｒａｎｉｎｃｋｘ ａｎｄ Ｇｅｅｒｔ Ｖａｎ ｄｅｒ Ｐｌａｓ， "Ａ ６５ｆＪ／Ｃｏｎｖｅｒｓｉｏｎ−Ｓｔｅｐ ０−ｔｏ−５０ＭＳ／ｓ ０−ｔｏ−０．７ｍＷ ９ｂ Ｃｈａｒｇｅ−Ｓｈａｒｉｎｇ ＳＡＲ ＡＤＣ ｉｎ ９０ｎｍ Ｄｉｇｉｔａｌ ＣＭＯＳ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ． ２４６−２４７， Ｆｅｂ． ２００７． Ｗｅｎｂｏ Ｌｉｕ， Ｐｉｎｇｌｉ Ｈｕａｎｇ ａｎｄ Ｙｕｎ Ｃｈｉｕ， "Ａ １２ｂ ２２．５／４５ＭＳ／ｓ ３．０ｍＷ ０．０５９ｍｍ２ ＣＭＯＳ ＳＡＲ ＡＤＣ ａｃｈｉｅｖｉｎｇ ｏｖｅｒ ９０ｄＢ ＳＦＤＲ"， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．３８０−３８１， Ｆｅｂ． ２０１０． Ｃｈｒｉｓｔｏｐｈｅｒ Ｐｅｔｅｒ Ｈｕｒｒｅｌｌ， Ｃｏｌｉｎ Ｌｙｎｄｅｎ， Ｄａｖｉｄ Ｌａｉｎｇ， Ｄｅｒｅｋ Ｈｕｍｍｅｒｓｔｏｎ ａｎｄ Ｍａｒｋ Ｖｉｃｋｅｒｙ， "Ａｎ １８ｂ １２．５ＭＨｚ ＡＤＣ ｗｉｔｈ ９３ｄＢ ＳＮＲ"， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ． ３７８−３７９， Ｆｅｂ． ２０１２． Ｙｕｎ−Ｓｈｉａｎｇ Ｓｈｕ， Ｂａｎｇ−Ｓｕｐ Ｓｏｎｇ ａｎｄ Ｋａｎｔｉｌａｌ Ｂａｃｒａｎｉａ， "Ａ ６５ｎｍ ＣＭＯＳ ＣＴ ΔΣ ｍｏｄｕｌａｔｏｒ ｗｉｔｈ ８１ ｄＢ ＤＲ ａｎｄ ８ＭＨｚ ＢＷ ａｕｔｏ−ｔｕｎｅｄ ｂｙ ｐｕｌｓｅ ｉｎｊｅｃｔｉｏｎ"， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ． ５００−５０１， Ｆｅｂ． ２００８．
パッシブ増幅回路で差動信号を増幅するにあたって、コモンモード電圧のリファレンスを必要とせずに差動信号のみを増幅する。また、アナログデジタルコンバータの有効分解能を劣化させる原因であるアナログ回路の誤差要因には、非線形誤差、直流オフセット、コンパレータ雑音等が挙げられる。非線形誤差および直流オフセットについてはデジタル補正することにより有効分解能により改善することが可能である。しかし、コンパレータ雑音はランダムな要因であるため、デジタル補正によりシステマティックな補正を行うことが困難である。本発明が解決しようとする課題は、デジタル補正を行うアナログデジタルコンバータの有効分解能を改善することである。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
一実施の形態によれば、コモンモード電圧のリファレンスを用いないパッシブ増幅回路で差動信号を増幅し、また、アナログデジタル変換動作を行う前に、入力信号の電圧をパッシブ２倍増幅する。
前記一実施の形態によれば、パッシブ増幅回路にコモンモード電圧のリファレンスを用いないことで高速な充放電を避けることが可能となり、また、消費電力やチップサイズの増加を伴うことなく、コンパレータの雑音による影響を半減し、結果的に有効分解能を１ビット増加させることが出来る。
図１Ａは、従来例１によるパッシブ増幅回路の構成例を示す回路図である。 図１Ｂは、図１Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。 図２Ａは、従来例１によるパッシブ増幅回路の構成例を示す回路図である。 図２Ｂは、図２Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。 図３Ａは、従来例１によるパッシブ増幅回路の構成例を示す回路図である。 図３Ｂは、図３Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。 図４Ａは、第１の実施形態によるパッシブ増幅回路の構成例を示す回路図である。 図４Ｂは、図４Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。 図５Ａは、第２の実施形態によるパッシブ増幅回路の構成例を示す回路図である。 図５Ｂは、図５Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。 図６は、第３の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。 図７は、第３の実施形態による電圧保持回路部およびアナログデジタル変換回路部の構成を示す回路図である。 図８Ａは、第３の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第１状態を示す回路図である。 図８Ｂは、第３の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第１状態に対応する等価回路図である。 図８Ｃは、第３の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第２状態を示す回路図である。 図８Ｄは、第３の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第２状態に対応する等価回路図である。 図９は、第４の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。 図１０は、第４の実施形態による電圧保持回路部ＶＨおよびアナログデジタル変換回路部の構成を示す回路図である。 図１１Ａは、第４の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部に共通する第１の状態を示す回路図である。 図１１Ｂは、第４の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部に共通する第２の状態を示す回路図である。 図１１Ｃは、第４の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部に共通する第３の状態を示す回路図である。 図１２Ａは、図１１Ａに示した第４の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部に共通する第１の状態を示す等化回路図である。 図１２Ｂは、図１１Ｂに示した第４の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部に共通する第２の状態を示す等化回路図である。 図１２Ｃは、図１１Ｃに示した第４の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部に共通する第３の状態を示す等化回路図である。 図１３は、第５の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。 図１４は、第５の実施形態による入力回路部の構成を示す回路図である。 図１５は、第６の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。 図１６は、第７の実施形態による電圧保持回路部およびアナログデジタル変換回路部の構成を示す回路図である。 図１７は、第８の実施形態による電圧保持回路部およびアナログデジタル変換回路部の構成を示す回路図である。 図１８Ａは、第８の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第１状態を示す回路図である。 図１８Ｂは、第８の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第２状態を示す回路図である。 図１８Ｃは、第８の実施形態による正相側電圧保持回路部および逆相側電圧保持回路部のそれぞれにおける第３状態を示す回路図である。 図１９は、第１０の実施形態によるアナログデジタル変換回路部の構成を示す回路図である。 図２０は、第１０の実施形態によるアナログデジタル変換回路部を２つ組み合わせたアナログデジタルコンバータの構成を示す機能ブロック図である。 図２１は、第１１の実施形態によるアナログデジタル変換回路部の構成を示す回路図である。 図２２は、第１２の実施形態によるコンパレータの構成を示す回路図である。 図２３は、第１３の実施形態によるコンパレータの構成を示す回路図である。 図２４は、第１４の実施形態による携帯端末用ＲＦ−ＩＣおよびその周辺の回路要素の構成を示す回路図である。
以下では、まず、技術的意義の理解を容易にするために、従来のパッシブ増幅回路に起こり得る問題について、従来例１〜３として説明する。
（従来例１）
非特許文献１では、容量素子を用いた信号増幅を単純に実現する方法が説明されている。この方法は、信号サンプリング時に並列接続して用いた容量を直列にスタックし、おおよそ２倍の電圧を得るというものである。
図１Ａは、従来例１によるパッシブ増幅回路の構成例を示す回路図である。
図１Ａに示したパッシブ増幅回路の構成要素について説明する。図１Ａに示したパッシブ増幅回路は、第１容量素子Ｃ１１と、第２容量素子Ｃ１２と、入力端Ｖｉｎと、出力端Ｖｏと、グランドＧＮＤと、第１スイッチＳ１１〜第４スイッチＳ１４とを有している。ここで、第１容量素子と、第２容量素子とは、同じ容量を有している。
図１Ａに示した各構成要素の接続関係について説明する。入力端Ｖｉｎは、第１スイッチＳ１１の一方の端部と、第２スイッチＳ１２の一方の端部とに共通接続されている。出力端Ｖｏは、第１スイッチＳ１１の他方の端部と、第１容量素子Ｃ１１の一方の端部とに共通接続されている。第２スイッチＳ１２の他方の端部は、第２容量素子Ｃ１２の一方の端部と、第４スイッチＳ１４の一方の端部とに共通接続されている。第１容量Ｃ１１の他方の端部は、第３スイッチＳ１３の一方の端部と、第４スイッチＳ１４の他方の端部とに共通接続されている。グランドＧＮＤは、第２容量Ｃ１２の他方の端部と、第３スイッチＳ１３の他方の端部とに共通接続されている。
図１Ａに示したパッシブ増幅回路の動作について説明する。第１スイッチＳ１１〜第３スイッチＳ１３は、第１スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して制御される。第４スイッチＳ１４は、第２スイッチ群として、その遮断状態および導通状態の切り替えが第１スイッチ群とは独立して制御される。
第１スイッチ群および第２スイッチ群の制御は、図示しない制御回路が生成する第１制御信号および第２制御信号によってそれぞれ行われる。
図１Ｂは、図１Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。図１Ｂは、第１のグラフ（Ａ）と、第２のグラフ（Ｂ）とを含んでいる。
図１Ｂに示した第１のグラフ（Ａ）は、第１制御信号の一例を示している。図１Ｂに示した第２のグラフ（Ｂ）は、第２制御信号の一例を示している。図１Ｂに示した第１のグラフ（Ａ）および第２のグラフ（Ｂ）のそれぞれにおいて、横軸は時間の経過を現し、縦軸は各制御信号の状態を表している。ここでは、各グラフにおいて、各制御信号がロー状態のときは制御される各スイッチが遮断状態になり、同じくハイ状態のときは導通状態になることを表している。
図１Ｂに示したタイムチャートの例では、時刻ｔ０〜ｔ１、ｔ４〜ｔ５およびｔ８以降の各範囲において、第１スイッチＳ１１〜第３スイッチＳ１３は遮断状態であり、第４スイッチＳ１４は導通状態である。このとき、図１Ａの回路では、第１容量素子Ｃ１１および第２容量素子Ｃ１２は、入力端ＶｉｎおよびグランドＧＮＤの間に並列に接続されている。図１Ａに示したパッシブ増幅回路のこの状態を、並列接続状態と呼ぶ。
同様に、時刻ｔ２〜ｔ３およびｔ６〜ｔ７の範囲において、第１容量Ｃ１１および第２容量Ｃ１２は、この順番に、出力端ＶｏおよびグランドＧＮＤの間に直列に接続されている。図１Ａに示したパッシブ増幅回路のこの状態を、直列接続状態と呼ぶ。
その他、時刻ｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６およびｔ７〜ｔ８の範囲では、全てのスイッチが遮断状態である。このとき、図１Ａの回路では、第１容量素子Ｃ１１および第２容量素子Ｃ１２の各端は、入力端Ｖｉｎ、出力端ＶｏおよびグランドＧＮＤの全てから遮断されている。図１Ａに示したパッシブ増幅回路のこの状態を、遮断状態と呼ぶ。
図１Ａに示したパッシブ増幅回路では、上記の並列接続状態および直列接続状態を、遮断状態を介して繰り返す。こうすることで、並列接続状態では入力端Ｖｉｎから供給される信号のサンプリングを行い、直列接続状態では直列にスタックされておおよそ２倍に増幅された電圧を出力端Ｖｏから得ることが出来る。
ここで、図１Ａに示したパッシブ増幅回路で差動信号を増幅する場合は、信号の差動成分だけを増幅することが望ましい。すなわち、差動信号の電圧をＶｃｍｉ±Ｖｉｎと置き、増幅ゲインをＧと置くとき、所望の出力信号はＶｃｍｏ±ＧＶｉｎである。
ところが、図１Ａに示したパッシブ増幅回路では、信号のコモンモード成分も増幅されてしまうので、実際には、出力信号としてＧＶｃｍｉ±ＧＶｉｎが得られる。その結果、出力ダイナミックレンジが制限される、後段の入力レンジとの整合性を取るために新たにレベルシフト回路が必要となる、などの問題がある。
これらの問題を解決するアプローチとして、コモンモードリファレンスを用いて差動信号のみを増幅する２つの方法が、非特許文献１および特許文献１で提案されている。これらの方法を、従来例２および３として説明する。
（従来例２）
図２Ａは、従来例２によるパッシブ増幅回路の構成例を示す回路図である。
図２Ａに示したパッシブ増幅回路の構成要素について説明する。図２Ａに示したパッシブ増幅回路は、第１容量素子Ｃ１〜第４容量素子Ｃ４と、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−と、プラス側出力端Ｖｏ＋と、マイナス側出力端Ｖｏ−と、リファレンス電圧供給端Ｖｃｍと、第１スイッチＳ１〜第８スイッチＳ８とを有している。ここで、第１容量素子Ｃ１〜第４容量素子Ｃ４は全て同じ容量を有している。プラス側入力端Ｖｉｎ＋およびマイナス側入力端Ｖｉｎ−は、入力信号のプラス側電圧およびマイナス側電圧をそれぞれ入力する。プラス側出力端Ｖｏ＋およびマイナス側出力端Ｖｏ−は、出力信号のプラス側電圧およびマイナス側電圧をそれぞれ出力する。リファレンス電圧供給端Ｖｃｍは、入力する差動信号のコモンモード成分をリファレンス電圧として供給する。
図２Ａに示した各構成要素の接続関係について説明する。プラス側入力端Ｖｉｎ＋は、第１スイッチＳ１の一方の端部と、第３スイッチＳ３の一方の端部とに共通接続されている。プラス側出力端Ｖｏ＋は、第３スイッチＳ３の他方の端部と、第３容量素子Ｃ３の一方の端部とに共通接続されている。リファレンス電圧供給端Ｖｃｍは、第５スイッチＳ５の一方の端部と、第６スイッチＳ６の一方の端部と、第７スイッチＳ７の一方の端部と、第８スイッチＳ８の一方の端部とに接続されている。第１容量素子Ｃ１の一方の端部は、第１スイッチＳ１の他方の端部と、第７スイッチＳ７の他方の端部とに共通接続されている。第１容量素子Ｃ１の他方の端部は、第５スイッチＳ５の他方の端部と、第２容量素子Ｃ２の一方の端部とに共通接続されている。マイナス側出力端Ｖｏ−は、第２容量素子Ｃ２の他方の端部と、第２スイッチＳ２の一方の端部とに共通接続されている。第３容量素子Ｃ３の他方の端部は、第６スイッチＳ６の他方の端部と、第４容量素子Ｃ４の一方の端部とに共通接続されている。第４容量素子Ｃ４の他方の端部は、第７スイッチＳ７の他方の端部と、第４スイッチＳ４の一方の端部とに共通接続されている。マイナス側入力端Ｖｉｎ−は、第２スイッチＳ２の他方の端部と、第４スイッチＳ４の他方の端部とに共通接続されている。
図２Ａに示したパッシブ増幅回路の動作について説明する。第１スイッチＳ１〜第６スイッチＳ６は、第１スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して制御される。第７スイッチＳ７〜第８スイッチＳ８は、第２スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して、ただし第１スイッチ群とは独立して制御される。
第１スイッチ群および第２スイッチ群の制御は、図示しない制御回路が生成する第１制御信号および第２制御信号によってそれぞれ行われる。
図２Ｂは、図２Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。図２Ｂに示したタイムチャートは、図１Ｂに示したタイムチャートと同じである。また、図２Ｂに示した各グラフと、上記２つの制御信号と、上記２つのスイッチ群との関係も、図１Ｂの場合と同様であるので、さらなる詳細な説明を省略する。
図２Ａに示したパッシブ増幅回路では、時刻ｔ０〜ｔ１、ｔ４〜ｔ５およびｔ８以降の各範囲において、サンプリング動作を行う。このとき、第１容量素子Ｃ１と、第２容量素子Ｃ２とは、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−との間に直列に接続されており、さらに、２つの容量素子の間のノードにはリファレンス電圧が印加されている。同様に、第３容量素子Ｃ３と、第４容量素子Ｃ４とは、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−との間に直列に接続されており、さらに、２つの容量素子の間のノードにはリファレンス電圧が印加されている。なお、このとき、第１容量素子Ｃ１および第２容量素子Ｃ２の集合と、第３容量素子Ｃ３および第４容量素子Ｃ４の集合とは、並列に接続されている。
このリファレンス電圧は、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−との間に供給される差動信号Ｖｃｍｉ±Ｖｉｎのコモンモード成分に等しい。したがって、サンプリング時には、第１容量素子Ｃ１〜第４容量素子Ｃ４には、差動信号のうち、差動成分だけが印加される。
また、図２Ａに示したパッシブ増幅回路では、時刻ｔ２〜ｔ３およびｔ６〜ｔ７の範囲において、増幅動作を行う。このとき、第１容量素子Ｃ１および第２容量素子Ｃ２は、リファレンス電圧供給端Ｖｃｍと、マイナス側出力端Ｖｏ−との間に、直列に接続されている。同様に、第３容量素子Ｃ３および第４容量素子Ｃ４は、リファレンス電圧供給端Ｖｃｍと、プラス側出力端Ｖｏ＋との間に、直列に接続されている。したがって、各出力端では、差動信号のうち、差動成分だけがおおよそ２倍に増幅された信号が得られる。
（従来例３）
図３Ａは、従来例３によるパッシブ増幅回路の構成例を示す回路図である。
図３Ａに示したパッシブ増幅回路の構成要素について説明する。図３Ａに示したパッシブ増幅回路は、第１容量素子Ｃ１と、第２容量素子Ｃ２と、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−と、プラス側出力端Ｖｏ＋と、マイナス側出力端Ｖｏ−と、リファレンス電圧供給端Ｖｃｍと、第１スイッチＳ１〜第６スイッチＳ６とを有している。ここで、第１容量素子Ｃ１および第２容量素子Ｃ２は全て同じ容量を有している。プラス側入力端Ｖｉｎ＋およびマイナス側入力端Ｖｉｎ−は、入力信号のプラス側電圧およびマイナス側電圧をそれぞれ入力する。プラス側出力端Ｖｏ＋およびマイナス側出力端Ｖｏ−は、出力信号のプラス側電圧およびマイナス側電圧をそれぞれ出力する。リファレンス電圧供給端Ｖｃｍは、入力する差動信号のコモンモード成分をリファレンス電圧として供給する。
図３Ａに示した各構成要素の接続関係について説明する。プラス側入力端Ｖｉｎ＋は、第１スイッチＳ１の一方の端部と、第３スイッチＳ３の一方の端部とに共通接続されている。リファレンス電圧供給端Ｖｃｍは、第５スイッチＳ５の一方の端部と、第６スイッチＳ６の一方の端部とに接続されている。第１容量素子Ｃ１の一方の端部は、第１スイッチＳ１の他方の端部と、第５スイッチＳ５の他方の端部とに共通接続されている。マイナス側出力端Ｖｏ−は、第１容量素子Ｃ１の他方の端部と、第２スイッチＳ２の一方の端部とに共通接続されている。プラス側出力端Ｖｏ＋は、第３スイッチＳ３の他方の端部と、第２容量素子Ｃ２の一方の端部とに共通接続されている。第２容量素子Ｃ２の他方の端部は、第４スイッチＳ４の一方の端部と、第６スイッチＳ６の他方の端部とに共通接続されている。マイナス側入力端Ｖｉｎ−は、第２スイッチＳ２の他方の端部と、第４スイッチＳ４の他方の端部とに共通接続されている。
図３Ａに示したパッシブ増幅回路の動作について説明する。第１スイッチＳ１〜第４スイッチＳ４は、第１スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して制御される。第５スイッチＳ５および第６スイッチＳ６は、第２スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して、ただし第１スイッチ群とは独立して制御される。
第１スイッチ群および第２スイッチ群の制御は、図示しない制御回路が生成する第１制御信号および第２制御信号によってそれぞれ行われる。
図３Ｂは、図３Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。図３Ｂに示したタイムチャートは、図１Ｂに示したタイムチャートと同じである。また、図３Ｂに示した各グラフと、上記２つの制御信号と、上記２つのスイッチ群との関係も、図１Ｂの場合と同様であるので、さらなる詳細な説明を省略する。
図３Ａに示したパッシブ増幅回路では、時刻ｔ０〜ｔ１、ｔ４〜ｔ５およびｔ８以降の各範囲において、サンプリング動作を行う。このとき、第１容量素子Ｃ１と、第２容量素子Ｃ２とは、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−との間に、並列に接続されている。
また、図３Ａに示したパッシブ増幅回路では、時刻ｔ２〜ｔ３およびｔ６〜ｔ７の範囲において、増幅動作を行う。このとき、第１容量素子Ｃ１は、リファレンス電圧供給端Ｖｃｍと、マイナス側出力端Ｖｏ−との間に接続されている。同様に、第１容量素子Ｃ１は、プラス側出力端Ｖｏ＋と、リファレンス電圧供給端Ｖｃｍとの間に接続されている。
ここで、リファレンス電圧供給端Ｖｃｍから印加されるリファレンス電圧は、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−との間に供給される差動信号Ｖｃｍｉ±Ｖｉｎのコモンモード成分に等しい。したがって、図３Ａに示したパッシブ増幅回路では、増幅動作時において、おおよそ２倍に増幅された差動信号から増幅前のコモンモード成分に相当するリファレンス電圧が差し引かれることによって、差動成分だけが増幅された差動信号が得られる。
従来例３によるパッシブ増幅回路では、従来例２の場合と比較して、総容量面積を低減できるメリットがある。また、信号あたりのＫＴ／Ｃ雑音（熱雑音）を一定とする条件で比較すると、従来例３の必要容量は、従来例２の１／４で済むので、さらなる面積上のアドバンテージがある。
このように、従来例２および従来例３では、サンプリング周波数程度の高速な充放電がコモンモードリファレンスに対して起こる。リファレンス電圧の整定不足は増幅後の信号精度の劣化を引き起こすため、十分な電流供給能力を有し、かつ、高速で応答するリファレンス電圧源を用意する必要がある。このことは、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ：ロードロップアウト）レギュレータなどの新たな回路の追加や、多ピン化につながり、コストが増大する。
これに加えて、１Ｖ程度の低電源電圧で駆動する近年の微細プロセスにおいては、問題点がもう一つある。微細プロセスでは、電源電圧に対するＭＯＳ閾値が比較的高い。したがって、コモンモードとして選択される電圧レベル（電源電圧が１Ｖの場合、０．４〜０．６Ｖ程度）をバイパスするスイッチのオン抵抗を下げることが難しい。例えば、従来例２の第７スイッチＳ７および第８スイッチＳ８や、従来例３の第５スイッチＳ５および第６スイッチＳ６は、増幅動作時においてオン状態であるが、現実的なスイッチサイズを用いてオン抵抗を下げることは難しく、整定スピードの低下や、熱雑音に起因する雑音特性の劣化などが引き起こされる。
上記の問題のうち、リファレンス電圧に関する前者の問題を、以降、第１問題点と呼ぶ。また、オン抵抗に関する後者の問題を、第２問題点と呼ぶ。第１の実施形態では、第１問題点を解決する手法を提案する。また、第２の実施形態では、第１問題点および第２問題点を解決する手法を提案する。
添付図面を参照して、本発明によるパッシブ増幅回路を実施するための形態を以下に説明する。
以下に、容量を用いたスイッチング動作によって、入力差動電圧信号をＧ倍に増幅する手法を提案する。ここで、Ｇはゲインであって、その値は１＜Ｇ＜２の範囲に含まれる。
必要とするリファレンス電圧は、電源電圧とグランドレベルの２種類のみであって、他の基準電圧を必要としない。近年の微細プロセスでは、電源電圧へのロバスト性向上のため、電源電圧に関してはＩＣチップ内のＬＤＯから供給されるのが一般的であり、電源電圧レベルのリファレンスの使用は大きな問題とならない。
（第１の実施形態）
図４Ａは、第１の実施形態によるパッシブ増幅回路の構成例を示す回路図である。この構成は、先に述べたとおり、高速放充電の必要なコモンモードリファレンスを何ら必要とせず、入力信号の差動信号成分のみを増幅する回路である。図４Ａに示すパッシブ増幅器は、図９に示すアナログデジタルコンバータの電圧保持回路部ＶＨとして用いられるものである。ここではシングルエンドの信号の場合が示されているが、アナログデジタル変換回路部ＡＤＣに差動信号が入力される場合は、必要に応じて２つのパッシブ増幅回路が用いられる。
図４Ａに示したパッシブ増幅回路の構成要素について説明する。図４Ａに示したパッシブ増幅回路は、第１容量素子Ｃ１〜第４容量素子Ｃ４と、第１スイッチＳ１〜第７スイッチＳ７と、入力端Ｖｉｎと、出力端Ｖｏと、電源Ｖｄｄと、グランドＧＮＤとを有している。ここで、入力端Ｖｉｎは、入力信号を入力する。出力端Ｖｏは、アナログデジタル変換回路部ＡＤＣへ出力信号を出力する。電源Ｖｄｄは、電源電圧を供給する。グランドＧＮＤは、グランド電圧を供給する。
図４Ａに示した各構成要素の接続関係について説明する。入力端Ｖｉｎは、第１スイッチＳ１の一方の端部と、第２スイッチＳ２の一方の端部と、第３スイッチＳ３の一方の端部とに共通接続されている。出力端Ｖｏは、第１スイッチＳ１の他方の端部と、第１容量素子Ｃ１の一方の端部と、第３容量素子Ｃ３の一方の端部とに共通接続されている。第２スイッチＳ２の他方の端部は、第６スイッチＳ６の一方の端部と、第２容量素子Ｃ２の一方の端部とに共通接続されている。第３スイッチＳ３の他方の端部は、第７スイッチＳ７の一方の端部と、第４容量素子Ｃ４の一方の端部とに共通接続されている。第１容量素子Ｃ１の他方の端部は、第４スイッチＳ４の一方の端部と、第６スイッチＳ６の他方の端部とに共通接続されている。第２容量素子Ｃ２の他方の端部は、第４スイッチＳ４の他方の端部と、グランドＧＮＤとに共通接続されている。第３容量素子Ｃ３の他方の端部は、第５スイッチＳ５の一方の端部と、第７スイッチＳ７の他方の端部とに共通接続されている。第４容量素子Ｃ４の他方の端部は、第５スイッチＳ５の他方の端部と、電源Ｖｄｄとに共通接続されている。
図４Ａに示したパッシブ増幅回路の動作について説明する。第１スイッチＳ１〜第５スイッチＳ５は、第１スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して制御される。第６スイッチＳ６および第７スイッチＳ７は、第２スイッチ群として、その遮断状態及び導通状態の切り替えが同時に行われるように連動して、ただし第１スイッチ群とは独立して制御される。
第１スイッチ群および第２スイッチ群の制御は、図示しない制御回路が生成する第１制御信号および第２制御信号によってそれぞれ行われる。
図４Ｂは、図４Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。図４Ｂに示したタイムチャートは、図１Ｂに示したタイムチャートと同じである。また、図４Ｂに示した各グラフと、上記２つの制御信号と、上記２つのスイッチ群との関係も、図１Ｂの場合と同様であるので、さらなる詳細な説明を省略する。
図４Ａに示したパッシブ増幅回路では、時刻ｔ０〜ｔ１、ｔ４〜ｔ５およびｔ８以降の各範囲において、入力端Ｖｉｎから入力する入力信号のサンプリング動作を行う。このとき、第１容量素子Ｃ１および第２容量素子Ｃ２は、入力端ＶｉｎおよびグランドＧＮＤの間に並列に接続されている。また、第３容量素子Ｃ３および第４容量素子Ｃ４は、入力端Ｖｉｎおよび電源Ｖｄｄの間に並列に接続されている。
また、図４Ａに示したパッシブ増幅回路では、時刻ｔ２〜ｔ３およびｔ６〜ｔ７の範囲において、増幅動作を行う。このとき、第１容量素子Ｃ１および第２容量素子は、出力端ＶｏおよびグランドＧＮＤの間に直列に接続されている。また、第３容量素子Ｃ３および第４容量素子Ｃ４は、電源Ｖｄｄおよび出力端Ｖｏの間に直列に接続されている。
ここで、第１容量素子Ｃ１および第２容量素子Ｃ２のそれぞれにおける容量値を同じＣａと置き、第３容量素子Ｃ３および第４容量素子Ｃ４のそれぞれにおける容量値を同じＣｂと置く。さらに、サンプリング動作時に第１容量素子Ｃ１〜第４容量素子Ｃ４に充電された電荷量と、同じく増幅動作時に充電されている電荷量とについて計算すると、電荷総量の保存式から、増幅動作時における出力端Ｖｏの電圧は、２（Ｖｉｎ＋Ｖｄｄ×Ｃａ／（Ｃａ＋Ｃｂ））と導出される。
すなわち、容量値ＣａおよびＣｂを適切に選ぶことで、出力信号のコモンモード電圧を設計することが可能である。これにより、同相電圧シフト回路部ＶＳの機能を持つことが可能となる。さらに、このような増幅機能を有する容量のセットと並列に、増幅機能を持たない容量を接続し、これらの容量値を適切に選ぶことで、増幅回路としての電圧ゲインを１〜２倍の範囲内で設計することも可能となる。
（第２の実施形態）
図５Ａは、第２の実施形態によるパッシブ増幅回路の構成例を示す回路図である。この構成では、第１の実施形態でも解決された第１問題点に加えて、第２問題点であるオン抵抗の問題をも解決し、また、コモンモードリファレンス電圧も必要ない。図５Ａに示すパッシブ増幅器は、図９に示すアナログデジタルコンバータの電圧保持回路部ＶＨとして用いられるものである。
図５Ａに示したパッシブ増幅回路の構成要素について説明する。図５Ａに示したパッシブ増幅回路は、第１容量素子Ｃ１〜第４容量素子Ｃ４と、第１スイッチＳ１〜第１０スイッチＳ１０と、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−と、プラス側出力端Ｖｏ＋と、マイナス側出力端Ｖｏ−と、電源Ｖｄｄと、グランドＧＮＤとを有している。ここで、プラス側入力端Ｖｉｎ＋およびマイナス側入力端Ｖｉｎ−は、入力信号のプラス側電圧およびマイナス側電圧をそれぞれ入力する。プラス側出力端Ｖｏ＋およびマイナス側出力端Ｖｏ−は、出力信号のプラス側電圧およびマイナス側電圧をそれぞれアナログデジタル変換回路部ＡＤＣへ出力する。電源Ｖｄｄは、電源電圧を供給する。グランドＧＮＤは、グランド電圧を供給する。
図５Ａに示した各構成要素の接続関係について説明する。プラス側入力端Ｖｉｎ＋は、第１スイッチＳ１の一方の端部と、第２スイッチＳ２の一方の端部と、第３スイッチＳ３の一方の端部とに共通接続されている。電源Ｖｄｄは、第７スイッチＳ７の一方の端部と、第９スイッチＳ９の一方の端部とに接続されている。グランドＧＮＤは、第８スイッチＳ８の一方の端部と、第１０スイッチＳ１０の一方の端部とに接続されている。第１容量素子Ｃ１の一方の端部は、第１スイッチＳ１の他方の端部と、第７スイッチＳ７の他方の端部とに接続されている。第２容量素子Ｃ２の一方の端部は、第２スイッチＳ２の他方の端部と、第８スイッチＳ８の他方の端部とに接続されている。プラス側出力端Ｖｏ＋は、第３スイッチＳ３の他方の端部と、第３容量素子Ｃ３の一方の端部と、第４容量素子Ｃ４の一方の端部とに共通接続されている。マイナス側出力端Ｖｏ−は、第１容量素子Ｃ１の他方の端部と、第２容量素子Ｃ２の他方の端部と、第４スイッチＳ４の一方の端部とに共通接続されている。第３容量素子Ｃ３の他方の端部は、第５スイッチＳ５の一方の端部と、第９スイッチＳ９の他方の端部とに共通接続されている。第４容量素子Ｃ４の他方の端部は、第６スイッチＳ６の一方の端部と、第１０スイッチＳ１０の他方の端部とに共通接続されている。マイナス側入力端Ｖｉｎ−は、第４スイッチＳ４の他方の端部と、第５スイッチＳ５の他方の端部と、第６スイッチＳ６の他方の端部とに共通接続されている。
図５Ａに示したパッシブ増幅回路の動作について説明する。第１スイッチＳ１〜第６スイッチＳ６は、第１スイッチ群として、その遮断状態および導通状態の切り替えが同時に行われるように、連動して制御される。第７スイッチＳ７〜第１０スイッチＳ１０は、第２スイッチ群として、その遮断状態及び導通状態の切り替えが同時に行われるように連動して、ただし第１スイッチ群とは独立して制御される。
第１スイッチ群および第２スイッチ群の制御は、図示しない制御回路が生成する第１制御信号および第２制御信号によってそれぞれ行われる。
図５Ｂは、図５Ａに示した各スイッチ群を制御する制御信号の一例を示すタイムチャートである。図５Ｂに示したタイムチャートは、図１Ｂに示したタイムチャートと同じである。また、図５Ｂに示した各グラフと、上記２つの制御信号と、上記２つのスイッチ群との関係も、図１Ｂの場合と同様であるので、さらなる詳細な説明を省略する。
図５Ａに示したパッシブ増幅回路では、時刻ｔ０〜ｔ１、ｔ４〜ｔ５およびｔ８以降の各範囲において、入力端Ｖｉｎから入力する入力信号のサンプリング動作を行う。このとき、第１容量素子Ｃ１〜第４容量素子Ｃ４は、プラス側入力端Ｖｉｎ＋と、マイナス側入力端Ｖｉｎ−との間に、それぞれ並列に接続されている。
ここで、高速入力信号を高精度でサンプリング処理するためには、ブースとスイッチを用いるのが一般的である。しかし、昇圧電圧を生成するためには、サンプリングスイッチの寄生容量に対して十分大きな容量を昇圧ブロック内にインプリメントする必要がある。このため、ブーストスイッチは面積のコストが大きい。本実施形態においても、高速信号を高精度にサンプリング処理するためには、第１スイッチＳ１〜第６スイッチＳ６としてブーストスイッチを使用する必要がある。しかし、接続先が同じブーストスイッチの昇圧ブロックは共通利用が可能である。したがって、増幅機構のないサンプリングブロックと比較して、大きな面積のオーバーヘッドとはならずに済む。
また、図５Ａに示したパッシブ増幅回路では、時刻ｔ２〜ｔ３およびｔ６〜ｔ７の範囲において、増幅動作を行う。このとき、電源Ｖｄｄと、第１容量素子Ｃ１と、マイナス側出力端Ｖｏ−と、第２容量素子Ｃ２と、グランドＧＮＤとは、この順番に直列に接続されている。また、電源Ｖｄｄと、第３容量素子Ｃ３と、プラス側出力端Ｖｏ＋と、第４容量素子Ｃ４と、グランドＧＮＤとについても、この順番に直列に接続されている。
このとき、プラス側出力端Ｖｏ＋およびマイナス側出力端Ｖｏ−のそれぞれにおける電圧は、入力差動信号を増幅した電圧となる。
ここで、第１容量素子Ｃ１および第３容量素子Ｃ３のそれぞれにおける容量値を同じＣａと置き、第２容量素子Ｃ２および第４容量素子Ｃ４のそれぞれにおける容量値を同じＣｂと置く。さらに、サンプリング動作時に第１容量素子Ｃ１〜第４容量素子Ｃ４に充電された電荷量と、同じく増幅動作時に充電されている電荷量とについて計算すると、電荷総量の保存式から、増幅動作時における出力端Ｖｏの電圧は、２（±Ｖｉｎ＋Ｖｄｄ×Ｃａ／（Ｃａ＋Ｃｂ））と導出される。
したがって、第１の実施形態の場合と同様に、本実施形態でも、容量値ＣａおよびＣｂを適切に選ぶことで、出力信号のコモンモード電圧を設計することが可能である。これにより、同相電圧シフト回路部ＶＳの機能を持つことが可能となる。さらに、このような増幅機能を有する容量のセットと並列に、増幅機能を持たない容量を接続し、これらの容量値を適切に選ぶことで、増幅回路としての電圧ゲインを設計することも可能となる。
次に、アナログデジタルコンバータの各種実施形態について説明する。これらのアナログデジタルコンバータには、第１および第２の実施形態で提案したパッシブ増幅回路を組み合わせても良い。
添付図面を参照して、本発明によるアナログデジタルコンバータを実施するための形態を以下に説明する。
（第３の実施形態）
図６は、第３の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。図６に示したアナログデジタルコンバータの構成要素について説明する。
図６に示したアナログデジタルコンバータは、入力バッファ回路部ＩＢと、電圧保持回路部ＶＨと、アナログデジタル変換回路部ＡＤＣと、デジタル補正回路部ＤＣとを含んでいる。電圧保持回路部ＶＨは、サンプリング回路部Ｓと、ホールド回路部Ｈと、パッシブ増幅回路部ＰＡとを含んでいる。ここで、サンプリング回路部Ｓと、ホールド回路部Ｈと、パッシブ増幅回路部ＰＡとは、必ずしも明確に分離出来るとは限らず、それぞれの構成要素の一部または全てが共有されていても構わない。
図６に示したアナログデジタルコンバータの構成要素の接続関係について説明する。入力バッファ回路部ＩＢの後段には、電圧保持回路部ＶＨが接続されている。電圧保持回路部ＶＨの後段には、アナログデジタル変換回路部ＡＤＣが接続されている。アナログデジタル変換回路部ＡＤＣの後段には、デジタル補正回路部ＤＣが接続されている。
図６に示したアナログデジタルコンバータの構成要素の動作について説明する。入力バッファ回路部ＩＢは、電圧保持回路部ＶＨのサンプリング容量を高速かつ高精度に駆動するために、入力信号のバッファリングを行う。ただし、本実施形態において入力バッファ回路部ＩＢは必須構成要素ではなく、省略も可能である。電圧保持回路部ＶＨは、入力信号の電圧値および対応する電荷値を実効的に保持する。より具体的には、電圧保持回路部ＶＨは入力信号のサンプリングをサンプリング回路部Ｓで行い、サンプリングされた入力信号の電圧値および対応する電荷値をホールド回路部Ｈで実効的に保持し、保持された入力信号電圧をパッシブ増幅回路部ＰＡでパッシブ増幅する。アナログデジタル変換回路部ＡＤＣは、電荷シェア型逐次比較アナログデジタル変換を行い、アナログ信号をデジタル信号に変換する。デジタル補正回路部ＤＣは、高い有効分解能を目指す場合に、アナログデジタル変換回路部ＡＤＣ内の容量値のばらつきによりもたらされるデジタル信号の歪みを補正する。
図７は、第３の実施形態による電圧保持回路部ＶＨおよびアナログデジタル変換回路部ＡＤＣの構成を示す回路図である。図７に示した回路図の構成要素について説明する。電圧保持回路部ＶＨは、正相側電圧保持回路部ＶＨａと、逆相側電圧保持回路部ＶＨｂとを含んでいる。
正相側電圧保持回路部ＶＨａの構成要素について説明する。正相側電圧保持回路部ＶＨａは、第１および第２の正相側容量ＶＨａＣ１およびＶＨａＣ２と、第１〜第５の正相側スイッチＶＨａＳＷ１〜ＶＨａＳＷ５とを含んでいる。逆相側電圧保持回路部ＶＨｂは、第１および第２の逆相側容量ＶＨｂＣ１およびＶＨｂＣ２と、第１〜第５の逆相側スイッチＶＨｂＳＷ１〜ＶＨｂＳＷ５とを含んでいる。
アナログデジタル変換回路部ＡＤＣは、第１〜第ｎのビット比較回路部ＢＣ１〜ＢＣｎと、コンパレータＣＭＰと、制御回路部ＣＮＴとを含んでいる。ここで、「ｎ」は変換後のデジタル値のビット桁の総数を示す整数である。
第１ビット比較回路部ＢＣ１の構成要素について説明する。第１ビット比較回路部ＢＣ１は、容量ＢＣ１Ｃと、第１〜第６のスイッチＢＣ１ＳＷ１〜ＢＣ１ＳＷ６とを含んでいる。なお、第１〜第ｎのビット比較回路部ＢＣ１〜ＢＣｎの構成要素は、容量ＢＣ１Ｃ〜ＢＣｎＣの容量値や各ビット用のスイッチサイズは異なるものの、全て同じである。すなわち、１〜ｎのビット桁を添え字「ｉ」で表すとき、容量ＢＣｉＣの容量値は容量ＢＣ（ｉ−１）Ｃの約半分である。第１以外のビット比較回路部ＢＣｉのさらなる詳細な説明は省略する。
図７に示した電圧保持回路部ＶＨおよびアナログデジタル変換回路部ＡＤＣの構成要素の接続関係について説明する。
まず、正相側電圧保持回路部ＶＨａの構成要素の接続関係について説明する。正相側電圧保持回路部ＶＨａの入力部は、第１の正相側スイッチＶＨａＳＷ１における一方の端部と、第２の正相側スイッチＶＨａＳＷ２における一方の端部とに共通接続されている。第１の正相側スイッチＶＨａＳＷ１における他方の端部は、第３の正相側スイッチＶＨａＳＷ３における一方の端部と、第１の正相側容量ＶＨａＣ１における一方の端部とに共通接続されている。第３の正相側スイッチＶＨａＳＷ３における他方の端部は、第４の正相側スイッチＶＨａＳＷ４における一方の端部と、第２の正相側容量ＶＨａＣ２における一方の端部とに共通接続されている。第１の正相側容量ＶＨａＣ１における他方の端部は、接地されている。第４の正相側スイッチＶＨａＳＷ４における他方の端部は、接地されている。第２の正相側スイッチＶＨａＳＷ２における他方の端部と、第２の正相側容量ＶＨａＣ２における他方の端部とは、第５の正相側スイッチＶＨａＳＷ５における一方の端部に共通接続されている。第５の正相側スイッチＶＨａＳＷ５における他方の端部は、正相側電圧保持回路部ＶＨａの出力部に接続されている。
逆相側電圧保持回路部ＶＨｂの構成要素の接続関係は、正相側電圧保持回路部ＶＨａの場合と同様であるので、さらなる詳細な説明を省略する。
次に、アナログデジタル変換回路部ＡＤＣの接続関係について説明する。正相側電圧保持回路部ＶＨａの出力部は、第１〜第ｎのビット比較回路部のそれぞれにおける非反転側入力部と、コンパレータＣＭＰにおける非反転側入力部とに共通接続されている。逆相側電圧保持回路部ＶＨｂの出力部は、第１〜第ｎのビット比較回路部のそれぞれにおける反転側入力部と、コンパレータＣＭＰにおける反転側入力部とに共通接続されている。コンパレータＣＭＰにおける出力部は、制御回路部ＣＮＴにおける入力部に接続されている。制御回路部ＣＮＴにおける出力部は、アナログデジタル変換回路部ＡＤＣにおける出力部に接続されている。
第１ビット比較回路部ＢＣ１の構成要素の接続関係について説明する。第１のスイッチＢＣ１ＳＷ１における一方の端部は、電源ＶＤＤに接続されている。第２のスイッチＢＣ１ＳＷ２における一方の端部は、接地されている。第３のスイッチＢＣ１ＳＷ３および第４のスイッチＢＣ１ＳＷ４のそれぞれにおける一方の端部は、正相側電圧保持回路部ＶＨａの出力部に接続されている。第５のスイッチＢＣ１ＳＷ５および第６のスイッチＢＣ１ＳＷ６のそれぞれにおける一方の端部は、逆相側電圧保持回路部ＶＨｂの出力部に接続されている。第１のスイッチＢＣ１ＳＷ１、第３のスイッチＢＣ１ＳＷ３および第５のスイッチＢＣ１ＳＷ５のそれぞれにおける他方の端部は、容量ＢＣ１Ｃにおける一方の端部に接続されている。第２のスイッチＢＣ１ＳＷ２、第４のスイッチＢＣ１ＳＷ４および第６のスイッチＢＣ１ＳＷ６のそれぞれにおける他方の端部は、容量ＢＣ１Ｃにおける他方の端部に接続されている。
第１〜第ｎのビット比較回路部ＢＣ１〜ＢＣｎの構成要素の接続関係は同様であるので、さらなる詳細な説明を省略する。
第３の実施形態によるアナログデジタルコンバータの動作について説明する。まず、入力バッファ回路部ＩＢが、アナログ信号を入力してバッファリングする。入力バッファ回路部ＩＢは、入力したアナログ信号が示すアナログ値に対応する電圧を、電圧保持回路部ＶＨに向けて出力する。
第３の実施形態による電圧保持回路部ＶＨの動作について説明する。電圧保持回路部ＶＨは、アナログ入力信号のサンプリングをサンプリング回路部Ｓで行い、サンプリングされた電圧の保持動作をホールド回路部Ｈで行い、パッシブ増幅回路部ＰＡで保持電圧のパッシブ増幅を行う。より具体的には、電圧保持回路部ＶＨは、図８Ａおよび図８Ｂに示す第１状態と、図８Ｃおよび図８Ｄに示す第２状態とを交互に切り替えることで、サンプリング、電圧保持およびパッシブ増幅を行う。
図８Ａは、第３の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第１状態を示す回路図である。図８Ａに示した回路図は、入力部と、第１の容量Ｃ１と、第２の容量Ｃ２と、第１〜第４のスイッチＳＷ１〜ＳＷ４と、出力部とを含んでいる。ここで、図８Ａに示した入力部および出力部は、図７に示した正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける入力部および出力部に、それぞれ対応する。図８Ａに示した第１の容量Ｃ１および第２の容量Ｃ２は、図７に示した第１の正相側容量ＶＨａＣ１および第１の逆相側容量ＶＨｂＣ１ならびに第２の正相側容量ＶＨａＣ２および第２の逆相側容量ＶＨｂＣ２に、それぞれ対応する。図８Ａに示した第１〜第４のスイッチＳＷ１〜ＳＷ４は、図７に示した第１〜第４の正相側スイッチＶＨａＳＷ１〜ＶＨａＳＷ４および第１〜第４の逆相側スイッチＶＨｂＳＷ１〜ＶＨｂＳＷ４に、それぞれ対応する。
図８Ａの回路図に示した第１状態では、第１のスイッチＳＷ１、第２のスイッチＳＷ２および第４のスイッチＳＷ４が導通状態で、第３のスイッチＳＷ３が遮断状態である。なお、このとき、図７に示した第５の正相側スイッチＶＨａＳＷ５および第５の逆相側スイッチＶＨｂＳＷ５は、遮断状態であることが望ましい。
図８Ｂは、第３の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第１状態に対応する等価回路図である。図８Ｂに示した等価回路図は、入力部と、第１の容量Ｃ１と、第２の容量Ｃ２とを含んでいる。ここで、図８Ａの場合と同様に、図８Ｂに示した入力部と、第１の容量Ｃ１と、第２の容量Ｃ２とは、正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける入力部と、第１の正相側容量ＶＨａＣ１および第１の逆相側容量ＶＨｂＣ１と、第２の正相側容量ＶＨａＣ２および第２の逆相側容量ＶＨｂＣ２とにそれぞれ対応する。なお、第１状態では正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第５の正相側スイッチＶＨａＳＷ５および第５の逆相側スイッチＶＨｂＳＷ５が遮断状態であるので、図８Ｂでは出力部の図示を省略する。
図８Ａおよび図８Ｂに示した第１状態では、２つの容量Ｃ１およびＣ２のそれぞれにおいて、一方の端部は入力部に接続されており、他方の端部は接地されている。言い換えれば、図８Ａおよび図８Ｂに示した第１状態において、２つの容量Ｃ１およびＣ２は、入力部と、グランドとの間に、並列に接続されている。
図８Ｃは、第３の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第２状態を示す回路図である。図８Ｃに示した回路図は、第１の容量Ｃ１と、第２の容量Ｃ２と、第１〜第４のスイッチＳＷ１〜ＳＷ４とを含んでいる。ここで、図８Ｃに示した第１の容量Ｃ１と、第２の容量Ｃ２とは、図７に示した第１の正相側容量ＶＨａＣ１および第１の逆相側容量ＶＨｂＣ１と、第２の正相側容量ＶＨａＣ２および第２の逆相側容量ＶＨｂＣ２とに、それぞれ対応する。図８Ｃに示した第１〜第４のスイッチＳＷ１〜ＳＷ４は、図７に示した第１〜第４の正相側スイッチＶＨａＳＷ１〜ＶＨａＳＷ４および第１〜第４の逆相側スイッチＶＨｂＳＷ１〜ＶＨｂＳＷ４に、それぞれ対応する。
図８Ｃの回路図に示した第１状態では、第１のスイッチＳＷ１、第２のスイッチＳＷ２および第４のスイッチＳＷ４が遮断状態で、第３のスイッチＳＷ３が導通状態である。なお、図７に示した第５の正相側スイッチＶＨａＳＷ５および第５の逆相側スイッチＶＨｂＳＷ５は、アナログデジタル変換処理時に導通状態に設定される。
図８Ｄは、第３の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第２状態に対応する等価回路図である。図８Ｄに示した等価回路図は、第１の容量Ｃ１および第２の容量Ｃ２を含んでいる。ここで、図８Ｃの場合と同様に、第１の容量Ｃ１と、第２の容量Ｃ２は、第１の正相側容量ＶＨａＣ１および第１の逆相側容量ＶＨｂＣ１と、第２の正相側容量ＶＨａＣ２および第２の逆相側容量ＶＨｂＣ２とにそれぞれ対応する。
図８Ｃおよび図８Ｄに示した第２状態では、第１の容量Ｃ１における一方の端部は接地されており、第１の容量Ｃ１における他方の端部は第２の容量Ｃ２における一方の端部に接続されており、第２の容量Ｃ２における他方の端部は出力部に接続されている。言い換えれば、図８Ｃおよび図８Ｄに示した第２状態において、２つの容量Ｃ１およびＣ２は、出力部と、グランドとの間に、直列に接続されている。
ここでは、一例として、第１および第２の容量Ｃ１およびＣ２の容量値が等しく、電源ＶＤＤの電圧が１．２Ｖであり、入力信号の電圧が０〜０．６Ｖの範囲で変動する場合のパッシブ増幅について説明する。
まず、第１状態では、第１の容量Ｃ１および第２の容量Ｃ２が、図６に示した入力バッファ回路部ＩＢが出力するアナログ信号の電圧を印加されて並列に充電される。このとき、並列に接続された第１の容量Ｃ１と、第２の容量Ｃ２とは、０〜０．６Ｖの範囲に含まれる同値のサンプリング電圧で充電される。
次に、第２状態では、第１のスイッチＳＷ１および第２のスイッチＳＷ２が遮断されて、第１の容量Ｃ１および第２の容量Ｃ２の充電が終了し、すなわちサンプリング動作が完了する。また、第３のスイッチＳＷ３および第４のスイッチＳＷ４の状態が切り替わり、第１の容量Ｃ１および第２の容量Ｃ２の接続関係が並列から直列に切り替わる。このとき、直列に接続された第１および第２の容量Ｃ１およびＣ２の両端部間電圧は、０〜１．２Ｖの範囲に含まれていることになり、すなわちパッシブ増幅が行われている。さらに、第５スイッチＳＷ５の状態が切り替わり、パッシブ増幅された電圧が実効的に保持されて、後段のアナログデジタル変換回路部に印加される。
このように、アナログデジタル変換動作に先立って、入力信号の電圧振幅を２倍に増幅しておくことによって、コンパレータＣＭＰが生成する雑音の入力換算値を半減出来る。その結果、有効分解能が１ビット分程度増加し、すなわちアナログデジタル変換の精度が２倍になる。パッシブ増幅は、容量素子のつなぎ換えだけで実現出来るので、消費電流やチップサイズの増加を伴わない。
なお、パッシブ増幅の比率は、第１および第２の容量Ｃ１およびＣ２の容量値の比率によって決定する。上記のように２つの容量値が同じであれば、パッシブ増幅の比率は約２倍となる。パッシブ増幅の比率は、２つの容量値の比率を適宜に調節するにことによって自由に変更可能である。
図７に示した本実施形態によるアナログデジタル変換回路部ＡＤＣは、一般的な電荷シェア型逐次比較アナログデジタル変換回路の場合と同様に動作する。このとき、第１のビット比較回路部ＢＣ１に対応するＭＳＢから第ｎのビット比較回路部ＢＣｎに対応するＬＳＢまで逐次、コンパレータＣＭＰが容量の両端部間の電圧を比較する際に、制御回路部ＣＮＴが各スイッチの導通状態および遮断状態を適宜に切り替える。
第３の実施形態では、第１の容量Ｃ１と、第２の容量Ｃ２とで、容量値は同じである。したがって、パッシブ増幅後に得られる電圧は、パッシブ増幅前の約２倍である。アナログデジタル変換回路部ＡＤＣによるアナログデジタル変換の前に、アナログ値を表す電圧を２倍にパッシブ増幅したことによって、コンパレータＣＭＰによる比較動作で生成される雑音の入力換算値を半分に抑えることが出来る。その結果、アナログデジタル変換の精度が２倍となるので、有効分解能が１ビット程度増加する。
また、パッシブ増幅は、容量素子の繋ぎ替えだけで実現出来るので、消費電力やチップサイズの増加を必要としない。なお、パッシブ増幅で状態が切り替わるスイッチ群の制御は、アナログデジタル変換回路部ＡＤＣに含まれる制御回路部ＣＮＴや、図示されない他の制御回路部などによって行われても良い。
（第４の実施形態）
図９は、第４の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。図９に示した本実施形態によるアナログデジタルコンバータは、図６に示した第３の実施形態によるアナログデジタルコンバータに、同相電圧シフト回路部ＶＳを追加したものに等しい。ここで、本実施形態による同相電圧シフト回路部ＶＳは、電圧保持回路部ＶＨに含まれている。図９に示した本実施形態によるアナログデジタルコンバータのその他の構成については、図６に示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図１０は、第４の実施形態による電圧保持回路部ＶＨおよびアナログデジタル変換回路部ＡＤＣの構成を示す回路図である。図９に示した本実施形態による電圧保持回路部ＶＨは、図７に示した第３の実施形態による電圧保持回路部ＶＨに、以下の変更を加えたものに等しい。
すなわち、まず、本実施形態による電圧保持回路部ＶＨのうち、正相側電圧保持回路部ＶＨａについては、図７に示した第３の実施形態による正相側電圧保持回路部ＶＨａに正相側インバータＶＨａＩと、第３の正相側容量ＶＨａＣ３と、第４の正相側容量ＶＨａＣ４と、第６〜第８の正相側スイッチＶＨａＳＷ６〜ＶＨａＳＷ８とを加える。
ここで、正相側インバータＶＨａＩの入力部は、図示されない制御信号生成部に接続されている。正相側インバータＶＨａＩの出力部は、第３の正相側容量ＶＨａＣ３の一方の端部に接続されている。第３の正相側容量ＶＨａＣ３の他方の端部と、第６の正相側スイッチＶＨａＳＷ６の一方の端部とは、第１の正相側容量ＶＨａＣ１の一方の端部と、第１の正相側スイッチＶＨａＳＷ１の他方の端部と、第３の正相側スイッチＶＨａＳＷ３の一方の端部とに共通接続されている。第７の正相側スイッチＶＨａＳＷ７の一方の端部は、電源ＶＤＤに接続されている。第８の正相側スイッチＶＨａＳＷ８の一方の端部は、接地されている。第６の正相側スイッチＶＨａＳＷ６の他方の端部と、第７の正相側スイッチＶＨａＳＷ７の他方の端部と、第８の正相側スイッチＶＨａＳＷ８の他方の端部とは、第４の正相側容量ＶＨａＣ４の一方の端部に共通接続されている。第４の正相側容量ＶＨａＣ４の他方の端部は、第２の正相側容量ＶＨａＣ２の一方の端部と、第２の正相側スイッチＶＨａＳＷ２の他方の端部と、第５の正相側スイッチＶＨａＳＷ５の一方の端部とに共通接続されている。
また、本実施形態による電圧保持回路部ＶＨのうち、逆相側電圧保持回路部ＶＨｂについては、図７に示した第３の実施形態による逆相側電圧保持回路部ＶＨｂに逆相側インバータＶＨｂＩと、第３の逆相側容量ＶＨｂＣ３と、第４の逆相側容量ＶＨｂＣ４と、第６〜第８の逆相側スイッチＶＨｂＳＷ６〜ＶＨｂＳＷ８とを加える。
ここで、逆相側インバータＶＨｂＩの入力部は、図示しない制御信号生成部に接続されている。逆相側インバータＶＨｂＩの出力部は、第３の逆相側容量ＶＨｂＣ３の一方の端部に接続されている。第３の逆相側容量ＶＨｂＣ３の他方の端部と、第６の逆相側スイッチＶＨｂＳＷ６の一方の端部とは、第１の逆相側容量ＶＨｂＣ１の一方の端部と、第１の逆相側スイッチＶＨｂＳＷ１の他方の端部と、第３の逆相側スイッチＶＨｂＳＷ３の一方の端部とに共通接続されている。第７の逆相側スイッチＶＨｂＳＷ７の一方の端部は、電源ＶＤＤに接続されている。第８の逆相側スイッチＶＨｂＳＷ８の一方の端部は、接地されている。第６の逆相側スイッチＶＨｂＳＷ６の他方の端部と、第７の逆相側スイッチＶＨｂＳＷ７の他方の端部と、第８の逆相側スイッチＶＨｂＳＷ８の他方の端部とは、第４の逆相側容量ＶＨｂＣ４の一方の端部に共通接続されている。第４の逆相側容量ＶＨｂＣ４の他方の端部は、第２の逆相側容量ＶＨｂＣ２の一方の端部と、第２の逆相側スイッチＶＨｂＳＷ２の他方の端部と、第５の逆相側スイッチＶＨｂＳＷ５の一方の端部とに共通接続されている。
なお、本実施形態による電圧保持回路部ＶＨのその他の構成については、図７に示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
以上の変更を加えたことで、本実施形態による電圧保持回路部ＶＨが同相電圧シフト回路部ＶＳとしての機能を有することを説明する。
図１１Ａは、第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂに共通する第１の状態を示す回路図である。図１１Ｂは、第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂに共通する第２の状態を示す回路図である。図１１Ｃは、第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂに共通する第３の状態を示す回路図である。
図１１Ａ〜図１１Ｃに示した回路図は、第１〜第４の容量Ｃ１〜Ｃ４と、第１〜第８のスイッチＳＷ１〜ＳＷ８と、インバータＩＮＶとを含んでいる。ここで、図１１Ａ〜図１１Ｃに示した第１〜第４の容量Ｃ１〜Ｃ４は、図１０に示した第１〜第４の正相側容量ＶＨａＣ１〜ＶＨａＣ４と、同じく図１０に示した第１〜第４の逆相側容量ＶＨｂＣ１〜ＶＨｂＣ４とに、それぞれ対応する。図１１Ａ〜図１１Ｃに示した第１〜第８のスイッチＳＷ１〜ＳＷ８は、図１０に示した第１〜第８の正相側スイッチＶＨａＳＷ１〜ＶＨａＳＷ８と、同じく図１０に示した第１〜第８の逆相側スイッチＶＨｂＳＷ１〜ＶＨｂＳＷ８とに、それぞれ対応する。図１１Ａ〜図１１Ｃに示したインバータＩＮＶは、図１０に示した正相側インバータＶＨａＩと、同じく図１０に示した逆相側インバータＶＨｂＩとに、それぞれ対応する。図１１Ａ〜図１１Ｃに示した構成要素の接続関係は、図１０に示した正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂの場合と同様であるので、さらなる詳細な説明を省略する。
図１１Ａの回路図が示す第１の状態において、第１、第２、第４および第７のスイッチＳＷ１、ＳＷ２、ＳＷ４およびＳＷ７は導通状態にあり、第３、第５、第６および第８のスイッチＳＷ３、ＳＷ５、ＳＷ６およびＳＷ８は遮断状態にあり、インバータＩＮＶの入力信号はロー状態にある。図１１Ｂの回路図が示す第２の状態において、第４および第８のスイッチＳＷ４およびＳＷ８は導通状態にあり、第１〜第３および第５〜第７のスイッチＳＷ１〜ＳＷ３およびＳＷ５〜ＳＷ７は遮断状態にあり、インバータＩＮＶの入力信号はハイ状態にある。図１１Ｃの回路図が示す第３の状態において、第３、第５および第６のスイッチＳＷ３、ＳＷ５およびＳＷ６は導通状態にあり、第１、第２、第４、第７および第８のスイッチＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７およびＳＷ８は遮断状態にあり、インバータＩＮＶの入力信号はハイ状態にある。
図１２Ａは、図１１Ａに示した第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂに共通する第１の状態を示す等化回路図である。図１２Ｂは、図１１Ｂに示した第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂに共通する第２の状態を示す等化回路図である。図１２Ｃは、図１１Ｃに示した第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂに共通する第３の状態を示す等化回路図である。
図１２Ａ〜図１２Ｃに示した等価回路図は、第１〜第４の容量Ｃ１〜Ｃ４を含んでいる。ここで、図１２Ａ〜図１２Ｃに示した第１〜第４の容量Ｃ１〜Ｃ４は、図１１Ａ〜図１１Ｃの場合と同様に、図１０に示した第１〜第４の正相側容量ＶＨａＣ１〜ＶＨａＣ４と、同じく図１０に示した第１〜第４の逆相側容量ＶＨｂＣ１〜ＶＨｂＣ４とに、それぞれ対応する。
図１２Ａの等価回路に示した第１の状態では、第１〜第４の容量Ｃ１〜Ｃ４のそれぞれにおける一方の端部が、正相側電圧保持回路部ＶＨａまたは逆相側電圧保持回路部ＶＨｂの入力部に接続されている。第１および第２の容量Ｃ１およびＣ２のそれぞれにおける他方の端部は、接地されている。第３および第４の容量Ｃ３およびＣ４のそれぞれにおける他方の端部は、電源ＶＤＤに接続されている。
図１２Ａでは、これらの容量Ｃ１〜Ｃ４のそれぞれにおいて、上記「一方の端部」を「Ｔ」で示している。なお、この表記は、後述する図１２Ｂおよび図１２Ｃにおいても同様である。
ここでは、一例として、第１〜第４の容量Ｃ１〜Ｃ４のそれぞれにおける容量値が同じであり、電源ＶＤＤの電圧が１．２Ｖであり、入力電圧が０．３〜０．９Ｖの範囲で変動する場合について説明する。
第１の状態において、入力電圧のサンプリングが行われる。すなわち、第１の状態において、第１および第２の容量Ｃ１およびＣ２は、正相側電圧保持回路部ＶＨａまたは逆相側電圧保持回路部ＶＨｂが入力する電圧が印加される。この電圧は、０．３〜０．９Ｖの範囲に含まれている。また、第３および第４の容量Ｃ３およびＣ４は、電源ＶＤＤの電圧と、正相側電圧保持回路部ＶＨａまたは逆相側電圧保持回路部ＶＨｂが入力する電圧との電圧差が印加される。この電圧差を計算すると、以下のような結果が得られる。
１．２−０．３＝０．９
１．２−０．９＝０．３
したがって、この電圧も、０．３〜０．９Ｖの範囲に含まれている。
第１の状態におけるサンプリングが完了すると、第２の状態に移行する。
図１２Ｂの等価回路に示した第２の状態では、第１および第３の容量Ｃ１およびＣ３のそれぞれにおける一方の端部は互いに接続されており、第２および第４の容量Ｃ２およびＣ４のそれぞれにおける一方の端部も互いに接続されており、第１〜第４の容量Ｃ１〜Ｃ４のそれぞれにおける他方の端部が接地されている。言い換えれば、第３および第４の容量Ｃ３およびＣ４の接続先が、電源側から接地側につなぎ換えられる。
第１の状態から第２の状態に移行することで、同相電圧シフトが行われる。すなわち、第２の状態において、第１および第３の容量Ｃ１およびＣ３のそれぞれにおいて電圧値が均等となるまで、第１および第３の容量Ｃ１およびＣ３の間で電荷が移動する。同様に、第２および第４の容量Ｃ２およびＣ４の間でも電荷が移動する。その結果、この例では、第１〜第４の容量Ｃ１〜Ｃ４のそれぞれにおける電圧範囲が、入力信号の電圧範囲０．３〜０．９Ｖから０．３Ｖ分下落して０〜０．６Ｖにシフトする。ここで、シフト後の電圧範囲は、グランド電圧から電源電圧までのレンジの前半に等しいので、この後にパッシブ２倍増幅を行ってもＶＤＤの電圧１．２Ｖに対してオーバーレンジとならない。
図１２Ｃの等価回路に示した第３の状態では、第２および第４の容量Ｃ２およびＣ４のそれぞれにおける一方の端部は出力部に接続されている。第２および第４の容量Ｃ２およびＣ４のそれぞれにおける他方の端部ならびに第１および第３の容量Ｃ１およびＣ３のそれぞれにおける一方の端部は互いに接続されている。第１および第３の容量Ｃ１およびＣ３のそれぞれにおける他方の端部は接地されている。
第３の状態において、同相電圧シフト後の電圧がパッシブ増幅されて保持される。すなわち、第３の状態において、第１〜第４の容量Ｃ１〜Ｃ４の電圧がそれぞれ０〜０．６Ｖの範囲にあり、かつ、第１〜第４の容量Ｃ１〜Ｃ４の容量値は同じであるので、直列接続への切り替えにより出力部の電圧は２倍に増幅されて、その範囲は０〜１．２Ｖに広がる。
上記の例が示すように、本実施形態による電圧保持回路部ＶＨは、同相電圧シフトおよびパッシブ増幅を用いて、電圧値が０．３〜０．９Ｖの範囲で変動する入力信号を、電圧値が０〜１．２Ｖの範囲に変動する出力信号に変換して保持することが可能である。
第４の実施形態においても、第３の実施形態の場合と同様に、入力信号の電圧振幅を予め２倍に増幅しておくことで、コンパレータが生成する雑音の入力換算値を半減出来る。その結果、有効分解能が１ビット分程度増加し、すなわち、アナログデジタル変換の精度が２倍になる。また、同相電圧シフトおよびパッシブ増幅は、いずれも容量素子のつなぎ換えだけで実現出来るので、消費電流やチップサイズの増加を伴わない。
ここで、第３の実施形態の場合と同様に、本実施形態におけるパッシブ増幅の比率は、第１〜第４の容量Ｃ１〜Ｃ４の容量値の比率によって決定し、また、この比率を適宜に調節することによって自由に変更可能である。
アナログデジタル変換回路部ＡＤＣの動作については、第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第５の実施形態）
図１３は、第５の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。図１３に示したアナログデジタルコンバータの構成は、図６に示した第３の実施形態によるアナログデジタルコンバータに、以下の変更を加えたものに等しい。すなわち、図６に示したアナログデジタルコンバータに、同相電圧シフト回路部ＶＳを加える。ここで、同相電圧シフト回路部ＶＳは、電圧保持回路部ＶＨの前段に設けられている。電圧保持回路部ＶＨの前段に設けられた同相電圧シフト回路部ＶＳと、入力バッファ回路部ＩＢとをまとめて、入力回路部Ｉと呼ぶ。
図１３に示したアナログデジタルコンバータのその他の構成は、図６に示した第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図１４は、第５の実施形態による入力回路部Ｉの構成を示す回路図である。図１４に示した入力回路部Ｉの構成要素について説明する。
図１４に示した入力回路部Ｉは、正相側オペアンプＯＡａと、第１〜第４の正相側抵抗Ｒａ１〜Ｒａ４と、第１および第２の正相側電源Ｖａ１およびＶａ２と、逆相側オペアンプＯＡｂと、第１〜第４の逆相側抵抗Ｒｂ１〜Ｒｂ４と、第１および第２の逆相側電源Ｖｂ１およびＶｂ２とを含んでいる。このうち、第４の正相側抵抗Ｒａ４と、第２の正相側電源Ｖａ２とをまとめて、正相側同相電圧シフト回路部ＶＳａと呼ぶ。同様に、第４の逆相側抵抗Ｒｂ４と、第２の逆相側電源Ｖｂ２とをまとめて、逆相側同相電圧シフト回路部ＶＳｂと呼ぶ。
図１４に示した入力回路部Ｉの構成要素の接続関係について説明する。入力回路部Ｉの正相側入力部は、第１の正相側抵抗Ｒａ１の一方の端部に接続されている。第１の正相側抵抗Ｒａ１の他方の端部は、第２の正相側抵抗Ｒａ２の一方の端部と、第４の正相側抵抗Ｒａ４の一方の端部と、正相側オペアンプＯＡａの非反転側入力部とに共通接続されている。第４の正相側抵抗Ｒａ４の他方の端部は、第２の正相側電源Ｖａ２のプラス側端部に接続されている。第２の正相側電源Ｖａ２のマイナス側端部は、接地されている。第１の正相側電源Ｖａ１のプラス側端部は、正相側オペアンプＯＡａの反転側入力部に接続されている。第１の正相側電源Ｖａ１のマイナス側端部は、接地されている。正相側オペアンプＯＡａの出力部は、第２の正相側抵抗Ｒａ２の他方の端部と、第３の正相側抵抗Ｒａ３の一方の端部とに共通接続されている。第３の正相側抵抗Ｒａ３の他方の端部は、入力回路部Ｉの正相側出力部に接続されている。
入力回路部Ｉの逆相側入力部は、第１の逆相側抵抗Ｒｂ１の一方の端部に接続されている。第１の逆相側抵抗Ｒｂ１の他方の端部は、第２の逆相側抵抗Ｒｂ２の一方の端部と、第４の逆相側抵抗Ｒｂ４の一方の端部と、逆相側オペアンプＯＡｂの非反転側入力部とに共通接続されている。第４の逆相側抵抗Ｒｂ４の他方の端部は、第２の逆相側電源Ｖｂ２のプラス側端部に接続されている。第２の逆相側電源Ｖｂ２のマイナス側端部は、接地されている。第１の逆相側電源Ｖｂ１のプラス側端部は、逆相側オペアンプＯＡｂの反転側入力部に接続されている。第１の逆相側電源Ｖｂ１のマイナス側端部は、接地されている。逆相側オペアンプＯＡｂの出力部は、第２の逆相側抵抗Ｒｂ２の他方の端部と、第３の逆相側抵抗Ｒｂ３の一方の端部とに共通接続されている。第３の逆相側抵抗Ｒｂ３の他方の端部は、入力回路部Ｉの逆相側出力部に接続されている。
本実施形態による入力回路部Ｉの正相側回路部において、入力バッファ機能は、第２の正相側抵抗Ｒａ２によって抵抗帰還される正相側オペアンプＯＡａで実現される。また、同相電圧シフト機能は、正相側同相電圧シフト回路部ＶＳａが正相側オペアンプＯＡａの反転側入力部に接続されることによって実現される。このとき、正相側同相電圧シフト回路部ＶＳａに含まれる第２の正相側電源Ｖａ２および第４の正相側抵抗Ｒａ４は、正相側シフト用直流電圧源および正相側シフト用抵抗としてそれぞれ機能する。正相側オペアンプＯＡａによる加算回路動作によって、同相電圧の加算が行われる。正相側シフト用直流電圧源として機能する第２の正相側電源Ｖａ２の電圧値を適切に設定することで、所望の負の同相電圧を加算することが出来る。
同様に、本実施形態による入力回路部Ｉの逆相側回路部において、入力バッファ機能は、第２の逆相側抵抗Ｒｂ２によって抵抗帰還される逆相側オペアンプＯＡｂで実現される。また、同相電圧シフト機能は、逆相側同相電圧シフト回路部ＶＳｂが逆相側オペアンプＯＡｂの反転側入力部に接続されることによって実現される。このとき、逆相側同相電圧シフト回路部ＶＳｂに含まれる第２の逆相側電源Ｖｂ２および第４の逆相側抵抗Ｒｂ４は、逆相側シフト用直流電圧源および逆相側シフト用抵抗としてそれぞれ機能する。逆相側オペアンプＯＡｂによる加算回路動作によって、同相電圧の加算が行われる。逆相側シフト用直流電圧源として機能する第２の逆相側電源Ｖｂ２の電圧値を適切に設定することで、所望の負の同相電圧を加算することが出来る。
なお、図１４に示した例では、シングルエンドのオペアンプを用いているが、完全差動型のオペアンプを用いた場合も同様に同相電圧シフトを行うことが可能である。
第５の実施形態においても、第３または第４の実施形態の場合と同様に、入力信号の電圧振幅を予め２倍に増幅しておくことで、コンパレータが生成する雑音の入力換算値を半減出来る。その結果、有効分解能が１ビット分程度増加し、すなわち、アナログデジタル変換の精度が２倍になる。また、パッシブ増幅は、容量素子のつなぎ換えだけで実現出来るので、消費電流やチップサイズの増加を伴わない。
（第６の実施形態）
図１５は、第６の実施形態によるアナログデジタルコンバータの構成を示す機能ブロック図である。図１５に示したアナログデジタルコンバータは、図９に示した第４の実施形態によるアナログデジタルコンバータからデジタル補正回路部ＤＣを取り除いたものである。なお、図１５に示した本実施形態によるアナログデジタルコンバータのその他の構成は、図９に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図１５に示した本実施形態のアナログデジタルコンバータは、デジタル補正回路部を持たないため、アナログデジタル変換回路部ＡＤＣの容量ばらつきによって生じるデジタル信号のゆがみを除去出来ず、したがって例えば１１ビット以上の高い有効分解能は得られない。しかし、本実施形態でも、第１〜第５の実施形態の場合と同様に、電圧保持回路部ＶＨで行われるパッシブ増幅によってコンパレータＣＭＰの雑音による影響を半減出来る。したがって、本実施形態によれば、例えば１０ビット程度以下の有効分解能を有するアナログデジタルコンバータを、より低い消費電力で実現することが出来る。
（第７の実施形態）
図１６は、第７の実施形態による電圧保持回路部ＶＨおよびアナログデジタル変換回路部ＡＤＣの構成を示す回路図である。なお、本実施形態によるアナログデジタルコンバータの全体的な構成は、図９に示した第４の実施形態の場合と同様であるので、図示およびさらなる詳細な説明を省略する。
図１６に示した本実施形態による電圧保持回路部ＶＨの構成は、図１０に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図１６に示した本実施形態によるアナログデジタル変換回路部ＡＤＣの構成要素について説明する。
図１６に示した本実施形態によるアナログデジタル変換回路部ＡＤＣは、第１〜第ｎの正相側ビット比較回路部ＢＣａ１〜ＢＣａｎと、第１〜第ｎの逆相側ビット比較回路部ＢＣｂ１〜ＢＣｂｎと、コンパレータＣＭＰと、制御回路部ＣＮＴとを含んでいる。
第１の正相側ビット比較回路部ＢＣａ１の構成要素について説明する。第１の正相側ビット比較回路部ＢＣａ１は、容量ＢＣａ１Ｃと、第１〜第５のスイッチＢＣａ１ＳＷ１〜ＢＣａ１ＳＷ５とを含んでいる。
第１の正相側ビット比較回路部ＢＣａ１の構成要素の接続関係について説明する。正相側電圧保持回路部ＶＨａの出力部は、第１および第２のスイッチＢＣａ１ＳＷ１およびＢＣａ１ＳＷ２のそれぞれにおける一方の端部に共通接続されている。第１のスイッチＢＣａ１ＳＷ１の他方の端部は、第３および第５のスイッチＢＣａ１ＳＷ３およびＢＣａ１ＳＷ５のそれぞれにおける一方の端部と、容量ＢＣａＣの一方の端部とに共通接続されている。第２のスイッチＢＣａ１ＳＷ２の他方の端部は、第４のスイッチＢＣａ１ＳＷ４の一方の端部と、容量ＢＣａＣの他方の端部とに共通接続されている。第３のスイッチＢＣａ１ＳＷ３の他方の端部は、電源ＶＤＤに接続されている。第４のスイッチＢＣａ１ＳＷ４の他方の端部は、接地されている。第５のスイッチＢＣａ１ＳＷ５の他方の端部は、接地されている。
第２〜第ｎの正相側ビット比較回路部ＢＣａ２〜ＢＣａｎの構成は、第１の正相側ビット比較回路部ＢＣａ１の場合と同様であるので、さらなる詳細な説明を省略する。また、第１〜第ｎの逆相側ビット比較回路部ＢＣｂ１〜ＢＣｂｎの構成も、第１〜第ｎの正相側ビット比較回路部ＢＣａ１〜ＢＣａｎの場合と同様であるので、さらなる詳細な説明を省略する。
コンパレータＣＭＰの非反転側入力部は、正相側電圧保持回路部ＶＨａの出力部に接続されている。コンパレータＣＭＰの反転側入力部は、逆相側電圧保持回路部ＶＨｂの出力部に接続されている。コンパレータＣＭＰの出力部は、制御回路部ＣＮＴの入力部に接続されている。制御回路部の制御信号出力部は、第１〜第ｎの正相側ビット比較回路部ＢＣａ１〜ＢＣａｎのそれぞれおよび第１〜第ｎの逆相側ビット比較回路部ＢＣｂ１〜ＢＣｂｎのそれぞれにおける第１〜第５のスイッチの図示しない制御信号入力部に接続されている。
このように、本実施形態によるアナログデジタル変換回路部ＡＤＣに含まれる各容量は対グランド型であり、差動ノード間にフローティング接続されている第４の実施形態の場合とは異なり、各差動ノードおよびグランドとの間にそれぞれ接続されている。
本実施形態によるアナログデジタルコンバータは、第４の実施形態の場合と比較して、２つの利点を有している。第１の利点は、本実施形態の方が、増幅率の、２倍からの低下を、より少なく出来る。一般的に、電価シェア型逐次比較アナログデジタル変換では、ＭＳＢからＬＳＢへ向かう変換ステップの進行とともに、サンプリング容量と、各デジタルアナログ変換用容量との間の電荷シェアが進む。このため、パッシブ増幅を行わない場合は、ＬＳＢ判定時点での実効的な信号利得が、以下の数式（１）のとおり、１倍よりも低下する。
Figure 0006420035
上記の数式（１）において、「Ｇａｉｎ＿Ｃｏｎｖ」は実効的な信号利得を表し、「Ｃｓ」はサンプリング容量値を表し、「Ｃｉ」はｉビット目の判定を行うためのデジタルアナログ変換用容量の容量値を表す。第４の実施形態のようにパッシブ増幅を行う場合は、実効利得は以下の数式（２）のように求められる。
Figure 0006420035
第４の実施形態に対して、本実施形態では、実効利得は以下の数式（３）のように求められる。
Figure 0006420035
このように、本実施形態で得られる実効利得は、第４の実施形態の場合よりも高い。第４の実施形態のようなフローティング型の容量デジタルアナログ変換では、差動信号から見た容量値はフローティング容量値の２倍に見え、それが電荷シェアに係るからである。
第２の利点は、ＭＳＢからＬＳＢへ向かう変換ステップの進行とともに、同相電圧が降下することである。その理由は、やはりサンプリング容量と、各デジタルアナログ変換用容量との間で、電荷シェアが進むためである。パッシブ増幅後の同相電圧は、ＶＤＤ／２であるが、これは、ＭＯＳを用いた各スイッチのオン抵抗を小さくする上では好ましくない。第４の実施形態の場合、各デジタルアナログ変換容量が差動回路間でフローティング接続されているので、同相成分から見るとオープン接続に見える。そのため、同相電圧は変換ステップが進行してもＶＤＤ／２のままである。しかし、本実施形態では、同相電圧は、以下の数式（４）に従い、変換ステップの序盤において速やかに０．４Ｖ程度の十分に小さい値に降下する。そのため、ＮＭＯＳスイッチのゲートソース間電圧が大きくなり、同じスイッチサイズでオン抵抗を小さく出来、アナログデジタル変換レートを高速化出来る。
Figure 0006420035
（第８の実施形態）
図１７は、第８の実施形態による電圧保持回路部ＶＨおよびアナログデジタル変換回路部ＡＤＣの構成を示す回路図である。なお、本実施形態によるアナログデジタルコンバータの全体的な構成については、図９に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図１７に示した本実施形態による電圧保持回路部ＶＨおよびアナログデジタル変換回路部ＡＤＣの構成要素について説明する。本実施形態による電圧保持回路部ＶＨは、図１０に示した第４の実施形態による電圧保持回路部ＶＨに、以下の変更を加えたものに等しい。すなわち、第２の正相側スイッチＶＨａＳＷ２の一方の端部の接続先を、正相側電圧保持回路部ＶＨａの入力部から、第１の正相側スイッチＶＨａＳＷ１の他方の端部に変更する。また、第２の逆相側スイッチＶＨｂＳＷ２の一方の端部の接続先を、逆相側電圧保持回路部ＶＨｂの入力部から、第１の逆相側スイッチＶＨｂＳＷ１の他方の端部に変更する。
図１７に示した本実施形態による電圧保持回路部ＶＨのその他の構成は、図１０に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。また、図１７に示した本実施形態によるアナログデジタル変換回路部ＡＤＣの構成も、図１０に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態による正相側電圧保持回路部ＶＨａでは、第１および第３の正相側容量ＶＨａＣ１およびＶＨａＣ３が、第１の正相側スイッチＶＨａＳＷ１を介して正相側電圧保持回路部ＶＨａの入力部に接続されている。しかし、第２および第４の正相側容量ＶＨａＣ２およびＶＨａＣ４は、第１の正相側スイッチＶＨａＳＷ１に加えて第２の正相側スイッチＶＨａＳＷ２をも介して正相側電圧保持回路部ＶＨａの入力部に接続されている。
本実施形態による逆相側電圧保持回路部ＶＨｂについても、正相側電圧保持回路部ＶＨａの場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態による電圧保持回路部ＶＨは、第１および第２の正相側スイッチＶＨａＳＷ１およびＶＨａＳＷ２と、第１および第２の逆相側スイッチＶＨｂＳＷ１およびＶＨｂＳＷ２とのそれぞれにおける状態を適宜に切り替えることによって、サンプリング動作と、同相電圧シフト動作と、パッシブ増幅動作とを、順次行うことが可能である。
本実施形態による電圧保持回路部ＶＨの動作について説明する。図１８Ａは、第８の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第１状態を示す回路図である。図１８Ｂは、第８の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第２状態を示す回路図である。図１８Ｃは、第８の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第３状態を示す回路図である。
図１８Ａ〜図１８Ｃは、第４の実施形態による正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂのそれぞれにおける第１、第２および第３の状態をそれぞれ示す図１１Ａ〜図１１Ｃに、以下の変更を加えたものに等しい。すなわち、第２のスイッチＳＷ２の一方の端部の接続先を、正相側電圧保持回路部ＶＨａまたは逆相側電圧保持回路部ＶＨｂの入力部から、第１のスイッチＳＷ１の他方の端部に変更する。図１８Ａ〜図１８Ｃのそれぞれに示されるその他の構成要素と、これらの構成要素の接続関係とについては、図１１〜図１１Ｃのそれぞれと同様であるので、さらなる詳細な説明を省略する。
図１８Ａに示した第１状態において、第２のスイッチＳＷ２は導通状態であり、その他の第１および第３〜第８のスイッチＳＷ１およびＳＷ３〜ＳＷ８の状態は、図１１Ａに示した第４の実施形態の場合と同じである。したがって、図１８Ａに示した第１状態における正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂの等価回路は、図１２Ａに示した第４の実施形態の場合と同様である。すなわち、図１８Ａに示した本実施形態における第１状態でも、第４の実施形態の場合と同様に、入力電圧のサンプリングが行われる。
図１８Ｂに示した第２状態において、第２のスイッチＳＷ２は導通状態であり、その他の第１および第３〜第８のスイッチＳＷ１およびＳＷ３〜ＳＷ８の状態は、図１１Ｂに示した第４の実施形態の場合と同じである。
図１８Ｃに示した第３状態において、第２のスイッチＳＷ２は遮断状態であり、その他の第１および第３〜第８のスイッチＳＷ１およびＳＷ３〜ＳＷ８の状態は、図１１Ｃに示した第４の実施形態の場合と同じである。したがって、図１８Ｃに示した第３状態における正相側電圧保持回路部ＶＨａおよび逆相側電圧保持回路部ＶＨｂの等価回路は、図１２Ｃに示した第４の実施形態の場合と同様である。すなわち、図１８Ｃに示した本実施形態における第３状態でも、第４の実施形態の場合と同様に、同相電圧シフト後の電圧がパッシブ増幅されて保持される。
このように、本実施形態による電圧保持回路部ＶＨも、第４の実施形態の場合と同様に動作するので、第４の実施形態と同様の作用効果が得られる。
（第９の実施形態）
第９の実施形態によるアナログデジタルコンバータの全体的な構成は、図９に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。本実施形態による電圧保持回路部ＶＨの構成は、図１０に示した第４の実施形態による電圧保持回路部ＶＨに以下の変更を加えたものに等しい。すなわち、第１〜第４の正相側容量ＶＨａＣ１〜ＶＨａＣ４と、第１〜第４の逆相側容量ＶＨｂＣ１〜ＶＨｂＣ４とのそれぞれにおいて、容量値を変更する。具体的には、
第１の正相側容量ＶＨａＣ１の容量値＝２×第２の正相側容量ＶＨａＣ２の容量値
第３の正相側容量ＶＨａＣ３の容量値＝２×第４の正相側容量ＶＨａＣ４の容量値
第１の逆相側容量ＶＨｂＣ１の容量値＝２×第２の逆相側容量ＶＨｂＣ２の容量値
第３の逆相側容量ＶＨｂＣ３の容量値＝２×第４の逆相側容量ＶＨｂＣ４の容量値
とする。
本実施形態による電圧保持回路部ＶＨのその他の構成は、図９に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態によるアナログデジタルコンバータは、パッシブ２倍増幅も含め、第４の実施形態の場合と同様の動作が行えるので、第４の実施形態の場合と同様の効果が得られる。
（第１０の実施形態）
図１９は、第１０の実施形態によるアナログデジタル変換回路部ＡＤＣの構成を示す回路図である。なお、本実施形態によるアナログデジタルコンバータの全体的な構成については、図９に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。図１９に示した本実施形態によるアナログデジタル変換回路部ＡＤＣの構成要素について説明する。
図１９に示した本実施形態によるアナログデジタル変換回路部ＡＤＣは、図１０に示した第４の実施形態によるアナログデジタル変換回路部ＡＤＣに、以下の変更を加えたものに等しい。すなわち、第１〜第ｎのビット比較回路部ＢＣ１〜ＢＣｎと並列に接続されたデジタル補正用直流シフト印加回路部ＯＳを追加する。
図１９に示した本実施形態によるデジタル補正用直流シフト印加回路部ＯＳの構成要素について説明する。図１９に示した本実施形態によるデジタル補正用直流シフト印加回路部ＯＳは、容量ＯＳＣと、第１〜第７のスイッチＯＳＳＷ１〜ＯＳＳＷ７を含んでいる。
図１９に示した本実施形態によるデジタル補正用直流シフト印加回路部ＯＳの構成要素の接続関係について説明する。第１のスイッチＯＳＳＷ１の一方の端部は、電源ＶＤＤに接続されている。第２のスイッチＯＳＳＷ２の一方の端部は、接地されている。第３および第４のスイッチＯＳＳＷ３およびＯＳＳＷ４のそれぞれにおける一方の端部は、アナログデジタル変換回路部ＡＤＣの正相側入力部に共通接続されている。第５および第６のスイッチＯＳＳＷ５およびＯＳＳＷ６のそれぞれにおける一方の端部は、アナログデジタル変換回路部ＡＤＣの逆相側入力部に共通接続されている。第７のスイッチＯＳＳＷ７の一方の端部は、接地されている。第１、第３、第５および第７のスイッチＯＳＳＷ１、ＯＳＳＷ３、ＯＳＳＷ５およびＯＳＳＷ７のそれぞれにおける他方の端部は、容量ＯＳＣの一方の端部に共通接続されている。第２、第４および第６のスイッチＯＳＳＷ２、ＯＳＳＷ４およびＯＳＳ６のそれぞれにおける他方の端部は、容量ＯＳＣの他方の端部に共通接続されている。
図１９に示した本実施形態によるアナログデジタル変換回路部ＡＤＣのその他の構成については、図１０に示した第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態によるデジタル補正用直流シフト印加回路部ＯＳは、非特許文献３などに示された方法でデジタル補正を行うために、デジタル補正用直流シフト電圧を印加する。本実施形態によるアナログデジタル変換方法では、まず、パッシブ増幅までは第４の実施形態の場合と同様に行う。パッシブ増幅の完了後、ＭＳＢからのビット判定動作に先立ち、デジタル補正用直流シフト印加回路部ＯＳの容量ＯＳＣに予め充電されている電荷を、サンプリング動作で用いた電圧保持回路部ＶＨに含まれる各容量とシェアする。こうすることで、容量ＯＳＣに充電されている電荷の形で設定されるデジタル補正用直流シフトを、入力信号に実効的に印加出来る。
本実施形態による構成を用いることで、アナログデジタル変換回路部ＡＤＣに含まれる各容量の容量値ばらつきをデジタル補正することが可能となる。
本実施形態のさらなる発展形としては、図１９に示したアナログデジタル変換回路部ＡＤＣを２つ備えるシステムも考えられる。
図２０は、第１０の実施形態によるアナログデジタル変換回路部ＡＤＣを２つ組み合わせたアナログデジタルコンバータの構成を示す機能ブロック図である。図２０に示したアナログデジタルコンバータの構成要素について説明する。
図２０に示した第１０の実施形態によるアナログデジタルコンバータは、Ｉ軸側入力バッファ回路部ＩＢｉと、Ｑ軸側入力バッファ回路部ＩＢｑと、第１および第２のＩ軸側スイッチＳＷｉ１およびＳＷｉ２と、第１および第２のＱ軸側スイッチＳＷｑ１およびＳＷｑ２と、Ｉ軸側電圧保持回路部ＶＨｉと、Ｑ軸側電圧保持回路部ＶＨｑとを含んでいる。図２０に示した第１０の実施形態によるアナログデジタルコンバータは、さらに、Ｉ軸側アナログデジタル変換回路部ＡＤＣｉと、Ｑ軸側アナログデジタル変換回路部ＡＤＣｑと、Ｉ軸側デジタル補正回路部ＤＣｉと、Ｑ軸側デジタル補正回路部ＤＣｑと、加減算器ＡＳとを含んでいる。
ここで、Ｉ軸側電圧保持回路部ＶＨｉは、Ｉ軸側サンプリング回路部Ｓｉと、Ｉ軸側ホールド回路部Ｈｉと、Ｉ軸側同相電圧シフト回路部ＶＳｉと、Ｉ軸側パッシブ増幅回路部ＰＡｉとを含んでいる。同様に、Ｑ軸側電圧保持回路部ＶＨｑは、Ｑ軸側サンプリング回路部Ｓｑと、Ｑ軸側ホールド回路部Ｈｑと、Ｑ軸側同相電圧シフト回路部ＶＳｑと、Ｑ軸側パッシブ増幅回路部ＰＡｑとを含んでいる。
図２０に示した第１０の実施形態によるアナログデジタルコンバータの構成要素の接続関係について説明する。アナログデジタルコンバータのＩ軸側入力部は、Ｉ軸側入力バッファ回路部ＩＢｉの入力部に接続されている。Ｉ軸側入力バッファ回路部ＩＢｉの出力部は、第１のＩ軸側スイッチＳＷｉ１の一方の端部に接続されている。第１のＩ軸側スイッチＳＷｉ１の他方の端部は、第２のＩ軸側スイッチＳＷｉ２の一方の端部と、Ｉ軸側電圧保持回路部ＶＨｉの入力部とに共通接続されている。
アナログデジタルコンバータのＱ軸側入力部は、Ｑ軸側入力バッファ回路部ＩＢｑの入力部に接続されている。Ｑ軸側入力バッファ回路部ＩＢｑの出力部は、第１のＱ軸側スイッチＳＷｑ１の一方の端部に接続されている。第１のＱ軸側スイッチＳＷｑ１の他方の端部は、第２のＱ軸側スイッチＳＷｑ２の一方の端部と、Ｑ軸側電圧保持回路部ＶＨｑの入力部とに共通接続されている。
アナログデジタルコンバータの補正用信号入力部は、第２のＩ軸側スイッチＳＷｉ２の他方の端部と、第２のＱ軸側スイッチＳＷｑ２の他方の端部とに、共通接続されている。
Ｉ軸側電圧保持回路部ＶＨｉの出力部は、Ｉ軸側アナログデジタル変換回路部ＡＤＣｉの入力部に接続されている。アナログデジタルコンバータのＩ軸側デジタル補正用オフセット電圧入力部は、Ｉ軸側アナログデジタル変換回路部ＡＤＣｉのＩ軸側デジタル補正用オフセット電圧入力部に接続されている。Ｉ軸側アナログデジタル変換回路部ＡＤＣｉの出力部は、Ｉ軸側デジタル補正回路部ＤＣｉの第１入力部に接続されている。
Ｑ軸側電圧保持回路部ＶＨｑの出力部は、Ｑ軸側アナログデジタル変換回路部ＡＤＣｑの入力部に接続されている。アナログデジタルコンバータのＱ軸側デジタル補正用オフセット電圧入力部は、Ｑ軸側アナログデジタル変換回路部ＡＤＣｑのＱ軸側デジタル補正用オフセット電圧入力部に接続されている。Ｑ軸側アナログデジタル変換回路部ＡＤＣｑの出力部は、Ｑ軸側デジタル補正回路部ＤＣｑの第１入力部に接続されている。
Ｉ軸側デジタル補正回路部ＤＣｉの出力部は、アナログデジタルコンバータのＩ軸側出力部と、加減算器ＡＳのプラス側入力部とに共通接続されている。Ｑ軸側デジタル補正回路部ＤＣｑの出力部は、アナログデジタルコンバータのＱ軸側出力部と、加減算器ＡＳのマイナス側入力部とに共通接続されている。加減算器ＡＳの出力部は、Ｉ軸側デジタル補正回路部ＤＣｉの第２入力部と、Ｑ軸側デジタル補正回路部ＤＣｑの第２入力部とに共通接続されている。
図２０に示した本実施形態によるアナログデジタルコンバータの動作について説明する。本実施形態では、２つのアナログデジタル変換回路部を組み合わせてＩ／Ｑスプリットデジタル補正を行う。このＩ／Ｑスプリットデジタル補正では、２つのアナログデジタル変換回路部が共通の補正用信号を入力してアナログデジタル変換を行い、それぞれのアナログデジタル変換回路部が出力するデジタル値の差分を加減算器で取得し、この差分に基づいてデジタル補正を行う。その際に、２つのアナログデジタル変換回路部に２つの異なるデジタル補正用直流シフト電圧をそれぞれ印加しておくことで、２つのデジタル補正回路部における補正係数探索アルゴリズムの収束が保証される。
本実施形態によるアナログデジタルコンバータで得られる効果は、第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第１１の実施形態）
図２１は、第１１の実施形態によるアナログデジタル変換回路部ＡＤＣの構成を示す回路図である。なお、本実施形態によるアナログデジタルコンバータの全体的な構成は、図９に示した第４の実施形態または第７の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図２１に示した本実施形態によるアナログデジタル変換回路部ＡＤＣは、図１６に示した第７の実施形態によるアナログデジタル変換回路部ＡＤＣに、以下の変更を加えたものに等しい。すなわち、第１〜第ｎの正相側ビット比較回路部ＢＣａ１〜ＢＣａｎと並列に接続された正相側デジタル補正用直流シフト印加回路部ＯＳａと、第１〜第ｎの逆相側ビット比較回路部ＢＣｂ１〜ＢＣｂｎと並列に接続された逆相側デジタル補正用直流シフト印加回路部ＯＳｂとを追加する。
図２１に示した正相側デジタル補正用直流シフト印加回路部ＯＳａの構成要素について説明する。図２１に示した正相側デジタル補正用直流シフト印加回路部ＯＳａは、正相側容量ＯＳａＣと、第１〜第５の正相側スイッチＯＳａＳＷ１〜ＯＳａＳＷ５とを含んでいる。
図２１に示した正相側デジタル補正用直流シフト印加回路部ＯＳａの構成要素の接続関係について説明する。アナログデジタル変換回路部ＡＤＣの正相側入力部は、第１および第２の正相側スイッチＯＳａＳＷ１およびＯＳａＳＷ２のそれぞれにおける一方の端部に共通接続されている。第３の正相側スイッチＯＳａＳＷ３の一方の端部は、電源ＶＤＤに接続されている。第４の正相側スイッチＯＳａＳＷ４の一方の端部は、接地されている。第５の正相側スイッチＯＳａＳＷ５の一方の端部は、接地されている。第１、第３および第５の正相側スイッチＯＳａＳＷ１、ＯＳａＳＷ３およびＯＳａＳＷ５のそれぞれにおける他方の端部は、正相側容量ＯＳａＣの一方の端部に共通接続されている。第２および第４の正相側スイッチＯＳａＳＷ２およびＯＳａＳＷ４のそれぞれにおける他方の端部は、正相側容量ＯＳａＣの他方の端部に共通接続されている。
なお、図２１に示した逆相側デジタル補正用直流シフト印加回路部ＯＳｂの構成については、正相側デジタル補正用直流シフト印加回路部ＯＳａの場合と同様であるので、さらなる詳細な説明を省略する。
図２１に示した本実施形態によるアナログデジタル変換回路部ＡＤＣのその他の構成については、図１６に示した第７の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
このように、本実施形態によるアナログデジタル変換回路部ＡＤＣは、デジタル補正用直流シフトを印加するための対グランド型容量デジタルアナログ変換回路部として、正相側デジタル補正用直流シフト印加回路部ＯＳａと、逆相側デジタル補正用直流シフト印加回路部ＯＳｂとを追加で備えている。また、逐次変換用の容量デジタルアナログ変換回路部も、対グランド型である。本実施形態によるアナログデジタルコンバータは、やはり、非特許文献３などに示されたような方法でデジタル補正を行うことが出来る。
本実施形態では、デジタル補正用の直流シフト印加用の容量デジタルアナログ変換回路部と、逐次変換用の容量デジタルアナログ変換回路部とが、いずれも対グランド型であるが、一方が対グランド型で、他方がフローティング型であっても良い。
本実施形態によるアナログデジタルコンバータの動作と、その結果得られる効果とは、いずれも第１０の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第１２の実施形態）
図２２は、第１２の実施形態によるコンパレータＣＭＰの構成を示す回路図である。なお、本実施形態によるアナログデジタル変換回路部ＡＤＣの構成は、図１６に示した第７の実施形態などの場合と同様であるので、さらなる詳細な説明を省略する。また、本実施形態によるアナログデジタルコンバータの構成も、図９などに示した第４または第７の実施形態などの場合と同様であるので、さらなる詳細な説明を省略する。
図２２に示した第１２の実施形態によるコンパレータＣＭＰの構成要素について説明する。図２２に示したコンパレータＣＭＰは、プリアンプ回路部Ｐと、第１および第２の容量ＣＭＰＣ１およびＣＭＰＣ２と、ラッチ回路部Ｌと、フリップフロップ回路部ＦＦと、バイアス入力部Ｂと、第１および第２のクロック信号入力部ＣＬＫ１およびＣＬＫ２と、正相側入力部Ｉａと、逆相側入力部Ｉｂと、出力部とを含んでいる。
プリアンプ回路部Ｐは、第１〜第６のトランジスタＰＡＴＲ１〜ＰＡＴＲ６と、第１および第２の可変容量ＰＡＶＣ１およびＰＡＶＣ２とを含んでいる。ラッチ回路部Ｌは、第１〜第８のトランジスタＬＴＲ１〜ＬＴＲ８を含んでいる。フリップフロップ回路部ＦＦは、第１および第２のＮＡＮＤ（否定論理積）回路ＮＡ１およびＮＡ２を含んでいる。
図２２に示した第１２の実施形態によるコンパレータＣＭＰの構成要素の接続関係について説明する。
まず、プリアンプ回路部Ｐの構成要素の接続関係について説明する。第５のトランジスタＰＡＴＲ５のソースは、電源ＶＤＤに接続されている。第５のトランジスタＰＡＴＲ５のゲートは、バイアス入力部Ｂに接続されている。第５のトランジスタＰＡＴＲ５のドレインは、第６のトランジスタＰＡＴＲ６のソースに接続されている。第６のトランジスタＰＡＴＲ６のゲートは、第２のクロック信号入力部ＣＬＫ２に接続されている。第６のトランジスタＰＡＴＲ６のドレインは、第１および第２のトランジスタＰＡＴＲ１およびＰＡＴＲ２のそれぞれにおけるソースに共通接続されている。第１のトランジスタＰＡＴＲ１のゲートは、正相側入力部Ｉａに接続されている。第２のトランジスタＰＡＴＲ２のゲートは、逆相側入力部Ｉｂに接続されている。第１のトランジスタＰＡＴＲ１のドレインは、第３のトランジスタＰＡＴＲ３のドレインと、第１の可変容量ＰＡＶＣ１の一方の端部と、第１の容量ＣＭＰＣ１の一方の端部と、ラッチ回路部Ｌに含まれる第５のトランジスタＬＴＲ５のゲートとに共通接続されている。第２のトランジスタＰＡＴＲ２のドレインは、第４のトランジスタＰＡＴＲ４のドレインと、第２の可変容量ＰＡＶＣ２の一方の端部と、第２の容量ＣＭＰＣ２の一方の端部と、ラッチ回路部Ｌに含まれる第６のトランジスタＬＴＲ６のゲートとに共通接続されている。第３および第４のトランジスタＰＡＴＲ３およびＰＡＴＲ４のそれぞれにおけるゲートは、第２のクロック信号入力部ＣＬＫ２に共通接続されている。第３および第４のトランジスタＰＡＴＲ３およびＰＡＴＲ４のそれぞれにおけるソースは、接地されている。
なお、本例ではＰＭＯＳ入力型のプリアンプ構成であるが、ＮＭＯＳ入力型であってもよい。
次に、ラッチ回路部Ｌの構成要素の接続関係について説明する。第１〜第４のトランジスタＬＴＲ１〜ＬＴＲ４のそれぞれにおけるソースは、電源ＶＤＤに共通接続されている。第１および第４のトランジスタＬＴＲ１およびＬＴＲ４のそれぞれにおけるゲートは、第１のクロック信号入力部ＣＬＫ１に接続されている。第１のトランジスタＬＴＲ１のドレインは、第２のトランジスタＬＴＲ２のドレインと、第３のトランジスタＬＴＲ３のゲートと、第５のトランジスタＬＴＲ５のドレインと、第８のトランジスタＬＴＲ８のゲートと、フリップフロップ回路部ＦＦに含まれる第１のＮＡＮＤ回路ＮＡ１の一方の入力部とに共通接続されている。第４のトランジスタＬＴＲ４のドレインは、第２のトランジスタＬＴＲ２のゲートと、第３のトランジスタＬＴＲ３のドレインと、第６のトランジスタＬＴＲ６のドレインと、第７のトランジスタＬＴＲ７のゲートと、フリップフロップ回路部ＦＦに含まれる第２のＮＡＮＤ回路ＮＡ２の一方の入力部とに共通接続されている。第５のトランジスタＬＴＲ５のソースは、第７のトランジスタＬＴＲ７のドレインに接続されている。第６のトランジスタＬＴＲ６のソースは、第８のトランジスタＬＴＲ８のドレインに接続されている。第７および第８のトランジスタＬＴＲ７およびＬＴＲ８のそれぞれにおけるソースは、接地されている。
次に、フリップフロップ回路部ＦＦの構成要素の接続関係について説明する。第１のＮＡＮＤ回路ＮＡ１の出力部は、第２のＮＡＮＤ回路ＮＡ２の他方の入力部に接続されている。第２のＮＡＮＤ回路ＮＡ２の出力部は、第１のＮＡＮＤ回路ＮＡ１の他方の入力部と、コンパレータＣＭＰの出力部とに共通接続されている。
本実施形態によるコンパレータＣＭＰの動作について説明する。プリアンプ回路部Ｐは、例えば、可変負荷容量により直流オフセット電圧をゼロに調整する機能を有し、また、定電流源を有する。
一般的に、プリアンプ回路部は、後段に接続されたラッチ回路部がメタステーブル状態に陥ることを回避し、かつ、ラッチ回路部による雑音の影響を緩和するために必要とされる。プリアンプ回路部には、増幅期間と、リセット期間とがある。増幅期間におけるプリアンプ回路部は、一定のバイアス電流がＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）トランジスタ差動対に流れることで、アンプとして動作する。リセット期間におけるプリアンプ回路部は、バイアス電流が遮断されることで低電力化を図ることが可能である。直流オフセット電圧のゼロ調整は、例えば、アナログデジタル変換回路部ＡＤＣの非動作期間を利用して、予め行っておくことが好ましい。
本実施形態によるプリアンプ回路部Ｐがアンプとして動作する際、バイアス電流は一定であるので、第７の実施形態のように変換ステップの進行とともにコンパレータＣＭＰの入力同相電圧が変化しても、コンパレータＣＭＰの直流オフセット電圧は変化しない。したがって、一度、適当な入力同相電圧下でコンパレータＣＭＰの直流オフセット電圧をゼロ調整しておけば、コンパレータＣＭＰの直流オフセット電圧はアナログデジタル変換動作中もゼロのまま維持される。これにより、本実施形態のアナログデジタルコンバータは高精度を実現出来る。
なお、本実施形態によるアナログデジタルコンバータの最も本質的な効果は、他の実施形態の場合と同様に、パッシブ２倍増幅に伴いアナログデジタル変換の精度が２倍になる点にある。
（第１３の実施形態）
図２３は、第１３の実施形態によるコンパレータＣＭＰの構成を示す回路図である。なお、本実施形態によるアナログデジタル変換回路部ＡＤＣの構成は、図１６に示した第７の実施形態などの場合と同様であるので、さらなる詳細な説明を省略する。また、本実施形態によるアナログデジタルコンバータの構成も、図９などに示した第４または第７の実施形態などの場合と同様であるので、さらなる詳細な説明を省略する。
図２３に示した第１３の実施形態によるコンパレータＣＭＰは、図２２に示した第１２の実施形態によるコンパレータＣＭＰのうち、プリアンプ回路部Ｐを変更したものに等しい。
図２３に示した第１３の実施形態によるプリアンプ回路部Ｐの構成要素について説明する。図２３に示した第１３の実施形態によるプリアンプ回路部Ｐは、第１〜第５、第７および第８のトランジスタＰＡＴＲ１〜ＰＡＴＲ５、ＰＡＴＲ７およびＰＡＴＲ８と、第１および第２の抵抗ＰＡＲ１およびＰＡＲ２とを含んでいる。
図２３に示した第１３の実施形態によるプリアンプ回路部Ｐの構成要素の接続関係について説明する。第５のトランジスタＰＡＴＲ５のソースは、電源ＶＤＤに接続されている。第５のトランジスタＰＡＴＲ５のゲートは、バイアス入力部Ｂに接続されている。第５のトランジスタＰＡＴＲ５のドレインは、第１および第２のトランジスタＰＡＴＲ１およびＰＡＴＲ２のそれぞれにおけるソースに共通接続されている。第１のトランジスタＰＡＴＲ１のゲートは、正相側入力部Ｉａに接続されている。第２のトランジスタＰＡＴＲ２のゲートは、逆相側入力部Ｉｂに接続されている。第１のトランジスタＰＡＴＲ１のドレインは、第７および第８のトランジスタＰＡＴＲ７およびＰＡＴＲ８のそれぞれにおけるドレインと、第３のトランジスタＰＡＴＲ３のドレインと、第１の抵抗ＰＡＲ１の一方の端部と、第１の容量ＣＭＰＣ１の一方の端部と、ラッチ回路部Ｌの第５のトランジスタＬＴＲ５のゲートとに共通接続されている。第２のトランジスタＰＡＴＲ２のドレインは、第７および第８のトランジスタＰＡＴＲ７およびＰＡＴＲ８のそれぞれにおけるソースと、第４のトランジスタＰＡＴＲ４のドレインと、第２の抵抗ＰＡＲ２の一方の端部と、第２の容量ＣＭＰＣ２の一方の端部と、ラッチ回路部Ｌの第６のトランジスタＬＴＲ６のゲートとに共通接続されている。第７のトランジスタＰＡＴＲ７のゲートは、第２のクロック信号入力部ＣＬＫ２に接続されている。第８のトランジスタＰＡＴＲ８のゲートは、第１のクロック信号入力部ＣＬＫ１に接続されている。第１および第２の抵抗ＰＡＲ１およびＰＡＲ２のそれぞれにおける他方の端部は、第３および第４のトランジスタＰＡＴＲ３およびＰＡＴＲ４のそれぞれにおけるゲートに共通接続されている。第３および第４のトランジスタＰＡＴＲ３およびＰＡＴＲ４のそれぞれにおけるソースは、接地されている。
図２３に示した本実施形態によるコンパレータＣＭＰのその他の構成については、図２２に示した第１２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
本実施形態によるコンパレータＣＭＰの動作について説明する。このコンパレータＣＭＰも、定電流源型によるゼロ直流オフセット電圧の維持を狙っている点においては、図２２に示した第１２の実施形態によるコンパレータＣＭＰと同じである。ただし、本実施形態によるコンパレータＣＭＰは、第１２の実施形態の場合とは異なり、常にアンプ動作モードにあり、一定のバイアス電流を流し続ける。
本実施形態によるコンパレータＣＭＰのその他の動作については、一般的なコンパレータの場合と同様であるので、さらなる詳細な説明を省略する。また、本実施形態によるコンパレータと、このコンパレータを用いた本実施形態によるアナログデジタルコンバータとによって得られる効果は、第１２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第１４の実施形態）
図２４は、第１４の実施形態による携帯端末用ＲＦ−ＩＣおよびその周辺の回路要素の構成を示す回路図である。
図２４に示す携帯端末用ＲＦ−ＩＣおよびその周辺回路の構成要素について説明する。図２４に示す携帯端末用ＲＦ−ＩＣは、第１および第２の低雑音アンプＬＮＡ１およびＬＮＡ２と、第１〜第４のミキサＭＩＸ１〜ＭＩＸ４と、第１および第２のローカル発振回路部ＬＯ１およびＬＯ２と、第１および第２のローパスフィルタＬＰＦ１およびＬＰＦ２とを含んでいる。図２４に示す携帯端末用ＲＦ−ＩＣは、さらに、第１および第２の可変利得アンプＶＧＡ１およびＶＧＡ２と、第１および第２のアナログデジタルコンバータＡＤＣ１およびＡＤＣ２と、ベースバンド信号処理回路部ＢＢＳＰと、送信回路部ＴＲとを含んでいる。
図２４に示す携帯端末用ＲＦ−ＩＣの周辺回路要素には、第１〜第４のアンテナＡＮＴ１〜ＡＮＴ４と、第１および第２のバンドパスフィルタＢＰＦ１およびＢＰＦ２と、第１および第２のパワーアンプＰＡ１およびＰＡ２とが含まれている。
図２４に示した各構成要素の接続関係について説明する。第１のアンテナＡＮＴ１は、第１のバンドパスフィルタＢＰＦ１を介して、第１の低雑音アンプＬＮＡ１の入力部に接続されている。第２のアンテナＡＮＴ２は、第２のバンドパスフィルタＢＰＦ２を介して、第２の低雑音アンプＬＮＡ２の入力部に接続されている。第１の低雑音アンプＬＮＡ１の出力部は、第１および第２のミキサＭＩＸ１およびＭＩＸ２のそれぞれにおける一方の入力部に共通接続されている。第２の低雑音アンプＬＮＡ２の出力部は、第３および第４のミキサＭＩＸ３およびＭＩＸ４のそれぞれにおける一方の入力部に共通接続されている。
第１のローカル発振回路部ＬＯ１の一方の出力部は、第１のミキサＭＩＸ１の他方の入力部に接続されている。第１のローカル発振回路部ＬＯ１の他方の出力部は、第２のミキサＭＩＸ２の他方の入力部に接続されている。第２のローカル発振回路部ＬＯ２の一方の出力部は、第３のミキサＭＩＸ３の他方の入力部に接続されている。第２のローカル発振回路部ＬＯ２の他方の出力部は、第４のミキサＭＩＸ４の他方の入力部に接続されている。
第１および第３のミキサＭＩＸ１およびＭＩＸ３のそれぞれにおける出力部は、第１のローパスフィルタＬＰＦ１の入力部に共通接続されている。第２および第４のミキサＭＩＸ２およびＭＩＸ４のそれぞれにおける出力部は、第２のローパスフィルタＬＰＦ２の入力部に共通接続されている。第１のローパスフィルタＬＰＦ１の出力部は、第１の可変利得アンプＶＧＡ１および第１のアナログデジタルコンバータＡＤＣ１をこの順番に介して、ベースバンド信号処理回路部ＢＢＳＰの一方の入力部に接続されている。この、第１のローパスフィルタＬＰＦ１から第１のアナログデジタルコンバータＡＤＣ１までの経路は、Ｉ軸側経路として利用される。第２のローパスフィルタＬＰＦ２の出力部は、第２の可変利得アンプＶＧＡ２および第２のアナログデジタルコンバータＡＤＣ２をこの順番に介して、ベースバンド信号処理回路部ＢＢＳＰの他方の入力部に接続されている。この、第２のローパスフィルタＬＰＦ２から第２のアナログデジタルコンバータＡＤＣ２までの経路は、Ｑ軸側経路として利用される。
ベースバンド信号処理回路部ＢＢＳＰの出力部は、送信回路部ＴＲの入力部に接続されている。送信回路部ＴＲの一方の出力部は、第１のパワーアンプＰＡ１を介して第３のアンテナＡＮＴ３に接続されている。送信回路部ＴＲの他方の出力部は、第２のパワーアンプＰＡ２を介して第４のアンテナＡＮＴ４に接続されている。なお、ベースバンド信号処理回路部ＢＢＳＰは、他の入出力部で図示しない他の回路に接続されている。
本実施形態による携帯端末用ＲＦ−ＩＣの動作について説明する。図２４に示した第１および第２のアナログデジタルコンバータＡＤＣ１およびＡＤＣ２として、第３〜第１３の実施形態のいずれかによるアナログデジタルコンバータを２つ用いる。特に、図２０に示した第１０の実施形態によるデジタル補正を行っても良い。
第１および第３のアンテナＡＮＴ１およびＡＮＴ３に係る回路は、例えば、信号の高分解能を優先してＧＳＭ（登録商標）などによる通信を行い、第２および第４のアンテナＡＮＴ２およびＡＮＴ４に係る回路は、例えば、信号の高速性を優先してＬＴＥなどによる通信を行っても良い。本実施形態による携帯端末用ＲＦ−ＩＣは、その他、ＷＣＤＭＡ（登録商標）、ＬＴＥ Ａｄｖａｎｃｅｄなどの通信方式にも対応するマルチスタンダード型であっても良い。この場合、異なる通信方式ごとにさらなるアンテナおよび回路を追加しても良い。
本実施形態によるアナログデジタルコンバータＡＤＣ１およびＡＤＣ２は、パッシブ増幅により１１ビット以上の有効分解能が得られるので、全ての通信方式でアナログ信号を共通に処理出来る。すなわち、上記のとおり、Ｉ軸側経路およびＱ軸側経路のそれぞれに１つずつ、合計２つのアナログデジタルコンバータＡＤＣ１およびＡＤＣ２を設ければ十分である。これにより、本実施形態による携帯端末用ＲＦ−ＩＣのチップ面積を低減することが出来る。チップ面積の低減は、携帯端末用ＲＦ−ＩＣにおいて最も重要な要求の一つである。
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
ＡＤＣ アナログデジタル変換回路部
ＡＤＣ１、ＡＤＣ２ アナログデジタルコンバータ
ＡＤＣｉ Ｉ軸側アナログデジタル変換回路部
ＡＤＣｑ Ｑ軸側アナログデジタル変換回路部
ＡＮＴ１〜ＡＮＴ４ アンテナ
ＡＳ 加減算器
Ｂ バイアス入力部
ＢＢＳＰ ベースバンド信号処理回路部
ＢＣ１ 第１ビット比較回路部
ＢＣ１Ｃ 容量
ＢＣ１ＳＷ１〜ＢＣ１ＳＷ６ スイッチ
ＢＣｎ 第ｎビット比較回路部
ＢＣｎＣ 容量
ＢＣｎＳＷ１〜ＢＣｎＳＷ６ スイッチ
ＢＣａ１ 正相側第１ビット比較回路部
ＢＣａ１Ｃ 容量
ＢＣａ１ＳＷ１〜ＢＣａ１ＳＷ６ スイッチ
ＢＣａｎ 正相側第ｎビット比較回路部
ＢＣａｎＣ 容量
ＢＣａｎＳＷ１〜ＢＣａｎＳＷ６ スイッチ
ＢＣｂ１ 逆相側第１ビット比較回路部
ＢＣｂ１Ｃ 容量
ＢＣｂ１ＳＷ１〜ＢＣ１ｂＳＷ６ スイッチ
ＢＣｂｎ 逆相側第ｎビット比較回路部
ＢＣｂｎＣ 容量
ＢＣｂｎＳＷ１〜ＢＣｂｎＳＷ６ スイッチ
ＢＰＦ１、ＢＰＦ２ バンドパスフィルタ
Ｃ１〜Ｃ４ 容量素子
ＣＬＫ１、ＣＬＫ２ クロック信号入力部
ＣＭＰ コンパレータ
ＣＭＰＣ１、ＣＭＰＣ２ 容量
ＣＮＴ 制御回路部
ＤＣ デジタル補正回路部
ＤＣｉ Ｉ軸側デジタル補正回路部
ＤＣｑ Ｑ軸側デジタル補正回路部
ＦＦ フリップフロップ回路部
ＧＮＤ グランド
Ｈ ホールド回路部
Ｈｉ Ｉ軸側ホールド回路部
Ｈｑ Ｑ軸側ホールド回路部
Ｉ 入力回路部
Ｉａ 正相側入力部
Ｉｂ 逆相側入力部
ＩＢ 入力バッファ回路部
ＩＢｉ Ｉ軸側入力バッファ回路部
ＩＢｑ Ｑ軸側入力バッファ回路部
Ｌ ラッチ回路部
ＬＮＡ１、ＬＮＡ２ 低雑音アンプ
ＬＯ１、ＬＯ２ ローカル発振回路部
ＬＰＦ１、ＬＰＦ２ ローパスフィルタ
ＬＴＲ１〜ＬＴＲ８ トランジスタ
ＭＩＸ１〜ＭＩＸ４ ミキサ
ＯＡａ 正相側オペアンプ
ＯＡｂ 逆相側オペアンプ
ＯＳ デジタル補正用直流シフト印加回路部
ＯＳＣ 容量
ＯＳＳＷ１〜ＯＳＳＷ７ スイッチ
ＯＳａ 正相側デジタル補正用直流シフト印加回路部
ＯＳａＣ 正相側容量
ＯＳａＳＷ１〜ＯＳａＳＷ７ 正相側スイッチ
ＯＳｂ 逆相側デジタル補正用直流シフト印加回路部
ＯＳｂＣ 逆相側容量
ＯＳｂＳＷ１〜ＯＳｂＳＷ７ 逆相側スイッチ
Ｐ プリアンプ回路部
ＰＡ パッシブ増幅回路部
ＰＡ１、ＰＡ２ パワーアンプ
ＰＡｉ Ｉ軸側パッシブ増幅回路部
ＰＡｑ Ｑ軸側パッシブ増幅回路部
Ｒａ１〜Ｒａ４ 正相側抵抗
Ｒｂ１〜Ｒｂ４ 逆相側抵抗
Ｓ サンプリング回路部
Ｓ１〜Ｓ１０ スイッチ
Ｓｉ Ｉ軸側サンプリング回路部
Ｓｑ Ｑ軸側サンプリング回路部
ＳＷｉ１、ＳＷｉ２ Ｉ軸側スイッチ
ＳＷｑ１、ＳＷｑ２ Ｑ軸側スイッチ
Ｖａ１、Ｖａ２ 正相側電源
Ｖｂ１、Ｖｂ２ 逆相側電源
Ｖｃｍ リファレンス電圧供給端
Ｖｄｄ、ＶＤＤ 電源
ＶＧＡ１、ＶＧＡ２ 可変利得アンプ
ＶＨ 電圧保持回路部
ＶＨａ 正相側電圧保持回路部
ＶＨａＣ１〜ＶＨａＣ４ 正相側容量
ＶＨａＩ 正相側インバータ
ＶＨａＳＷ１〜ＶＨａＳＷ８ 正相側スイッチ
ＶＨｂ 逆相側電圧保持回路部
ＶＨｂＣ１〜ＶＨｂＣ４ 逆相側容量
ＶＨｂＩ インバータ
ＶＨｂＳＷ１〜ＶＨｂＳＷ８ 逆相側スイッチ
ＶＨｉ Ｉ軸側電圧保持回路部
ＶＨｑ Ｑ軸側電圧保持回路部
Ｖｉｎ、Ｖｉｎ＋、Ｖｉｎ− 入力端
Ｖｏ、Ｖｏ＋、Ｖｏ− 出力端
ＶＳ 同相電圧シフト回路部
ＶＳａ 正相側同相電圧シフト回路部
ＶＳｂ 逆相側同相電圧シフト回路部
ＶＳｉ Ｉ軸側同相電圧シフト回路部
ＶＳｑ Ｑ軸側同相電圧シフト回路部

Claims (3)

  1. 差動信号を入力する入力端群と、
    サンプリング動作時に、入力した前記差動信号の電圧を充電する第１〜第４の容量素子と、
    前記第１〜前記第４の容量素子の接続関係を、前記サンプリング動作を行う第１状態と、増幅動作を行う第２状態との間で切り替える複数のスイッチと、
    前記増幅動作時に、増幅した前記差動信号を出力する出力端群と
    を具備し、
    前記第１状態において、前記第１の容量素子および前記第２の容量素子は並列に接続されており、かつ、前記第３の容量素子および前記第４の容量素子は並列に接続されており、
    前記第２状態において、前記第１の容量素子および前記第２の容量素子は直列に接続されており、かつ、前記第３の容量素子および前記第４の容量素子は直列に接続されており、
    前記第１状態および前記第２状態において、前記第１〜前記第４の容量素子のそれぞれは、一方の端部および他方の端部が、前記入力端群のいずれか、前記出力端群のいずれか、電源電圧を供給する電源、またはグランド、のいずれかに導通しており、
    前記複数のスイッチのそれぞれは、一方の端部および他方の端部が、前記第１〜前記第４の容量素子、前記入力端群、前記出力端群、前記電源または前記グランドのいずれかに接続されており、
    前記複数のスイッチは、
    前記第１状態において導通状態になり、前記第２状態において遮断状態となる第１スイッチ群と、
    前記第１状態において遮断状態になり、前記第２状態において導通状態となる第２スイッチ群と
    を具備し、
    前記第１スイッチ群に含まれる各スイッチは、一方の端部が前記入力端群のいずれかに接続されており、かつ、他方の端部が前記第１〜前記第４の容量素子のいずれかに接続されており、
    前記第２スイッチ群に含まれる各スイッチは、一方の端部が前記電源または前記グランドに接続されており、かつ、他方の端部が前記第１〜前記第４の容量素子のいずれかに接続されている
    パッシブ増幅回路。
  2. 請求項１に記載のパッシブ増幅回路において、
    前記入力端群は、
    前記差動信号のプラス側電圧を入力するプラス側入力端と、
    前記差動信号のマイナス側電圧を入力するマイナス側入力端と
    を具備し、
    前記出力端群は、
    前記増幅された差動信号のプラス側電圧を出力するプラス側出力端と、
    前記増幅された差動信号のマイナス側電圧を出力するマイナス側出力端と
    を具備し、
    前記第１状態において、前記第１〜前記第４の容量素子は、前記プラス側入力端および前記マイナス側入力端の間に並列に接続されており、
    前記第２状態において、前記第１の容量素子は、前記電源および前記マイナス側出力端の間に接続されており、
    前記第２状態において、前記第２の容量素子は、前記マイナス側出力端および前記グランドの間に接続されており、
    前記第２状態において、前記第３の容量素子は、前記電源および前記プラス側出力端の間に接続されており、
    前記第２状態において、前記第４の容量素子は、前記プラス側出力端および前記グランドの間に接続されており、
    前記第１の容量素子および前記第３の容量素子は、同じ第１の容量値を具備し、
    前記第２の容量素子および前記第４の容量素子は、同じ第２の容量値を具備する
    パッシブ増幅回路。
  3. 第１パッシブ増幅回路および第２パッシブ増幅回路を含み、
    前記第１パッシブ増幅回路および前記第２パッシブ増幅回路のそれぞれは、
    差動信号に含まれる一部の信号を入力する入力端群と、
    サンプリング動作時に、入力した前記一部の信号の電圧を充電する第１〜第４の容量素子と、
    前記第１〜前記第４の容量素子の接続関係を、前記サンプリング動作を行う第１状態と、増幅動作を行う第２状態との間で切り替える複数のスイッチと、
    前記増幅動作時に、増幅した前記一部の信号を出力する出力端群と
    を具備し、
    前記第１パッシブ増幅回路および前記第２パッシブ増幅回路のそれぞれにおいて、
    前記第１状態において、前記第１の容量素子および前記第２の容量素子は並列に接続されており、かつ、前記第３の容量素子および前記第４の容量素子は並列に接続されており、
    前記第２状態において、前記第１の容量素子および前記第２の容量素子は直列に接続されており、かつ、前記第３の容量素子および前記第４の容量素子は直列に接続されており、
    前記第１〜前記第４の容量素子のそれぞれは、一方の端部および他方の端部が、前記複数のスイッチ、前記出力端群、電源電圧を供給する電源またはグランドのいずれかに接続されており、
    前記複数のスイッチのそれぞれは、一方の端部および他方の端部が、前記第１〜前記第４の容量素子、前記入力端群、前記出力端群、前記電源または前記グランドのいずれかに接続されており、
    前記入力端群は、
    前記一部の信号を入力する入力端
    を具備し、
    前記出力端群は、
    前記増幅された一部の信号を出力する出力端
    を具備し、
    前記第１状態において、前記第１の容量素子および前記第２の容量素子は、前記グランドおよび前記入力端の間に並列に接続されており、
    前記第１状態において、前記第３の容量素子および前記第４の容量素子は、前記入力端および前記電源の間に並列に接続されており、
    前記第２状態において、前記第１の容量素子および前記第２の容量素子は、前記グランドおよび前記出力端の間に直列に接続されており、
    前記第２状態において、前記第３の容量素子および前記第４の容量素子は、前記出力端および前記電源の間に直列に接続されており、
    前記第１の容量素子および前記第２の容量素子は、同じ第１の容量値を具備し、
    前記第３の容量素子および前記第４の容量素子は、同じ第２の容量値を具備し、
    前記第１パッシブ増幅回路は、前記差動信号に含まれる第１信号を入力して増幅し、
    前記第２パッシブ増幅回路は、前記差動信号に含まれる、前記第１信号とは別の第２信号を入力して増幅する
    パッシブ増幅回路。
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