CN104426549B

CN104426549B - 具有子adc校准的多步式adc

Info

Publication number: CN104426549B
Application number: CN201310596301.0A
Authority: CN
Inventors: S·沈; D-Y·张; M·A·Z·斯特拉耶尔; H-S·李
Original assignee: Maxim Integrated Products Inc
Current assignee: Maxim Integrated Products Inc
Priority date: 2013-09-11
Filing date: 2013-09-11
Publication date: 2020-02-28
Anticipated expiration: 2033-09-11
Also published as: CN104426549A

Abstract

本发明涉及一种具有子ADC校准的多步式ADC。本发明的各个实施例允许具有多个级联的ADC级的模数转换器(ADC)中的误差校准。ADC级交换校准过程中所使用的信息。各个实施例允许通过利用来自至少一个后续级的反馈信号的一个级的校准。本发明的部分实施例通过利用粗略和精细子ADC来提高校准过程的速度。

Description

具有子ADC校准的多步式ADC

技术领域

本发明涉及模数转换器(ADC)，并且更具体地涉及用于向多级ADC提供校准的系统、装置和方法。

背景技术

多步式ADC是用于数字化模拟输入信号的已知架构并通常优选用于高速和高分辨率的应用中。在流水线(pipeline)ADC中，量化输入信号的任务分布在多级中。每一级具有：量化输入信号的子ADC，减去输入信号的估计值的DAC，和放大将由后续的级进一步处理的差的残差放大器。DAC和残差放大器一起称作乘法数模转换器(MDAC)。较大数量的子ADC级允许在第一级中使用高的增益，这缓解了第一级残差放大器的线性度需求，减少了级数，并且显著地抑制了之后级的噪声和误差。在实际实施中，子ADC受到增加输出电压范围的静态和动态误差的影响，超出该输出电压范围时，残差放大器必须达到高等级的精度。其结果是，MDAC中使用的量化等级的实际数量是有限的。

传统地，流水线ADC中的子ADC使用FLASH(闪速)架构来实现，以提供具有最小延迟量的适当数量的等级。该方法中的静态子ADC误差源自FLASH ADC中随机的和系统性的比较器偏移。比较器参考电压的随机的和系统性的误差，例如参考阶梯电压中的误差，引起了类似的子ADC以差，事实上导致了额外的比较器偏移。尽管出于性能原因增加子ADC位的数量是可取的，但是这既会增加比较器数量也会增加匹配需求。为了维持合理量的面积和功耗而不校准每个比较器的偏移，FLASH子ADC解决方案实际限制在大约4位。除了静态子ADC误差之外，还存在由于子ADC和MDAC的输入采样之间的定时和带宽失配而导致的第一级的子ADC量化中的动态误差。

如图1的现有技术所示，没有采样保持放大器(SHA)的流水线ADC前端可以节电，但是在子ADC和MDAC电容两者上都执行连续时间至离散时间的采样操作。在高输入频率下，两条路径之间定时或带宽失配将引入附加至静态失配误差的动态误差。在多步式或流水线ADC中，假设误差在超量程边界内，第二和后续级的超量程能力可除去由定时和带宽不匹配引起的误差。然而，随着FLASH比较器偏移，定时和带宽误差增加了残差放大器的输出电压范围。已经证实，可以校准定时和带宽误差；但是这将引入额外的复杂度并且无法解决静态比较器偏移。

需要的是克服上述限制的装置、方法和系统。

发明内容

本发明的各个实施例能够对具有多个级联ADC级的ADC中的静态利动态误差进行校准。ADC级交换校准过程中使用的信息。具体地，本发明的某些实施例提供用来通过利用来自至少一个后续级的反馈信号来对级进行校准。在一个实施例中，反馈信号由量化当前级的输出残差信号的紧随其后的级产生。

可以使用本领域技术人员已知的各种技术来分析该反馈信号的各种相关属性。在本发明的某些实施例中，可通过利用估计模拟输入电压的粗略子ADC和补偿偏移电压的精细子ADC来提高校准过程的速度。

附图说明

将参考本发明的实施例，本发明的示例可以在附图中示出。这些图旨在举例说明而非限制。虽然通常在这些实施例的内容中描述本发明，应当理解的是，这并不旨在将本发明的范围限制在这些具体实施例。

图1是没有采样保持放大器的现有技术中的流水线ADC第1级的框图。

图2A是理想比较器阈值的示例性残差图。

图2B是示出残差图上偏移误差的影响的示例性残差图。

图3是根据本发明的各个实施例的子ADC比较器偏移校准的框图。

图4是通过电压或电流控制比较器偏移的现有技术示例。

图5是使用SAR子ADC架构来消除定时失配的流水线级的现有技术示例。

图6是根据本发明的各个实施例的去除子ADC和MDAC采样操作之间的定时失配误差的粗略/精细子ADC的示例性框图。

图7是根据本发明的各个实施例的用于动态定时误差和精细确定(decision)静态误差的后台(background)校准的粗略/精细子ADC的示例性框图。

图8是根据本发明的各个实施例的用于4.5位流水线级的粗略/精细子ADC配置的示例性框图。

图9是根据本发明的各个实施例的用于动态定时误差和精细确定静态误差的后台校准的粗略/中等/精细子ADC的示例性框图。

图10是根据本发明的各个实施例的粗略/精细子ADC的示例性时序图。

图11是示出根据本发明的各个实施例的粗略和精细确定与电容连接之间的示例性映射的表。

图12是根据本发明的各个实施例的粗略/精细子ADC的说明性过程的流程图。

具体实施方式

在以下的描述中，出于说明的目的，列出了具体的细节以便理解本发明。然而，本发明可以在没有这些细节的情况下实施对本领域技术人员而言是显而易见的。本领域技术人员应当认识到，下述本发明的实施例可以以各种方式，以及可使用各种装置来实施。本领域技术人员还应当认识到，额外的修改、应用和实施例也落在本发明的范围内，如同本发明可在其他领域提供实用性。因此，下述的实施例是对本发明具体实施例的说明并且旨在避免使本发明模糊不清。

说明书中引用的“一个实施例”或“实施例”表示结合实施例所描述的具体特征、结构、特性或功能包括在本发明的至少一个实施例中。说明书中不同地方出现的短语“在一个实施例中”，“在实施例中”或类似短语不必都指同一实施例。

此外，图中部件之间或方法步骤之间的连接不限于有效的直接连接。相反，在不脱离本发明教导的情况下，图中所示部件之间或方法步骤之间的连接可通过向其添加中间部件或方法步骤来进行修改或另外的改变。

图1是没有采样保持放大器的现有技术的流水线ADC第1级100的框图。对于具有4个比较器FLASH和2倍增益的流水线级，图2A和2B中示出了子ADC静态误差的影响。

图2A是理想比较器阈值的示例性残差图200。设置四个比较器阈值以使得级输出电压残差范围总是在±V_REF/2之间。

图2B是示出残差图上比较器偏移的影响的示例性残差图250。如图所示，第三比较器的阈值电压过大，超过的量等于V_OS3。在这和情况下，中心残差区域从-V_REF/2扩展至+V_REF/2+2V_REF/2。

在一个实施例中，假设输入信号的采样电压电平在V_REF/4和V_REF/4+V_OS3之间，由后续ADC级的组合的数字输出代码来检测图2B中超过+V_REF/2的理想值的输出残差的延伸。在数字输出代码超过预定阈值的情况下，反馈控制信号来表明第三比较器偏移过大。利用简单的DAC或其他对V_OS3影响的补偿，可适当地增加或者减少控制该特定DAC的数字寄存器。类似地，反馈一控制信号来表明特定的比较器的阈值过低，并且然后向相反方向修改用于该阈值的数字寄存器。当检测到输出电压范围没有违规时，数字累加器维持其当前值。通过这种方式，为每个比较器创建负反馈回路来控制其各自的有效阈值。

在上述的实施例中，来自后续级的完整数字输出代码用于确定比较器阈值的一致性(compliance)。然而，在许多情况下，不需要准确设置用于偏移控制回路的一致性阈值，并且仅来自紧随其后的级的子ADC位的确定就足以实现该反馈。例如，在四个子ADC等级的情况下，顶部和底部比较器的确定可以用来表明输出电压残差超出了范围。增加子ADC等级的数量允许对残差范围进行更严格的控制。该实施例可以简化数字逻辑需求并显著地减小反馈延迟。

图3是根据本发明的各个实施例的子ADC比较器偏移校准300的框图。第N级的输出残差例如由后续的第N+1级的子ADC316来量化。被交换回第N级的信息可以包括：后续的第N+1级的子ADC316的输出的完整记录、其子集或者多个后续数字化级的组合。例如，第N级用于做出确定的信息可以只包括上溢出和下溢出状态位，其中状态位可用于或不用于ADC输入信号的整体数字化。

在一个实施例中，子ADC304包括比较器阵列，每个比较器具有可从模拟输入电压信号302(Vin)中减去的独立可控偏移电压。比较器偏移电压由DAC306控制，DAC306位于子ADC304的反馈路径中。子ADC304的输出发送到DAC310，其形成MDAC的一个输入。MDAC的输出由残差放大器314控制。由误差映射逻辑312寄存子ADC304的输出以供使用。误差映射逻辑312例如从具有流水线延迟324的后续的第N+1级的子ADC316接收信息，以确定哪个比较器的偏移过高或过低。与从第N+1级反馈的信息相关联的反馈路径中的流水线延迟被标记为图3中的Z^-1模块324。由于这个延迟，利用用于正确对准的误差映射逻辑312来适当地寄存来自第N级的子ADC304的数据。

误差映射逻辑312耦合至偏移校准回路，该偏移校准回路可以经由偏移累加器322来在数字域中增大或减小每个DAC310的值。数字累加器322的大小和增益可以根据具体实施方式而改变。为了避免偏移控制中的极限环振荡(limit cycle oscillation)，数字偏移累加器322可以具有比偏移控制机制多至少1位的精确度，或者连贯误差可以被独特地处理。此外，可以使用除简单累加器之外的方法。替代方法可以包括：抽取器、非线性数字控制技术、以及累加和转储。这些方法也可以用来减少功率消耗。然而，在先进的CMOS工艺中，通常可以忽略数字逻辑和功率消耗的量。

在一个实施例中，在子ADC304中可以存在所有比较器的有效系统性偏移。如果模拟输入电压302或模拟输入电压302的估计，以在估计和实际输入电压302之间存在固定差的方式被采样，则可能导致子ADC304的输出和期望的子ADC输出之间的系统性偏移。例如，当模拟输入电压302等于用两相过零检测器电路实现的前级的残差放大器的输出电压，并且在第一相位末端采样输入电压302时，可能发生该系统性偏移。当这样的系统性偏移发生时，多个数字累加器322和DAC306可以组合到单个偏移控制路径中。

本领域技术人员可使用多种技术来数字地控制或调整比较器的偏移。这些技术可以包括：在动态锁存输出负载中引入差分电容，在比较器差分输入对的输出处的差分电流求和，或控制提供给比较器的参考电压。作为示例，图4例示了用于在电压域或电流域中调整用作比较器电路的前置放大器的公知全差分放大器的偏移的两种方法。可以使用电流偏移I_OS或电压偏移V_OS或两者的结合来实现参考前置放大器的输入的偏移。

本发明的各种实施例也解决了校准过程中的定时约束。现有技术方案通过组合路径来为子ADC使用逐次逼近寄存器(SAR)算法，以解决MDAC采样电容和子ADC之间的定时失配。

图5示出了使用SAR子ADC架构以消除定时失配的流水线级的现有技术示例。在残差放大阶段期间传统使用的MDAC电容器也用于SAR子ADC的确定。在此架构中，来自子ADC确定的试探参考电荷通过MDAC从采样电荷中减去，并且将差提供给单个比较器。通过逐次逼近算法做出多个确定，直到残差放大达到期望的区域为止。这样的SAR结构的缺点是需要一系列地做出若干个确定，这对流水线ADC的最高工作频率有负面影响。因此，提供工具以减轻定时失配并减小对流水线最高工作频率的影响将是有利的。

图6是根据本发明的各个实施例的除去子ADC利MDAC采样操作之间的定时失配误差的粗略/精细子ADC的示例性框图。在一个实施例中，首先，由粗略闪速子ADC进行的粗略多级确定估计输入信号601(Vin)，作为粗略估计602。假设精细估计603初始为零，DAC609将粗略参考电荷施加于MDAC电容器612，从而从输入信号中减去粗略估计并产生残差误差606。其次，具有一个或多个比较器的精细子ADC604做出精细确定603，所述比较器的输入直接地或间接地耦合至残差误差606。然后，精细确定603直接在数字域中或者与等同DAC功能并行地与粗略确定602结合，并且残差误差606随后被细化作为提供给残差放大器608的输入。虽然输入信号601的粗略估计602对定时失配是敏感的，但精细确定606基于由MDAC电容器所采样的电荷，其结果是，精细确定606对定时失配不敏感。精细确定606中校正的范围应该覆盖从静态源和动态源两者产生的预期误差。不同于图1所示的现有技术的结构，图6的实施例包括减轻定时失配的附加比较步骤。然而，与图5的现有技术中的SAR方法相比，精细子ADC604中的附加比较步骤为子ADC确定总共提供了若干个更多的位。这使得时间得以节省并且与现有技术相比，可获得的最高工作频率相对更高。

图7是根据本发明的各个实施例的用于动态定时误差和精细确定静态误差700的后台校正的粗略/精细子ADC的示例性框图。在一个实施例中，精细子ADC710的精细确定比较器偏移可以通过本领域技术人员公知的技术在前台(foreground)被校准，或利用前述的校准技术在后台被校准，或通过两者任意结合被校准。本领域技术人员应当意识到，所提出的后台校准技术也可以应用于图5的SAR子ADC架构。对精细子ADC710限定校准允许功率和面积被优化，因为粗略确定中的变化可通过精细确定来校正，并且精细确定中的变化可以被校准。其结果是，可以优化所有比较器的品体管尺以主要增大速度而仅其次考虑失配。

粗略/精细子ADC架构的好处是比较器偏移校准只用于相对少数量的比较器，使得能够简单地实现校准。对于具有5位分辨率的大型FLASH子ADC，每个比较器具有6位的校准需要2048(2⁵×2⁶)个DAC元件和192(2⁵×6)个触发器，这对于ADC的敏感区域中的布局和数字内容两者而言是累赘的。对于具有相同数量的校准位数的2位精细子ADC，只需要256(2²×2⁶)个元件和24(2²×6)个触发器。

虽然在粗略和精细确定之间具有重叠是有利的，但是由于噪声，最小化MDAC中需要的电容器的数量也是有帮助的，因为MDAC电容中的任何增大增加了MDAC的输出的噪声。因此，在一个实施例中，如图8所示，通过经由数字逻辑修改其状态来重复使用MDAC电容器，而非将精细子ADC输出简单连接至额外的电容器。

图8是根据本发明的各个实施例的用于4.5位流水线级的粗略/精细子ADC结构的示例性框图。在一个实施例中，4.5位残差由具有1位重叠冗余的4位粗略子ADC802和2位精细子ADC804构成。粗略子ADC802做出粗略级确定，粗略级确定包括N_COARSE个等于1的确定，和16-N_COARSE个等于0的确定，其中N_COARSE是粗略比较器的数量。16个确定中的每一个映射到一对电容器，使得正极性的2N_COARSE个电容器连接到V_REF，并且负极性的32-2N_COARSE个电容器连接到V_REF-。然后，粗略子ADC802的电荷估计提供给精细子ADC804，使得精细子ADC804可以做出确定(D_FINE[3：0])并且可相应地校正电容器阵列连接。

根据本发明各个实施例，在图10中示出了代表性的时序图以例示粗略和精细确定排序。当“V_IN跟踪”为高时跟踪模拟输入信号，然后在下降沿采样输入信号。片刻后，做出粗略确定并且D_COARSE可提供给MDAC，从而可以在合适的稳定时间后做出精细确定。当使得D_FINE可用时，在半个时钟周期的剩余时间中可完成最终残差输出电压放大。

如图9所示，在可替换的实施例中，存在由粗略920、中等904和精细906分辨率子ADC做出的三个序列位-确定。虽然不是必须，但是期望每个子ADC有多个等级或比较，从而以尽可能少的确定接近最终量化估计。该实施例的优点在于减少了用于每个序列确定的硬件或比较器数量，而缺点是所有子ADC的更大的延迟。在该实施例中，只校准精细确定的偏移。在其他实施例中，通过使用同一级的精细确定，可以额外地校准中等确定的偏移。

图11是根据本发明各个实施例的示出粗略和精细确定与电容连接之间的示例性映射的表。考虑D_FINE[3：0]＝4'b0011的情况，电容器被正确地配置且不需要修改。如果D_FINE[3：0]＝4'b0111，则指示一个具有正极性的电容器需要连接到V_REF+而不是V_REF-。如果无论粗略确定如何都指定D_Cs[31]为1，那么如果在精细确定(D_COARSE[15]＝1)之前D_Cs[31]等于1，这代表没有改变。然而，这种情况在采样的输入信号大于ADC满量程时出现，这使ADC饱和并处于无效状态。在D_FINE[3：0]＝4’b1111的情况下，可以为D_Cs[30]做出类似的指定，并且对于相反的情况，可以对D_Cs[1]和D_Cs[0]适应相同的逻辑。

以上建议的逻辑布置优选于根据严格的32等级温度计码(thermometer code)以精准的顺序校正D_Cs，因为其显著地简化了逻辑复杂度和延迟。当需要校准电容器失配时，该布置可能给校准引擎和逻辑带来略微更多的复杂度。然而，出于定时目的校正逻辑不处于关键路径中，并且与从子ADC到MDAC电容器的简单映射逻辑的优点相比，所增加的复杂度是非常适度的。

尽管上面的示例示出了如何结合16个粗略等级和4个精细级来表示32个全局等级，应当理解，可以使用粗略等级和精细等级的许多组合。例如，由于粗略等级和精细等级之间的重叠，设计者可以选择忽略2个极端的粗略确定，同时保持所有32个输出情况的精准确定。而且，可以根据应用需求来交换或平衡粗略和精细确定之间的等级数量。最后，产生的等级的最终数量是设计确定，并不局限于32个或任何其他数量。

在图8所示的一个实施例中，单个参考电压施加于精细子ADC和残差放大器两者。然而，应当理解，在精细确定之前或期间的时间内，可以使用连接到快速稳定复制参考的额外开关。这样的复制参考可递送MDAC电容器充电所需的大部分的电荷，从而减少残差放大期间从精确参考源递送的参考电荷量。或者，可在粗略和精细确定之间增大单个的参考电压以有助于粗略稳定。然而，在精细子ADC确定期间参考源的误差增大了输出残差电压范围的变化，这在设计期间应当考虑。

应当理解，在精细确定期间，偏移可能有意或无意地提供给子ADC的比较器。假设该偏移在不同采样之间是相对一致的，其与比较器偏移自身相比在数学上没有任何区别，并且可通过观察如上所讨论的产生的输出残差电压范围来去除。作为示例，在使用过零检测器的流水线级中的输出复位操作可以通过将图8中的一个C_FB电容器连接至正电源，另一个连接至负电源，来有意地对子ADC引入系统性偏移。可以使用这个有意的偏移来确保残差放大期间的一致的或期望的初始状态。也可很容易的想到用于精细确定之前的时间的其他用途，包括准备用于放大的残差放大器。

由于残差放大器和精细确定比较器共享关于输入信号的信息，可以在两功能之间共用前置放大器。在这种情况下，有效的比较器偏移可能由前置放大器的增益来减小。前置放大器将需要在可以做精细确定之前完全稳定，从而不在比较器偏移校准环中引入依赖于数据的变化。

虽然如前所述，对于流水线ADC而言，比较器偏移的后台校正和使用粗略/精细子ADC具有明显的益处，但是本领域技术人员应当理解，其他ADC架构也可以受益于本发明。例如，本发明提出的后台偏移校准技术也可应用于图5的SAR子ADC架构。此外，粗略/精细方法可适用于SAR ADC中的第一确定，其中精细确定的校准在使用或不使用残差放大器时可由后续位确定来校准。

图12是根据本发明各个实施例的粗略/精细子ADC的说明性过程的流程图。在步骤1202，可以由粗略子ADC接收模拟输入电压。

在步骤1204，粗略子ADC对模拟输入电压进行量化，具产生数字估计信号。

在步骤1206，精细子ADC接收取自残差放大器的输入电压的电压，以在步骤1208对其进行量化。在步骤1210，该量化信号添加到量化的模拟输入电压以产生数字估计电压。

在步骤1212，数字估计电压施加于DAC，DAC在步骤1214产生源于数字估计电压的模拟估计电压。

在步骤1216，从模拟输入电压中减去模拟估计电压以便产生残差输出电压，残差输出电压可被放大以用于后续步骤中的进一步处理。应当理解，步骤1202-1216的顺序对于本发明并非至关重要。

本领域技术人员应当理解，前面的示例和实施例是示例性的，是出于说明和理解的目的，而不是限制本发明的范围。其目的是，对本领域技术人员而言在阅读本发明的说明书和研究了本发明的附图之后显而易见的所有的置换、增强、等同、组合和相关改进都包含在本发明的实质精神和范围内。因此，其用意在于未来非临时性申请的权利要求将包括所有这些落入本发明实质精神和范围内的修改、置换和等同。

Claims

1.一种模数转换器(ADC)，包括：

包括子模数转换器的第一子模数转换器级，所述第一子模数转换器级被耦合以接收可变模拟输入电压和第一反馈信号，所述第一子模数转换器级响应于所述第一反馈信号而输出模拟输出电压残差信号，所述第一反馈信号包括指示偏移电压是否超过预定值的数字输出代码；

耦合至所述第一子模数转换器级的第二子模数转换器级，所述第二子模数转换器级对所述模拟输出电压残差信号进行量化并产生所述第一反馈信号；以及

偏移校正电路，其接收所述第一反馈信号并产生偏移信号，所述偏移信号从所述可变模拟输入电压中减去并反馈给所述子模数转换器。

2.根据权利要求1所述的模数转换器，其中，所述子模数转换器包括多个比较器。

3.根据权利要求2所述的模数转换器，其中，所述偏移信号被系统性地施加给所述多个比较器。

4.根据权利要求1所述的模数转换器，其中，所述偏移校正电路进一步包括：

误差映射逻辑，其被耦合以响应于所述数字输出代码而产生多个控制信号；以及

耦合至所述误差映射逻辑的数字累加器，所述数字累加器响应于所述多个控制信号而增大或减小所述偏移信号，其中所述偏移信号对于所述第一子模数转换器中的一个或多个比较器而言是能够独立控制的。

5.根据权利要求1所述的模数转换器，其中，所述偏移校正电路包括数模转换器。

6.根据权利要求1所述的模数转换器，其中，所述数字输出代码包括至少来自所述第二子模数转换器级的子模数转换器等级的子集。

7.根据权利要求6所述的模数转换器，其中，所述子模数转换器等级的子集包括过状态位和欠状态位。

8.根据权利要求6所述的模数转换器，其中，所述数字输出代码包括至少来自所述第二子模数转换器级的子模数转换器的确定输出信号。

9.根据权利要求4所述的模数转换器，其中，所述子模数转换器产生利用所述误差映射逻辑寄存的、从所述子模数转换器的输出信号采样的输出信号。

10.一种模数转换器(ADC)，包括：

粗略子模数转换器，其耦合以接收模拟输入电压，所述粗略子模数转换器产生所述模拟输入电压的第一估计信号；

乘法数模转换器(MDAC)电路，其被耦合以接收所述第一估计信号和第二估计信号以产生放大器输入电压，所述乘法数模转换器电路包括放大器和第一加法器，所述第一加法器从所述模拟输入电压中减去模拟电压以产生放大器输入电压；

精细子模数转换器，其被耦合至所述放大器的输入以产生来自所述放大器输入电压的量化信号；以及

第二加法器，其被耦合在所述粗略子模数转换器和所述精细子模数转换器之间，所述第二加法器耦合所述第一估计信号和所述量化信号以产生所述第二估计信号，其中所述精细子模数转换器的输入参考范围大于所述粗略子模数转换器的量化步长。

11.一种模数转换器(ADC)，包括：

第一子模数转换器级，其被耦合以接收可变模拟输入电压和第一反馈信号，所述第一子模数转换器级响应于所述第一反馈信号而输出模拟输出电压残差信号，所述第一反馈信号包括指示一个或多个偏移电压是否超过预定值的数字输出代码，所述第一子模数转换器级包括：

耦合至所述反馈信号的精细子模数转换器，所述精细子模数转换器对所述偏移电压进行补偿；

耦合至所述精细子模数转换器的偏移校正电路，所述偏移校正电路对所述精细子模数转换器进行控制；

乘法数模转换器(MDAC)电路，其被耦合以接收可变模拟输入信号和粗略子模数转换器输出信号，从而产生用于后续子模数转换器级的第二模拟输出电压残差信号；以及

粗略子模数转换器，其被耦合以接收所述可变模拟输入信号，所述粗略子模数转换器向所述乘法数模转换器电路提供参考电荷；以及

耦合至所述第一子模数转换器级的第二子模数转换器级，所述第二子模数转换器级对所述模拟输出电压残差信号进行量化并产生所述第一反馈信号。

12.根据权利要求11所述的模数转换器，其中，所述粗略子模数转换器耦合至电容器阵列，并且所述精细子模数转换器的确定输出耦合至所述电容器阵列的子集。

13.根据权利要求11所述的模数转换器，其中，所述精细子模数转换器在上电条件下被校准。

14.根据权利要求11所述的模数转换器，其中，一组乘法数模转换器电容器通过经由数字逻辑修改它们的状态而被重复使用。

15.根据权利要求11所述的模数转换器，进一步包括与所述精细子模数转换器共用公共前置放大器的残差放大器。

16.根据权利要求11所述的模数转换器，进一步包括耦合在所述第一子模数转换器级内的中等子模数转换器。

17.根据权利要求16所述的模数转换器，其中，通过使用所述精细子模数转换器的确定输出信号来校准所述中等子模数转换器。

18.一种校准模数转换器(ADC)中的子模数转换器误差的方法，所述方法包括：

接收模拟输入电压；

通过将量化的模拟输入电压和量化的放大器输入电压相加来产生数字估计电压；

将所述估计电压施加于数模转换器；

根据所述数字估计电压产生模拟估计电压；

通过从所述模拟输入电压中减去所述模拟估计电压来产生残差输出电压；

放大所述残差输出电压；

利用第二子模数转换器对所述残差输出电压进行量化；

产生反馈信号以提供第一子模数转换器误差的估计；以及

施加所述反馈信号以对所述第一子模数转换器误差进行校正。

19.根据权利要求18所述的校准所述模数转换器中的子模数转换器误差的方法，所述方法进一步包括：对精细子模数转换器执行比较器偏移校准。

20.根据权利要求19所述的校准所述模数转换器中的子模数转换器误差的方法，其中，所述比较器偏移校准的所述执行进一步包括：接收来自后续子模数转换器级的数字输出代码。

21.根据权利要求19所述的校准所述模数转换器中的子模数转换器误差的方法，其中，在后台进行所述比较器偏移校准的所述执行。

22.根据权利要求19所述的校准所述模数转换器中的子模数转换器误差的方法，其中，所述比较器偏移校准的所述执行涉及所述模数转换器的比较器的子集。

23.根据权利要求19所述的校准所述模数转换器中的子模数转换器误差的方法，进一步包括：在执行所述比较器偏移校准之前，至少向子模数转换器比较器的子集提供偏移。