KR101277558B1 - 레인지―스케일링 기법이 적용된 파이프라인 구조의 ａｄｃ - Google Patents

Abstract

본 발명의 기술분야는 ADC에 관한 것으로, 보다 상세하게는 입력 아날로그 신호에 대한 레인지-스케일링 기법이 적용되는 파이프라인 구조의 ADC에 관한 것이며, 특히 단일의 기준 전압만을 이용하여 입력 아날로그 신호에 대한 레인지-스케일링이 가능한 파이프라인 구조의 ADC에 관한 것이다.
본 발명에 의한 레인지-스케일링 기법은 단일의 기준 전압(V_REF)과 스위치드-커패시터 회로를 이용하여 구현되므로, 기준 전압 구동 회로의 전압 여유로 인한 입력 아날로그 신호의 범위가 제한되는 문제를 해결함으로써 낮은 전원 전압에서 고해상도 ADC 구현에 가장 큰 문제가 되었던 SNR을 최대로 할 수 있다. 또한, 단일의 기준 전압만을 사용하므로 기준 전압에 대한 추가적인 보정이 필요 없으며, 기준 전압 구동 회로의 개수를 기존의 레인지-스케일링 기법에 비해 반으로 줄일 수 있다. 따라서 본 발명에 의한 레인지-스케일링 기법이 적용된 ADC를 칩으로 구현하는 경우의 칩 면적과 소모 전력을 최소화시킬 수 있다.

Description

레인지―스케일링 기법이 적용된 파이프라인 구조의 ＡＤＣ{Analog-to-Digital Converter using range-scaling method}

본 발명의 기술분야는 Analog-to-Digital Converter(ADC)에 관한 것으로, 보다 상세하게는 입력 아날로그 신호에 대한 레인지-스케일링 기법(range-scaling method)이 적용되는 파이프라인 구조의 ADC에 관한 것이며, 특히 단일의 기준 전압만을 이용하여 입력 아날로그 신호에 대한 레인지-스케일링이 가능한 파이프라인 구조의 ADC에 관한 것이다.

최근 무선 통신 기술이 발전함에 따라 사용자의 환경과 요구에 맞추어 무선 근거리망 기술(IEEE 802.11b), 무선 전송 기술, 3세대 및 4세대 Wideband Code Division Multiple Access(WCDMA)와 Global System for Mobile communication(GSM) 등 많은 종류의 무선 통신 시스템이 개발되고 있다. 이러한 기술들의 통합 서비스 및 표준화를 구현하기 위하여 단일 하드웨어 플랫폼에 소프트웨어 변경만으로 다양한 무선 통신 시스템을 수용 및 통합 할 수 있는 차세대 통신기술인 Software Defined Radio(SDR) 기술 관련 연구가 진행되어 왔다.

다양한 기존의 표준이나 신규 표준을 지원할 수 있는 SDR 시스템은 하드웨어 교체 없이 소프트웨어 변경만으로 재구성이 가능한데, 이때 RF 수신단을 디지털 신호로 처리하기 위해서는 RF 신호를 충분한 해상도와 넓은 대역폭을 가지고 기저 대역(baseband) 또는 낮은 중간 주파수(intermediate frequency) 단으로 직접 하향 변환할 수 있게 해주는 고성능 ADC가 필수적이다.

SDR 시스템 응용에 필요한 ADC는 최소한 14비트 수준의 고해상도를 가지면서 샘플링 속도가 100[MS/s] 이상의 수준이어야 하며 Programmable Down Conversion(PDC), SDR 시스템에 사용되는 대규모 디지털 회로와 함께 집적이 가능하도록 되도록 적은 전력 소모와 작은 면적이 요구된다.

본 발명은 상기한 요구에 부응하기 위해 창안된 것으로, 본 발명이 해결하려는 과제는 고성능 ADC의 구현과 아울러 고성능 ADC의 소모 전력 및 구현 면적을 최소화시킬 수 있는 ADC를 제안하는 것이다.

상기와 같은 과제를 해결하기 위한 본 명세서에서 개시하는 ADC는 디지털화 대상 입력 아날로그 신호의 레인지 스케일링(range scaling)을 단일의 기준 전압만을 이용하여 행하도록 하여 본 발명의 과제를 해결한다.

상기 ADC의 입력 단에서는 Sample-and-Hold Amplifier(SHA)를 제거하는 것이 본 발명의 과제를 해결함에 바람직하다.

상기 입력 단의 Multiplying D/A Converter1(MDAC1) 및 FLASH1 ADC의 샘플링 스위치에는 게이트-부트스트래핑(gate-bootstrapping) 회로가 구비되는 것이 본 발명의 과제를 해결함에 바람직하다.

상기 FLASH1 ADC는 다수의 래치(latch)만을 사용하여 구현되는 것이 본 발명의 과제를 해결함에 바람직하다.

상기 MDAC1에는 상기 단일의 기준 전압만으로 D/A 변환을 하는 스위치드-커패시터(switched-capacitor) 회로가 구비되는 것이 본 발명의 과제를 해결함에 바람직하다.

상기 FLASH1 ADC는 다수의 기준 전압 발생기(reference generator)와 래치를 통해 상기 단일의 기준 전압으로부터 다수의 단계별 기준 전압을 생성하는 것이 본 발명의 과제를 해결함에 바람직하다.

상기 ADC의 최종 단의 FLASH4 ADC는 2단 기준 전압 선택 기법을 적용하는 것이 본 발명의 과제를 해결함에 바람직하다.

본 발명에 의한 레인지-스케일링 기법은 단일의 기준 전압(V_REF)과 스위치드-커패시터 회로를 이용하여 구현되므로, 기준 전압 구동 회로의 전압 여유로 인한 입력 아날로그 신호의 범위(range)가 제한되는 문제를 해결할 수 있을 뿐만 아니라 낮은 전원 전압에서 고해상도 ADC 구현에 가장 큰 문제가 되었던 Signal-to-Noise Ratio(SNR)을 최대로 할 수 있다. 또한, 단일의 기준 전압만을 사용하므로 기준 전압에 대한 추가적인 보정이 필요가 없어 기준 전압 구동 회로의 개수를 기존의 레인지-스케일링 기법에 비해 반으로 줄일 수 있다. 따라서 본 발명에 의한 레인지-스케일링 기법이 적용된 ADC를 칩으로 구현하는 경우, 칩 면적과 소모 전력을 최소화시킬 수 있다.

도 1은 본 발명에 의한 ADC의 전체 구성을 제시한 도면이다.
도 2는 기존의 레인지-스케일링 기법의 설명을 위해 제시한 도면이다.
도 3은 본 발명에 의한 레인지-스케일링 기법의 설명을 위해 제시한 도면이다.
도 4는 샘플링 부정합 문제를 최소화하기 위한 ADC의 입력 단 회로의 구성을 제시한 도면이다.
도 5a는 MDAC1에 구비되는 스위치드-커패시터 회로의 일례로, 샘플링 동작 모드에서의 스위치드-커패시터 회로이다.
도 5b는 MDAC1에 구비되는 스위치드-커패시터 회로의 일례로, 증폭 동작 모드에서의 스위치드-커패시터 회로이다.
도 6은 단일의 기준 전압으로부터 다수의 단계별 기준 전압을 생성하기 위해 FLASH1 ADC에 구비되는 기준 전압 발생기의 구성을 제시한 도면이다.
도 7은 본 발명에서의 FLASH1 ADC의 구성을 제시한 도면이다.
도 8은 본 발명에 의한 ADC의 최종 단에 구비되는 6비트 FLASH4 ADC의 구성을 제시한 도면이다.
도 9는 본 발명에 의한 기준 전압 구동 회로를 사용한 온-칩 기준 전류 및 전압 회로(on-chip I/V reference)의 도면이다.
도 10은 본 발명에 의한 ADC를 칩으로 집적했을 때의 칩 레이아웃의 일례를 제시한 도면이다.
도 11은 본 발명에 의한 ADC의 시뮬레이션 결과의 일례를 제시한 도면이다.

본 발명을 실시하기 위한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하려는 과제의 해결 방안의 개요를 우선 제시한다.

고성능 ADC의 저전력 소모 및 소면적 구현은 본 발명이 해당하는 기술분야에서 언제나 화두가 되어 왔으며, 이를 실현하기 위하여 매우 다양한 기법들이 제안되었거나 실시 중에 있다.

고성능 ADC는 통상 14비트 이상의 고해상도와 100[MS/s] 수준의 샘플링 속도를 만족하며, 파이프라인(pipeline) 구조를 통해 주로 구현되고 있다. 특히 기존의 고속 고해상도 ADC는 Dual Gate-Oxide(DGO) CMOS 공정이나 thick gate 소자 같이 3[V] 이상의 높은 전원 전압을 사용할 수 있는 CMOS 공정 및 소자를 이용하거나 BiCMOS 공정을 이용하여 구현하였다.

그러나 공정 기술의 발달로 디지털 소자의 전력 소모가 줄어들고 면적이 작아지는 경향 및 전원 전압이 점차 낮아지는 경향을 고려할 때, 상기한 CMOS 공정 및 소자를 이용하거나 BiCMOS 공정을 그대로 이용하여 낮은 전원 전압의 고성능 ADC를 구현하기에는 무리가 따르므로 디지털 영역에서의 보정 기법을 적용하는 것이 최근 추세이다. 상기한 CMOS 공정 및 소자를 이용하거나 BiCMOS 공정을 이용할 경우, 상기한 디지털 영역에서의 보정 기법이 없이 14비트 수준의 고성능을 만족시키는 사례도 있으나 많은 전력 소모와 대면적 구현이라는 단점을 수반한다. 또한, 상기한 보정 기법을 사용할 경우 디지털 영역의 오차 신호 처리를 위한 가상 난수 발생 회로나 오차를 정확히 계산하고 보정을 하기 위한 후처리 회로 등의 추가로 인해 전체적인 회로가 커지고 동작이 복잡해져 집적에 불리하다.

본 발명은 상기한 보정 기법을 사용하지 않으면서 1.2[V]의 수준의 낮은 전원 전압을 사용할 수 있는 CMOS 공정을 이용하여 14비트 해상도에서 100[MS/s]의 샘플링 속도를 만족시키는 고성능 ADC를 제공하며, 요구되는 해상도 및 속도 사양에서 전력 소모와 면적을 최소화하는 4단 파이프라인 구조의 ADC를 제공한다.

한편, 기존의 1.2[V] 수준의 낮은 전원 전압을 사용하는 ADC에서 낮은 사용 전원 전압에 상응하는 작은 범위의 입력 아날로그 신호를 처리함으로써 발생할 수 있는 SNR의 저하 문제를 해결하기 위해 본 발명에서는 레인지-스케일링 기법을 변형하여 적용한다. 기존의 레인지-스케일링 기법의 경우 ADC 내에서 사용되는 입력 신호 범위 및 입력 신호 범위의 1/2로 스케일링된 신호 범위 등 두 개의 범위에 있는 신호를 처리하기 위해 두 개의 기준 전압을 사용하기 때문에 각 기준 전압간의 부정합에 의해 발생할 수 있는 성능 저하에 대비하기 위해 추가적인 보정이 필요하며, ADC가 소모하는 전력에 준하는 높은 전력을 소비하는 기준 전압 구동 회로의 개수가 많다는 단점이 있다.

반면, 본 발명에 의한 레인지-스케일링 기법은 추가적인 보정 없이 단일의 기준 전압만을 사용하여 상기한 두 개의 범위에 있는 신호를 처리한다. 여기서 두 개의 범위에 있는 신호란 각각 2[V_p-p] 크기를 갖는 입력 아날로그 신호로서 FLASH1 ADC와 MDAC1에서 처리되는 신호와 1[V_p-p] 크기를 갖는 아날로그 신호로서 FLASH2 ADC, FLASH3 ADC, FLASH4 ADC, MDAC2, MDAC3에서 처리되는 신호를 의미한다. 이들에 관한 자세한 사항은 하기에서 언급될 것이다.

단일의 기준 전압만을 사용하여 ADC 내부에서 처리되는 신호 범위의 두 배에 해당하는 입력 아날로그 신호의 범위를 절반으로 스케일링함으로써 ADC의 SNR을 향상시킴과 동시에 기준 전압 구동 회로 개수의 감소에 따라 전력 소모를 크게 줄일 수 있다.

또한 ADC의 입력 단에서 SHA를 제거하여 전력 소모 및 면적을 최소화하였으며, 입력 단 MDAC1 및 FLASH1 ADC의 샘플링 스위치에는 동일한 게이트-부트스트래핑 회로를 적용하고 충분히 작은 시정수를 갖도록 설계하여 SHA를 제거한 구조에서 흔히 발생하는 샘플링 신호의 부정합 및 왜곡 현상을 최소화할 수 있다. 또한, 고해상도 구현을 위해 파이프라인 구조의 마지막 단인 6비트 FLASH4 ADC는 최상위 1비트를 먼저 결정한 뒤, 나머지 하위 5비트를 결정하는 2단 기준 전압 선택 기법을 적용하여 전력 소모 및 면적을 획기적으로 줄일 수 있다.

이하, 본 발명을 실시하기 위한 구체적인 내용을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1은 본 발명에 의한 ADC의 전체 구성을 제시한 도면이다.

본 발명에 의한 ADC는 14비트의 고해상도와 100[MS/s] 수준의 샘플링 속도를 만족시키는 ADC이며, 도 1에 제시된 바와 같이 첫 번째 단에서 3비트를 결정하고, 두 번째 및 세 번째 단에서 각각 4비트씩을 결정하며 네 번째 단(마지막 단)에서 6비트를 결정하는 4단 파이프라인 구조를 가진다.

본 발명에 의한 ADC는 전력 소모 및 칩 면적의 최소화를 위해 샘플링 부정합을 줄이기 위한 추가적인 클록이 필요가 없는 SHA-free 구조(SHA를 제거한 구조)를 가지며, SNR 향상을 위해서 ADC 내부에서 처리되는 신호의 두 배 크기에 해당하는 입력 아날로그 신호(V_IN)를 다루기 위해 단일의 기준 전압을 사용하는 레인지-스케일링 기법을 제안하여 2[V_P-P]의 입력 신호를 인가 받은 후, 기존 구조의 4배 대신 2배의 잔류 전압 증폭을 통해 두 번째 단 이후는 1[V_P-P] 신호를 처리한다.

한편 SHA-free 구조를 구현하기 위해 FLASH1 ADC는 프리앰프(pre-amplifier)없이 래치만으로 구성되며 예상되는 래치 오프셋(offset)을 고려하여 3비트를 결정하도록 한다. 첫 단에서 3비트를 결정함에 따라 마지막 단 FLASH4 ADC는 상대적으로 많은 6비트 해상도로 구성하되 비교기 숫자가 지수적으로 증가하는 단점을 보완하기 위해 2단 기준 전압 선택 기법 및 인터폴레이션(interpolation) 기법을 적용하여 비트 수에 따라 전력 및 면적이 크게 증가하는 FLASH ADC의 구조적 단점을 해결한다.

한편, FLASH1 ADC는 본 발명에 의한 레인지-스케일링 기법을 적용하기 위해서 단일의 기준 전압과 스위치드-커패시터 회로만을 사용하는 커패시터 기반의 FLASH ADC로 구현하며, 두 번째 및 세 번째 FLASH ADC에는 저항 열 공유기법 및 인터폴레이션 기법을 동시에 적용하여 전력 소모 및 면적을 최소화한다.

또한, 본 발명에 의한 ADC는 System-on-a-Chip(SoC) 시스템에 직접 활용이 가능하도록 클록 발생기(clock generator), 기준 전류 및 전압 회로, 분주기(decimator)를 포함한 디지털 교정 회로(digital correction logic) 등을 온-칩(on-chip)으로 집적한다. 이때, 하나의 입력 클록으로부터 두 개의 중첩되지 않는 클록(non-overlapping clock) Q1, Q2는 칩 내부에서 발생시킨다.

본 발명에 의한 레인지-스케일링 기법은 기존과는 달리 단일의 기준 전압만을 사용하기 때문에 기준 전압 구동 회로 수가 기존의 레인지-스케일링 기법에 비해 반으로 줄게 되어, 고속 동작에서 안정적이고 정확한 기준 전류 및 전압을 제공하기 위해 기준 전압 구동 회로의 대역폭을 그만큼 더 넓힐 수 있으며 스위칭 잡음을 줄이기 위해 필수적인 바이패스 커패시터(bypass capacitor)는 칩 외부에서 연결된다. 온-칩 분주기는 ADC 고속 동작 시, 출력 신호를 2분주 또는 4분주로 다운 샘플링 하여 최종 출력 코드를 내보냄으로써 잡음 등의 영향을 최소화시키도록 한다.

<높은 SNR의 확보를 위한 레인지-스케일링 기법>

최근 미세 CMOS 공정의 발달과 더불어 전원 전압도 점차 낮아지고 있다. 이 경우 신호 전압의 동작 여유(margin)가 부족하므로 입력 아날로그 신호의 범위가 제한되는 경향이 있으며 따라서 높은 해상도를 가지는 ADC의 구현은 점점 더 어려워진다. 이는 CMOS 공정의 지속적인 스케일링-다운(scaling-down) 추세로 인해 열잡음, flicker(1/f) 잡음 등의 성분은 줄지 않는데 비해 신호 크기는 점차 작아져 SNR 성능이 제한되기 때문이다. 또한, 고속 고해상도 ADC의 전체 전력 소모에서 많은 부분을 차지하는 광대역 고성능 증폭기가 필수적으로 요구됨에 따라 최근에는 이와 같은 문제들을 한꺼번에 해결 할 수 있는 다양한 디지털 보정 기법이 저전압 설계 기법으로 개발되고 있다. 그러나 디지털 보정 기법을 사용하게 될 경우 전체 시스템의 복잡도가 증가하고 보정을 위한 추가적인 회로에 따르는 면적 및 전력에 대한 비용 또한 적지 않다.

따라서 본 발명은 낮은 전원 전압에서 상기와 같은 보정이 없이도 단일 기준 전압만을 사용하여 내부에서 처리되는 신호(FLASH2 ADC, FLASH3 ADC, FLASH4 ADC, MDAC2, MDAC3에서 처리되는 신호) 범위의 두 배에 해당하는 입력 아날로그 신호의 범위를 스케일링할 수 있는 변형된 레인지-스케일링 기법을 제안한다. 기존의 레인지-스케일링 기법은 하나의 ADC 시스템 내에서 사용되는 두 가지 범위의 신호를 처리하기 위해, 도 2에 제시된 바와 같이, 두 개의 기준 전압(V_HREF, V_REF)이 필요하다. 엄밀히 말해서는 V_HREF의 최고치 V_HREFT와 최저치 V_HREFB, V_REF의 최고치 V_REFT와 최저치 V_REFB의 4개의 기준 전압이 필요하다.

한편, 파이프라인 구조의 ADC에서는, 각 단 MDAC의 D/A 변환 및 잔류 전압 증폭 성능이 ADC 전체 성능에 큰 영향을 미치기 때문에, 잔류 전압 생성을 위해 D/A 변환에 사용되는 기준 전압의 안정성 및 정확도가 매우 중요하다. 따라서 두 개의 기준 전압(엄밀하게는 4개의 기준 전압)을 사용하는 기존의 레인지-스케일링 기법은 두 기준 전압 사이의 부정합으로 인한 성능 저하가 우려되기 때문에 기준 전압에 대한 보정이 추가적으로 필요하다. 또한, 고해상도에서 고속으로 동작하는 시스템 내부 블록에 안정적인 기준 전압을 제공하기 위해서는 넓은 대역폭을 가지는 기준 전압 구동 회로가 필수적으로 사용된다.

이때 기준 전압 구동 회로 설계를 위해 전원 전압과 기준 전압간의 전압 여유가 필요하며, 기존의 레인지-스케일링 기법은 내부에서 처리되는 신호보다 두 배 크기를 갖는 입력 아날로그 신호를 처리함에 따라 두 배 크기의 기준 전압이 추가적으로 요구되어 낮은 전원 전압에 의해 입력 아날로그 신호의 범위가 제한된다. 안정적인 기준 전압을 제공하기 위한 저전압 기준 전압 구동 회로의 설계를 위해서는 최소 0.2[V] 이상의 전압 여유를 필요로 하며, 이때 1.2[V] 전원 전압을 사용하면 최대 기준 전압은 ±0.4[V]이기 때문에 입력 아날로그 신호의 범위는 1.6[V_P-P]로 제한된다.

따라서 본 발명은, 도 3에 제시된 바와 같이, 기준 전압에 대한 보정이 추가적으로 요구되지 아니하면서, 기준 전압 구동 회로의 전압 여유에 의해 입력 아날로그 신호의 범위가 제한되지 않도록 단일의 기준 전압(V_REF)만을 사용하는 레인지-스케일링 기법을 제안한다. 엄밀하게는 단일의 기준 전압(V_REF)의 최대치(V_REFT)와 최소치(V_REFB) 2개의 기준 전압을 사용한다.

본 발명에 의한 레인지-스케일링 기법은 단일의 기준 전압(V_REF)과 스위치드-커패시터 회로를 이용하여 구현되므로, 기준 전압 구동 회로의 전압 여유로 인한 입력 아날로그 신호의 범위가 제한되는 문제를 해결함으로써 낮은 전원 전압에서 고해상도 ADC 구현에 가장 큰 문제가 되었던 SNR을 최대로 할 수 있다. 또한, 단일의 기준 전압만을 사용하므로 기준 전압에 대한 추가적인 보정이 필요가 없어 기준 전압 구동 회로의 개수를 기존의 레인지-스케일링 기법에 비해 반으로 줄일 수 있다. 따라서 ADC를 칩으로 구현하는 경우의 칩 면적과 소모 전력을 최소화할 수 있다.

<샘플링 신호의 부정합을 최소화하기 위한 입력 단 구현>

통상 고해상도 파이프라인 ADC의 입력 단에는 입력 아날로그 신호를 샘플링 할 때, 증폭기 및 커패시터로 이루어진 닫힌 루프의 피드백 동작을 통해 고정된 아날로그 전압을 생성하는 SHA가 사용된다. 이때, SHA를 구성하는 증폭기에 요구되는 해상도 및 동작 속도에서의 DC 전압 이득 및 컷-오프 주파수(f_-3dB)로 인해 많은 전력이 소모되며, SHA 자체에서 생성되는 열잡음 및 증폭기 잡음은 ADC의 전체 SNR을 저하시킨다. 따라서 본 발명에서는 ADC 입력 단에서 SHA를 제거하여 입력 아날로그 신호를 MDAC1 및 FLASH1 ADC의 샘플링 커패시터에 직접 인가한다.

한편, SHA-free 구조에서는 아날로그 신호를 샘플링 할 때 MDAC1 및 FLASH1 ADC의 서로 다른 MOS 스위치에 의한 온-저항(on-resistance) 및 샘플링 커패시터 크기의 차이에 따라 RC 지연 시간의 차이가 발생하며, 이에 따라 샘플링 부정합 문제가 발생할 수 있다. 이러한 샘플링 부정합 문제를 방지하기 위해 본 발명에서는 첫 번째 단의 3비트 MDAC1 및 3비트 FLASH1 ADC의 샘플링 스위치에 도 4에 제시된 바와 같이 게이트-부트스트래핑 회로를 사용하여 스위치 온-저항 크기를 결정하는 MOS 게이트-소스 전압(V_GS)의 변화를 최소화시켜 부정합 문제를 방지한다. 또한 샘플링 스위치에 사용된 게이트-부트스트래핑 회로는 입력 아날로그 신호의 변화에 독립적인 온-저항 값을 갖도록 하여 1.2[V]의 낮은 전원 전압에서도 신호의 왜곡이 없이 14비트 이상의 정확도로 신호를 샘플링 할 수 있도록 한다.

일반적으로 SHA-free 구조에서 ADC 전체 성능에 가장 큰 영향을 미치는 MDAC1의 경우 입력 아날로그 신호(V_IN)를 샘플링 한 후, D/A 변환 및 잔류 전압 증폭을 하는 과정에서 잡음 및 비선형성에 의한 성능 저하를 최소화하기 위해 고성능 증폭기가 요구된다. 이때 요구되는 고성능 증폭기에 낮은 임피던스 기반의 캐스코드(cascode) 주파수 보상 기법을 적용하여 증폭기 자체의 전력 소모를 줄이면서 DC 전압이득, f_-3dB 및 위상 여유 성능을 만족시키도록 한다.

기존의 고해상도 FLASH1 ADC에 사용되는 비교기는 래치의 정적 및 동적 오프셋에 대한 영향을 최소화하기 위해 입력 단에 프리앰프를 사용한다. 이때, FLASH1 ADC는 입력 아날로그 신호(V_IN)와 기준 전압(V_REF)을 비교하여 프리앰프를 통해 그 차이를 증폭하는 시간이 필요하다. 이 특성으로 인해 SHA-free 구조에서는 MDAC1과의 샘플링 부정합 문제가 발생하여 추가적인 타이밍 회로가 필요하게 된다. 그 반면, 본 발명에 의한 ADC는 본 발명에 의한 레인지-스케일링 기법을 통해 넓은 입력 아날로그 신호의 범위를 확보하므로 첫 번째 단에서 래치 오프셋을 넘지 않는 수준으로 3비트 해상도만을 처리하는 구조를 선택하여 프리앰프 없이 래치만을 사용하여 FLASH1 ADC를 구성함으로써 추가적인 타이밍 회로가 필요가 없다.

<단일의 기준 전압만을 이용하는 레인지-스케일링 기법>

본 발명에 의한 ADC는 높은 SNR을 위해 두 개의 기준 전압을 사용하는 기존의 레인지-스케일링 기법과는 달리 추가적인 보정이 필요가 없는 단일의 기준 전압만을 사용하며, 이는 첫 번째 단의 MDAC1에 도 5a와 도 5b에 제시된 바와 같은 스위치드-커패시터 회로를 사용하여 단일의 기준 전압만의 사용이 가능해진다. 도 5a는 샘플링 동작 시의, 도 5b는 잔류 전압 증폭 동작 시의 MDAC1의 회로를 각각 제시한 것이다.

기존의 파이프라인 ADC에서는 3비트를 처리하기 위한 MDAC의 경우 동일한 크기의 4개의 샘플링 커패시터와 하나의 피드백 커패시터를 사용하여 D/A 변환 및 4배의 잔류 전압 증폭을 한다. 본 발명에서의 MDAC1에서는 하나의 피드백 커패시터를 추가적으로 더 사용하여 2배의 잔류 전압 증폭을 통해 2[V_P-P]의 입력 아날로그 신호를 1[V_P-P]의 출력 신호로 다음 단에 전달하는 동시에, 각각의 샘플링 커패시터 열에 하나의 여분의 샘플링 커패시터 열을 추가로 두어 4개의 커패시터로 샘플링 동작을 수행한 뒤 피드백 동작(잔류 전압 증폭 동작) 시에는 8개의 샘플링 커패시터와 입력 아날로그 신호의 범위 대비 1/2에 해당하는 단일의 기준 전압만을 사용하여 D/A 변환이 가능하도록 한다.

또한, 첫 번째 단의 3비트 FLASH1 ADC에서는 단일의 기준 전압을 사용하기 위해 저항 열을 사용하지 않고 커패시터를 기반으로, 도 6에 제시된 바와 같이, 단일의 기준 전압을 2배로 스케일링하고 이를 8단계로 분할하여 비교기에 필요한 단계별 기준 전압을 생성한다. 즉, 단계별 기준 전압이란 FLASH1 ADC가 입력 신호 범위의 1/2에 해당하는 신호 범위에 대한 기준 전압만으로 적절히 동작할 수 있도록, 단일의 기준 전압을 2배로 스케일링하여 8단계로 분할한 신호의 전압을 의미한다.

일반적으로 커패시터를 기반으로 단일의 기준 전압으로부터 얻을 수 있는 단계별 기준 전압의 최대치 및 최소치를 각각 V_REFT 및 V_REFB라고 할 때, 이를 조합하여 얻을 수 있는 최대 및 최소 차동 전압은 ±(V_REFT-V_REFB) 가 된다. 따라서 본 발명에 의한 ADC의 구현을 위해 사용된 V_REFT = +0.25[V], V_REFB = -0.25[V]의 기준 전압으로 처리할 수 있는 입력 아날로그 신호의 최대 범위는 1[V_P-P]로 2[V_P-P]의 입력 아날로그 신호를 처리할 수 없다. 반면, 본 발명의 경우에는 도 6에 제시된 바와 같이, 비교기로 인가되는 입력이 2쌍인 총 4개로 이루어져 있으므로 이를 조합하여 사용할 경우 얻을 수 있는 최대 및 최소 차동 전압은 ±2×(V_REFT-V_REFB)가 되어 2[V_{P -P}]의 입력 아날로그 신호를 처리할 수 있게 된다.

본 발명에 의한 커패시터 기반의 3비트 FLASH1 ADC를 구현하기 위해 요구되는 단계별 기준 전압을 생성하는 16개의 기준 전압 발생기 및 8개의 래치 회로 구조는 도 7에 제시되어 있다. 도 7에는 도면의 간결화를 위해 상기한 16개 및 8개를 모두 표시하지 아니하였고 대신 기준 전압 발생기의 경우에는 X[0:15]의 표기로써 16개임을, 래치 회로의 경우에는 L[0:7]의 표기로써 8개임을 나타내었다.

우선 16개의 기준 전압 발생기에서 단일의 기준 전압으로부터 단계별 기준 전압을 생성하기 위해, 우선 REF1 및 REF2 입력 노드에 도 9에서 제시한 기준 전류 및 전압 회로의 REFT, REFB, RCM(=REF common) 노드에 각각 연결되는 V_REFT, V_REFB, V_RCM 전압들을 인가한 후, IN1 및 IN2 입력 노드를 통해 입력 아날로그 신호 V_IN, V_CML 전압을 인가한다. 이때 출력 노드(OUT)의 전압 V_X는 다음과 같이 구할 수 있다.

.

이와 같이 단계별 기준 전압 발생기에서 V_REF, V_IN 및 V_CML 전압의 조합으로 생성된 16개의 출력 전압들을 2쌍씩 총 4개의 입력으로 이루어진 8개의 래치에 인가하면 최대 및 최소 차동 전압이 ±2×(V_REFT-V_REFB)인 3비트 해상도의 단계별 기준 전압이 생성된다. 또한, 기준 전압 발생기에서 V_IN과 V_CML 입력 전압을 통해 생성된 1/2×V_IN 전압들은 반대 위상으로 래치 차동 입력을 경유하면 입력 전압 V_IN이 생성된다. 이러한 입력 전압은 각 래치의 단계별 기준 전압과 비교되어 3비트 디지털 출력을 얻는다.

한편, 프리앰프 없이 래치만을 사용하여 FLASH1 ADC를 구현함으로써 일반적인 래치 구조를 사용할 경우 출력 노드(LN, LP)와 입력 단 간에 존재하는 기생 커패시턴스로 인해 킥-백 잡음(kick-back noise)이 입력 단으로 직접 전달되는 문제가 발생할 수 있다. 본 발명에서는 입력 MOS 트랜지스터의 드레인 노드에 버퍼 역할을 하는 풀-다운 스위치를 연결해 입력 단을 출력 노드로부터 분리하는 래치 구조를 사용하여 킥-백 잡음의 영향을 최소화하고 비교 동작의 정확도를 높일 수 있다.

<ADC의 출력 단에 적용되는 2단 기준 전압 선택 기법>

입력 아날로그 신호와 온-칩 기준 전압의 비교 동작을 수행하여 입력 아날로그 신호를 디지털 코드로 변환하는 FLASH ADC는 빠른 변환 속도와 간단한 구조적 특징을 기반으로 다양한 구조에 필요한 주요 블록으로 사용되고 있으며, 이러한 FLASH ADC는 각 단의 비트 수에 따라 요구되는 비교기의 수가 지수적으로 증가하는 구조적 특징을 가진다.

기존의 고해상도 FLASH ADC에서 지수적으로 증가하는 비교기 수를 줄이기 위해 사용된 2단 서브-레인징(sub-ranging) 기법의 경우, ADC의 전체 동작을 위해서 사용되는 클록보다 짧은 주기의 클록이 추가로 필요하여 전력 소모가 추가적으로 발생한다. 그러나 본 발명에서는, 도 8에 제시된 바와 같이, 2단 기준 전압 선택 기법을 마지막 단 FLASH4 ADC에 적용하여 추가적인 클록이 없이 반주기의 신호 처리 타이밍만을 추가로 사용하여 최상위 1비트를 우선적으로 처리한 뒤, 그 결과에 따라 하위 5비트를 그 다음 단계에서 처리하기 때문에 동일한 6비트를 처리하는데 있어 기존의 FLASH ADC 경우에 비해 사용되는 비교기의 개수를 절반 수준으로 줄일 수 있어 전력 소모 및 면적을 크게 줄일 수 있다.

ADC 구조 중의 하나인 서브-레인징 구조는 1단계에서 디지털 출력의 상위 비트를 결정하고, 2단계에서 디지털 출력의 나머지 하위 비트를 결정하는 2단 기준 전압 선택 기법을 적용한 구조인데, 본 발명에서는 이러한 2단 기준 전압 선택 기법을 파이프라인 구조를 갖는 ADC의 마지막 단의 FLASH4 ADC에 적용한다. '2단 기준 전압 선택 기법'에서 기준 전압이란 후술할 REFT와 REFMID 사이의 단계별 기준 전압 및 REFMID와 REFB 사이의 단계별 기준 전압을 지칭한다.

본 발명에 의한 2단 기준 전압 선택 기법의 상세는 다음과 같다.

도 8의 1단계(1st Step)에 제시된 회로는 최상위 1비트를 결정하는 회로로서, 비교기(COMPM)의 출력 OUTM은 입력 전압 V_IN이 REFMID보다 클 때 1, REFMID보다 작을 때 0으로 결정된다. 출력 OUTM이 바로 최상위 1비트에 해당하는 값이다.

도 8의 2단계(2nd Step)에 제시된 회로는 나머지 하위 비트(5비트)를 결정하는 회로로서, 각 비교기(COMPL)에 두 개의 스위치가 연결되어 있고, 이들 스위치는 각각 OUTM=0인 경우와 OUTM=1인 경우에 닫히도록 한다. 예를 들어, 도 8의 1단계에서 입력 전압 V_IN이 REFMID보다 큰 경우, 즉 최상위 1비트가 1인 경우 OUTM=1이 되며 해당 스위치가 닫힘으로써 2단계에 있는 다수의 비교기에 REFT에서 REFMID 사이에 있는 단계별 기준 전압이 인가된다. 단계별 기준 전압은 해당 범위(REFT와 REFMID 사이)를 해상도에 따라 균등하게 분할한 다수의 전압 그룹이다. 반면, 1단계에서 입력 전압이 REFMID보다 작은 경우, 즉 최상위 1비트가 0인 경우에는 OUTM=0이 되며 해당 스위치가 닫힘으로써 REFMID에서 REFB 사이의 단계별 기준 전압이 비교기에 인가되어 나머지 5비트가 결정된다.

따라서 본 발명에 의한 ADC의 최종단의 FLASH4 ADC의 경우, 2단 기준 전압 기법을 적용하지 않는다면, 단계별 기준 전압의 개수에 해당하는 비교기를 사용해야 하나, 2단 기준 전압 기법을 적용하면 별도의 스위치를 이용하여 절반의 비교기에 최상위 1비트에 따라 다른 범위에 있는 단계별 기준 전압을 인가함으로써 비교기의 개수를 절반으로 줄일 수 있게 된다.

<본 발명에 의한 단일의 기준 전압의 안정화 방안>

본 발명에 의한 ADC는 14비트 해상도 및 100[MS/s]의 동작 속도에서 안정적으로 동작하는 기준 전류 및 전압 회로를 온-칩으로 집적하여 ADC가 다양한 시스템 집적 응용을 위해 독립적으로 동작할 수 있도록 하였으며, 이에 대한 전체 회로가 도 9에 제시되어 있다.

먼저 IREF 블록에서 생성된 V_REFIN 전압은 증폭기와 저항을 통해 원하는 기준 전압으로 변환되어 기준 전압 구동 회로를 통해 내부 블록으로 공급된다. 이때 고속으로 동작하는 시스템 클록을 사용할 경우 채널 전하의 순간적인 충전 및 방전이 반복되면서 발생하는 고주파 스위칭 잡음으로 인하여 기준 전압 출력 노드의 전압이 일정한 값으로 유지되기 어렵다. 따라서 본 발명에서는 정착 시간으로 인한 성능 저하를 줄이기 위해 광대역 기준 전압 구동 회로를 사용하고 칩 외부에 바이패스 커패시터를 사용하여 안정적이고 정확한 기준 전압을 각 단의 MDAC 및 FLASH ADC에 제공한다.

<본 발명에 의한 ADC의 칩 레이아웃>

본 발명에 의한 ADC의 칩 레이아웃은 14비트의 해상도와 100[MS/s]의 샘플링 속도의 사양을 가지고 0.13[μm] 1P6M CMOS 공정을 사용하여 구현되었다. 본 발명에 의한 ADC의 칩 전체의 레이아웃은 도 10에 제시되어 있고, 유휴 공간에는 각 회로 블록간의 간섭, EMI 문제, 전원 전압의 잡음 및 고속 동작에서의 잡음을 줄이기 위해 250[pF] decoupling 커패시터가 온-칩으로 집적되었으며, 입출력 패드를 제외한 칩 면적은 1.20[mm²] 이다.

<시뮬레이션 결과>

본 발명에 의한 ADC는 ADC의 비선형적인 요인들을 충분히 고려하여 구현된다. 도 11은 1.2[V] 전원 전압에서 100[MS/s]의 전체 시스템 클록을 사용할 때 14비트 해상도 100[MS/s] 샘플링 속도를 사양으로 하는 본 발명에 의한 ADC의 동작을 시뮬레이션한 결과를 제시한 도면으로, 2.0[V_P-P]의 입력 전압 범위에 대하여 5가지 주요한 아날로그 입력 신호에 대한 14비트의 디지털 출력 결과를 나타낸다. 시뮬레이션 결과 입력 전압 범위보다 크거나 작은 신호를 나타내는 overflow(OVF), underflow(UDF) 및 주요 입력 아날로그 신호에 대한 14비트의 디지털 출력이 예상치와 정확히 일치하여 전체 시스템이 이상 없이 동작함을 확인할 수 있었다. 기준 전압 정착시간 향상을 위한 내부 기준 전압 구동 회로를 포함한 전체 전력 소모는 123[mW]이며 구동 회로의 경우를 제외하면 67[mW]이다.

이제까지 본 발명에 대하여 그 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.

그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 균등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (7)

1. 파이프라인 구조의 ADC 내부에서 처리되는 아날로그 신호 범위의 두 배에 해당하는 입력 아날로그 신호를 처리하기 위해, 상기 ADC의 내부에서 처리되는 아날로그 신호의 범위만을 처리할 수 있는 단일의 기준전압 및 입력 아날로그 신호를 FLASH1 ADC의 기준전압발생기로 인가하고, 상기 기준전압과 입력 아날로그 신호를 상호 조합한 복수 개의 출력신호를 차동 입력 구조의 래치에 경유시킴으로써, 상기 ADC의 내부에서 사용되는 기준전압의 두 배인 최대 및 최소 범위를 갖는 단계별 기준전압을 생성하고, 생성된 단계별 기준전압을 상기 입력 아날로그 신호와 비교하여 입력 아날로그 신호를 디지털 신호로 변환하여 출력하되,
   상기 FLASH1 ADC는
   기준전압 및 입력 아날로그 신호 전압간 상호 조합을 통해 복수 개의 래치 입력 신호를 생성하는 기준전압발생기; 및
   상기 기준전압발생기로부터 생성된 복수 개의 래치 입력 신호를 차동 구조로 입력받아 단계별 기준전압을 생성하고, 상기 입력 아날로그 신호를 생성된 단계별 기준전압과 상호 비교하여 기설정된 비트의 해상도를 갖는 디지털 신호를 출력하는 래치;
   를 포함하는 것을 특징으로 하는 레인지-스케일링 기법이 적용된 파이프라인 구조의 ADC.
   
2. 제 1 항에 있어서,
   상기 ADC의 입력 단에 있는 SHA는 상기 ADC의 입력 단에서 제거되며, 상기 입력 아날로그 신호는 상기 입력 단의 MDAC1과 상기 입력 단의 FLASH1 ADC의 샘플링 커패시터에 직접 인가되는 것을 특징으로 하는 레인지-스케일링 기법이 적용된 파이프라인 구조의 ADC.
3. 제 2 항에 있어서,
   상기 MDAC1 및 FLASH1 ADC의 샘플링 스위치에는 게이트-부트스트래핑 회로가 구비되는 것을 특징으로 하는 레인지-스케일링 기법이 적용된 파이프라인 구조의 ADC.
4. 삭제
5. 제 2 항에 있어서,
   상기 MDAC1에는 상기 단일의 기준 전압만으로 D/A 변환을 하는 스위치드-커패시터 회로가 구비되는 것을 특징으로 하는 레인지-스케일링 기법이 적용된 파이프라인 구조의 ADC.
6. 제 5 항에 있어서,
   상기 FLASH1 ADC는 상기 단일의 기준 전압으로부터 기준 전압 발생 회로 및 래치를 통해 단계별 기준 전압을 생성하는 것을 특징으로 하는 레인지-스케일링 기법이 적용된 파이프라인 구조의 ADC.
7. 제 6 항에 있어서,
   상기 파이프라인 ADC의 최종 단에 있는 FLASH4 ADC에는 2단 기준 전압 선택 기법이 적용되는 것을 특징으로 하는 레인지-스케일링 기법이 적용된 파이프라인 구조의 ADC.

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