KR19990036595A - 선형성을 향상시키기 위한 멀티플라잉 디지털-아날로그 변환기 - Google Patents

선형성을 향상시키기 위한 멀티플라잉 디지털-아날로그 변환기 Download PDF

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Abstract

본 발명에 따른 멀티플라잉 디지털-아날로그 변환기는 최상위 비트부터 최하위 비트에 대응하는 2N개의 유니트 커패시터들과 하나의 고정 커패시터를 구비하는 커패시터 어레이와, 제 1 구간 동안에, 제 1 제어 신호에 응답하여 상기 유니트 커패시터들을 외부 아날로그 입력 신호가 인가되는 제 1 구간동안 제 1 접속단에 연결하고, 제 2 구간 동안 제 2 접속단에 연결하는 제 1 스위치들과, 제 2 구간 동안에, 제 2 제어 신호에 응답하여 상기 제 1의 스위치들을 피드백 단자, 기준 단자 그리고 접지 단자에 연결하는 제 2 스위치들과; 전단의 아날로그-디지털 변환기로부터의 N 비트의 디지털 데이터값을 입력받아 상기 제 1 및 제 2의 제어 신호들을 출력하는 스위치 제어 회로와; 상기 제 2 구간 동안 상기 아날로그 신호를 디지털화한 값과 상기 아날로그 입력 신호의 차를 증폭하는 연산 증폭기를 포함한다. 이로써, 멀티플라잉 디지털-아날로그 변환기의 선형성을 향상시킬 수 있다.

Description

선형성을 향상시키기 위한 멀티플라잉 디지털-아날로그 변환기(MULTIPLYING DIGITAL TO ANALOG CONVERTER FOR IMPROVING INL )
본 발명은 아날로그-디지털 변환기 (analog to digital converter)에 관한 것으로, 좀 더 구체적으로는 비디오 또는 고선명 텔레비전(HDTV)에 있어서, 아날로그 신호를 디지털 데이터로 변환시키는 파이프라인드 아날로그-디지털 변환기 (pipelined analog to digital converter)에 관한 것이다.
근래 들어, 소비 전력이 낮으면서도, 고속 동작이 가능한 멀티비트 플래시 변환기들을 갖는 파이프라인드 아날로그-디지털 변환기는 고선명 TV(high performance TV), 이미지 인식 (image recognition), 레이다 (radar) 그리고 의학 기구 (medical instruments)등과 같이 고속 신호 처리를 위해 광범위하게 사용되어 왔다. 그러나 이들의 선형성 (linearity)이 모놀리딕 (monolithic) 집적 회로에서 구성 요소들의 불일치로 인해 10b로 제한된다. 레이저 트림닝 (laser trimming)과 같은 기술이 있음에도 불구하고, 셀프 측정 (self calibration)그리고 에러 평균화 (error averaging) 기술들이 구성 요소들의 정확한 일치 (match)를 이루기 위해 개발되어 왔다. 플래시 아날로그-디지털 변환기의 변환율은 현존하는 아날로그-디지털 변환기중에서 가장 빠르고 정확하다.
그러나 플래시 아날로그-디지털 변환기는 전력 소모 (power dissipation), 면적 그리고 입력 커패시턴스 (input capacitance)가 증가하는 문제점이 발생하게 된다. 반면에 다단 (multistep) 또는 파이프라인드 아날로그-디지털 변환기는 두단 또는 그 이상으로 직렬로 접속된다. 각 단은 샘플 및 홀드 증폭기(sample and hold amplifier), 플래시 아날로그-디지털 변환기(low-resolution flash ADC), 디지털-아날로그 변환기, 그리고 잔류 증폭기 (residue amplifier)를 포함한다. 상기 다단 또는 파이프라인드 아날로그-디지털 변환기의 가장 큰 이점은 각 단의 동작 전류로 인한 높은 처리량, 면적 감소 그리고 전력 소모가 줄어든다는 것이다.
도 1은 파이프라인드 아날로그-디지털 변환기의 구성을 보여주는 블록도이다.
파이프라인드 아날로그-디지털 변환기는 멀티플라잉 디지털-아날로그 변환기 (Multiplying Digital to Analog Converter:MDAC) (110, 130, 150), 플래시 아날로그-디지털 변환기 (Analog-Digital Converter:ADC) (120, 140, 160, 180), 교정 및 데이터 출력부 (190)로 구성된다. 상기 교정 및 데이터 출력부 (190)에는 플래시 아날로그-디지털 변환기 (120, 140, 160, 180)로부터 출력되는 데이터가 입력되어, 교정된 디지털 데이터가 출력된다.
도 1을 참조하면, 아날로그 신호 (AI1)가 제 1 ADC (120) 및 제 1 MDAC (110)으로 입력된다. 제 1 ADC (120)는 상기 아날로그 신호 (AI1)를 디지털 데이터로 변환시켜 교정 및 데이터 출력부 (190)의 제 1 입력단 (d1)으로 전달함과 동시에 제 1 MDAC (110)으로도 전달한다. 제 1 MDAC (110)은 상기 입력된 아날로그 신호(AI1)와 제 1 ADC (120)로 부터 출력되는 디지털 데이터 (DDI1)를 비교 및 그 차를 증폭하여 아날로그 신호 (AI2)를 출력한다.
계속해서, 상기 제 1 MDAC (110)으로부터 출력된 아날로그 신호 (AI2)는 제 2 ADC(140) 및 제 2 MDAC (130)에 입력된다. 마찬가지로 제 2 ADC (140)는 상기 아날로그 신호 (AI2)를 디지털 데이터 (DDI2)로 변환시켜 교정 및 데이터 출력부(190)의 제 2 입력단 (d2)으로 전달함과 동시에 제 2 MDAC (130)으로도 전달한다. 제 2 MDAC(130)은 상기 입력된 아날로그 신호 (AI2)와 제 2 ADC (140)로 부터의 디지털 데이터(DDI2)의 차를 증폭하여 아날로그 신호 (AI3)를 출력한다.
상기 아날로그 신호 (AI3)는 다음단의 제 3 MDAC (150)와 제 3 ADC (160)에 둘 다 입력된다. 그 결과, 상기 제 3 MDAC (150)는 아날로그 신호 (AI4)를 출력하고, 상기 제 3 ADC (160)는 상기 아날로그 신호 (AI3)를 디지털 데이터값 (DDI3)으로 변환하여 교정 및 데이터 출력부 (190)의 제 3 입력단 (d3)으로 전달한다. 제 3 MDAC (150)는 AI3과 DDI3의 차를 증폭하여 아날로그 신호 (AI4)를 출력한다. 상기 아날로그 신호 (AI4)는 제 4 ADC (180)에 입력되고, 상기 제 4 ADC (180)는 상기 아날로그 신호 (AI4)를 디지털 데이터 값으로 변환하여 교정 및 데이터 출력부 (190)의 제 4 입력단 (d4)으로 입력된다.
이와 같이 교정 및 데이터 출력부 (190)로 입력된 데이터는 제 1의 입력단 (d1)으로 입력된 데이터를 기준으로 제 2 내지 제 4의 입력단 (d2∼d4)으로 입력된 데이터를 교정 처리한 후 디지털 데이터 (DO)를 출력한다.
도 2는 도 1에 도시된 파이프라인드 아날로그 디지털 변환기내의 일반적으로 사용된 N-비트 MDAC의 구성을 보여주는 회로도이다. 상기 MDAC는 스위치, 단위 커패시터 어레이(unit capacitor array) 그리고 연산증폭기(OP Amp)를 포함한다. 상술한 바와 같은 구성을 갖는 MDAC는 첫 번째 클럭이 발생할 때, 커패시터에 아날로그 입력 신호를 샘플링한다. 그리고 두번째 클럭에서, 스위치들은 아날로그 값을 디지털 화한 값에 의해 스위치들을 기준 전압 (Vref), 피드백 (F/B) 또는 그라운드 (GND)에 선택적으로 스위치온되어 아날로그 신호와 디지털 화된 데이터값과의 차이인 잔류 전압 (Residue voltage)을 증폭하게 된다. MDAC는 고정된 피드백 커패시터 (fixed feedback capacitor)를 사용하는지, 아니면 재정렬 피드백 커패시터 (re-arrangement feedback capacitor)를 사용하는지에 따라 분별이 가능하다. 도 2의 MDAC는 한 개의 고정된 피드백 커패시터와, 한 개의 재정열된 피드백 커패시터를 사용하는 구조이다.
이와 같은 파이프라인드 아날로그-디지털 변환기에 관한 기술은 1995년 7월 IEEE 제42권 pp500-502에 기재된 "A Pipelined A-D Conversion technique with Near-Inherent Monotonicity"에 기술되어 있다.
먼저, 도 2를 참조하면, 종래의 제 1의 실시예로서 고정된 피드백 커패시터(Fixed Feedback Capacitor)를 이용하는 MDAC가 도시되어 있다.
도 3은 종래의 MDAC에서 고정된 2개의 피드백 커패시터를 사용하는 일반적인 MDAC의 커패시터 어레이 구조를 보여주는 도면이다. 여기서 C는 단위 커패시터이고 Vref는 기준전압, GND는 접지를 나타낸다. 그리고 000b∼111b는 아날로그 신호가 존재하는 영역의 디지털 값을 나타낸 것이다.
이러한 MDAC 구조를 이용하여 파이프라인드 ADC를 구성하면 도면에 나타낸 바와 같은 코드를 진행시키게 되는 데, 도면에서와 같이 4개의 NOMINAL 레인지와 4개의 에러 정정 범위 (Error Correction 레인지 ; 2개의 Add 레인지, 2개의 Subtract 레인지)를 갖게 됨으로써 기타 블록 (플래시 블럭; ADC블럭)에서 발생하는 에러를 정정할 수 있다. 결과적으로 기타 블록 (플래시 블록)에서 요구되는 정밀도를 4비트 이상으로만 제한하여도 에러 교정이 가능하다.
이와 같은 MDAC에서는 공정상의 커패시터 에러에 의해서 발생할 수 있는 전체적인 에러를 Vdrop(일반적으로 1-2 Vref의 값을 가져야 하며, 그 값으로 부터의 차이는 DNL(differential nonlinearity로 표시된다)으로 나타내면 다음과 같다. 아래 수학식에서는 000b로부터 111b까지로 천이할 때의 Vdrop값을 나타낸다. 그리고 V1은 잔류피크(residue peak)전압, V2는 잔류바닥(residue bottom)전압을 나타낸다. 그러므로 Vdrop은 V1과 V2의 차, 잔류강하(residue drop) 전압을 나타낸다.
Ci=C(1+εi),i=0,1,2,⃛,8
다음은 도 5 및 도 6을 참조하여 종래의 2실시예에 따른 재정렬 피드백 커패시터를 사용한 MDAC의 구조를 상세히 도시한 도면이다.
이와 같은 구성은 고정된 피드백 커패시터를 이용하지 않고 선택적으로 1개의 재정열된 커패시터를 사용하는 구조로서 도 5에 도시된 바와 같은 커패시터 열 구조를 갖고 있다. 이러한 구조가 갖고 있는 에러 Vdrop을 다음과 같은 수학식에 의해 구할 수 있다.
=Vref(1+ε1 2-ε1ε2)
상기 수학식 5에 의하면, 일차적인 에러 요소 (ε0)는 없어지고 2차적인 에러 요소만 남게 된다.
상기 같은 MDAC구조를 이용하여 파이프라인드 ADC를 구성하면 도 6과 같은 코드를 진행하게 된다. 여기서는 8개의 Nominal 레인지와 2개의 에러정정범위(1개의 ADD, 1개의 Subtract 레인지를 갖게 됨으로써 에러를 정정할 수 있는 영역이 작아진다. 그러나 기타의 블록(플래시 블록)이 필요로 하는 정밀도는 6비트 이상으로 제한된다.
그러나, 고정된 피드백을 갖는 MDAC 커패시터 어레이 구조에서는 플래시 블럭의 정밀도를 4비트 이상으로 크게 제한하지 않는 반면에, 커패시터의 어레이 값이 수학식 5에서와 같이 분모항에 에러를 포함한다. 상기 수학식에서, 분모의 세 번째 및 네 번째 항은 설계상 최소화시킬 수 있으나, 두 번째 항(ε0)은 모든 커패시터들에 해당되는 것이므로 줄일 수 없는 문제점이 있다.
한편, 유니트 커패시터들만을 갖는 MDAC 커패시터 열 구조에 있어서, 플래시 블록의 정밀도를 6비트 이상으로 크게 제한하는 반면에 에러값은 수학식 8에 나타낸 바와 같이 일차적인 에러 값은 없어지게 되나 이차적인 에러 값들은 그대로 남게 되는 문제점이 발생하게 된다.
따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 멀티플라잉 디지털-아날로그 변환기의 커패시터에서의 에러 발생을 줄이고, 교정 영역을 사용할 수 있는 파이프라인드 아날로그-디지털 변환기를 제공함에 있다.
도 1은 일반적인 파이프라인드 아날로그-디지털 변환기의 블록도;
도 2는 도 1의 멀티플라잉 디지털-아날로그 변환기의 회로도;
도 3은 도 2의 커패시터의 배열을 보여주는 도면;
도 4는 도 3의 확장을 나타낸 도면;
도 5는 3비트 멀티플라잉 디지털-아날로그 변환기 내의 유니트 커패시터들의 배열을 보여주는 도면;
도 6은 확장을 나타낸 도면;
도 7은 본 발명의 제 1 실시예에 따른 멀티플라잉 디지털-아날로그 변환기를 구체적으로 보여주는 도면;
도 8은 본 발명에 따른 2비트 멀티플라잉 디지털-아날로그 변환기의 커패시터들의 배열을 보여주는 도면;
도 9는 본 발명에 따른 3비트 멀티플라잉 디지털-아날로그 변환기의 유니트 커패시터 재배열을 보여주는 도면;
도 10은 본 발명의 제 2 실시예에 따른 멀티플라잉 디지털-아날로그 변환기의 회로도;
도 11은 2비트 멀티플라잉 디지털-아날로그 변환기의 유니트 커패시터 재배열을 보여주는 도면;
도 12는 도 10의 3비트 멀티플라잉 디지털-아날로그 변환기의 유니트 커패시터 재배열을 보여주는 도면;그리고
도 13a 및 도 13b는 종래와 본 발명에 따른 INL 에러를 비교하여 보여주는 도면이다.
*도면의 주요부분에 대한 부호 설명
120,140,160,180 : 플래쉬 아날로그-디지털 변환기
110,130,150 : 멀티플라잉 디지털-아날로그 변환기
190 : 교정 및 데이터 출력부 210 : 스위치 제어부
220 : 연산 증폭기 S20∼S28: 제 1 스위치들
S31∼S38: 제 2 스위치들 C0∼C8: 커패시터 어레이
상술한 목적을 달성하기 위해 제안된 본 발명의 일특징에 의하면, 파이프라인드 아날로그-디지털 변환기는 멀티플라잉 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 포함하며, 상기 멀티플라잉 디지털-아날로그 변환기는 피드백 단자와; 기준 전압이 인가되는 기준 단자와; 접지에 연결되는 접지 단자와; 최상위 비트부터 최하위 비트에 대응하는 2N개의 유니트 커패시터들과 하나의 고정 커패시터를 구비하는 커패시터 어레이와; 제 1 구간 동안에, 제 1 제어 신호에 응답하여 상기 유니트 커패시터들을 외부 아날로그 입력 신호가 인가되는 제 1 구간동안 제 1 접속단에 연결하고, 제 2 구간 동안 제 2 접속단에 연결하는 제 1 스위치들과; 제 2 구간 동안에, 제 2 제어 신호에 응답하여 상기 제 1의 스위치들을 상기 피드백 단자, 기준 단자 그리고 접지 단자에 연결하는 제 2 스위치들과; 전단의 아날로그-디지털 변환기로부터의 N 비트의 디지털 데이터 값을 입력받아 상기 제 1 및 제 2의 제어 신호들을 출력하는 스위치 제어 회로와; 상기 제 2 구간 동안 상기 아날로그 신호를 디지털화한 값과 상기 아날로그 입력 신호의 차를 증폭하는 연산 증폭기를 포함하되, 상기 유니트 커패시터들은 제 2 구간 동안에, 2N개의 최상위 디지털 데이터값부터 최하위 디지털 데이터값이 상기 스위치 제어 회로에 각각 인가될 때, 최상위 비트에 대응하는 유니트 커패시터부터 최하위 비트에 대응하는 유니트 커패시터가 상기 피드백 단자에 각각 접속되고, 상기 피드백 단자에 접속되는 유니트 커패시터를 기준으로 우측에 배열하는 커패시터들은 상기 기준 단자에 연결되고, 좌측에 배열되는 커패시터(들)은 접지 단자에 연결된다.
본 발명의 또 다른 특징에 의하면, 멀티플라잉 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 갖는 파이프라인드 아날로그-디지털 변환기에 있어서, 상기 멀티플라잉 디지털-아날로그 변환기는 피드백 단자와; 기준 전압이 인가되는 기준 단자와; 접지에 연결되는 접지 단자와; 최상위 비트부터 최하위 비트에 대응하는 2N개의 유니트 커패시터들을 구비하는 커패시터 어레이와; 제 1 구간 동안에, 제 1 제어 신호에 응답하여 상기 유니트 커패시터들을 외부 아날로그 입력 신호가 인가되는 제 1 구간동안 제 1 접속단에 연결하고, 제 2 구간 동안 제 2 접속단에 연결하는 제 1 스위치들과; 제 2 구간 동안에, 제 2 제어 신호에 응답하여 상기 제 1의 스위치들을 상기 피드백 단자, 기준 단자 그리고 접지 단자에 연결하는 제 2 스위치들과; 전단의 아날로그-디지털 변환기로부터의 N 비트의 디지털 데이터값을 입력받아 상기 제 1 및 제 2의 제어 신호들을 출력하는 스위치 제어 회로와; 상기 제 2 구간 동안 상기 아날로그 신호를 디지털화한 값과 상기 아날로그 입력 신호의 차를 증폭하는 연산 증폭기를 포함하되, 상기 유니트 커패시터들은 상기 2N개의 디지털 데이터 값들 중, 2N/2 개의 상위 디지털 데이터 값이 상기 스위치 제어 회로에 각각 인가될 때, 최상위 비트에 대응하는 유니트 커패시터부터 2N/2개의 유니트 커패시터들이 순차적으로 상기 피드백 단자에 연결되고, 상기 피드백 단자에 연결되는 유니트 커패시터를 기준으로 우측에 배열되는 커패시터들은 상기 기준 단자에 연결되고 좌측에 배열되는 커패시터(들)는 상기 접지 단자에 연결되며; 상기 2N개의 디지털 데이터값들 중 하위 디지털 데이터 값을 갖는 2N/2 개의 하위 디지털 데이터값이 상기 스위치 제어 회로에 순차적으로 인가될 때, 최상위 비트부터 2N/2번째 커패시터를 기준으로 최상위 비트에 대응하는 커패시터까지 상기 피드백 단자에 연결되고, 상기 피드백 단자에 접속되는 커패시터를 기준으로 우측에 배열되는 커패시터들은 상기 접지 단자에 연결되고, 좌측에 배열되는 커패시터(들)는 상기 기준 단자에 연결된다.
이와 같은 장치에 의해서, 에러 요소들을 줄일 수 있고, 선형성도 향상시킬 수 있다.
(실시예)
도 8을 참조하면, 2비트의 멀티플라잉 디지털-아날로그 변환기의 유니트 커패시터들을 최상위 비트에 대응하는 유니트 커패시터부터 최하위 비트에 대응하는 커패시터가 순차적으로 피드백 단자에 연결된다. 피드백 단자에 접속되는 커패시터를 기준을 병렬로 배열되는 커패시터들의 연결을 달리하므로서 에러 요소가 줄어든다.
도 7을 참조하면, 상기 각 멀티 플라잉 디지털-변환기는 반전 입력 단자 (inverting input terminal)와 비반전 입력 단자 (non-inverting input terminal)를 갖는 연산 증폭기 (220), 상기 연산 증폭기 (220)의 반전 입력 단자에 일단들이 병렬로 접속되는 2N+1개의 커패시터들 (C8∼C0)을 포함하는 커패시터 어레이, 상기 커패시터들 (C8∼C0)에 대응하는 스위치들 (S28∼S21)을 구비하는 제 1 선택 회로를 포함한다. 그리고 상기 멀티플라잉 디지털-아날로그 변환기는 커패시터들을 상기 연산 증폭기 (220)로 피드백되는 피드백 단자 (3/b), 기준 전압 단자 (4/c) 그리고 접지(5/d)에 선택적으로 연결하는 스위치들 (S38∼S31)을 포함하는 제 2 선택 회로, 그리고 상기 스위치들 (S21∼S28, S31∼S38)의 스위치 온을 제어하는 제어 신호들을 발생하는 스위치 제어부 (210)를 포함한다.
상기 스위치 제어부 (210)는 전단의 플래쉬 아날로그-디지털 변환기로부터 디지털 신호를 입력받아 상기 커패시터들을 상기 단자들(3, 4, 5) 중 어디에 연결시킬 것인지를 제어한다. 연산 증폭기 (220)는 아날로그 신호의 샘플링한 결과에 따라 디지털화한 신호와 상기 아날로그 신호의 차이를 증폭하여 다음단으로 입력될 아날로그 신호 (AI2)를 출력한다.
이하, 도 7내지 도 9를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 8을 참조하면, 2 비트의 멀티플라잉 디지털-아날로그 변환기에서 스위치 제어부로부터 출력되는 제어 신호에 따른 커패시터들의 재정렬이 나타나 있다.
2 비트의 멀티플라잉 디지털-아날로그 변환기의 단위 커패시터들 (C4∼C1)과 고정된 피드백 커패시터 (C0)는 스위치 제어부 (210)로 인가되는 디지털 데이터에 따라 접속이 달라진다. 11b, 10b, 01b, 00b의 데이터가 입력될 때, 고정된 피드백 커패시터 (C0)는 항상 피드백 단자 (3)에 접속된다. 11의 데이터가 입력될 때 이에 대응하는 C4는 피드백 단자 (3)에 접속되고, 상기 C4의 우측에 배열되는 커패시터들 (C3∼C1)은 기준 전압 단자 (4)에 연결된다.
다음으로 10의 데이터가 입력되면, 10에 대응하는 C3이 피드백 단자 (3)에 연결된다. C3을 기준으로 우측에 배열되는 커패시터들 (C2, C1)은 기준 전압 단자 (4)에 연결되고, 좌측에 배열되는 커패시터 (C4)는 접지된다. 01이 스위치 제어부 (210)에 입력될 때, C2가 피드백 단자 (3)에 접속되고, C2우측에 배열되는 커패시터 (C1)는 기준 전압 단자 (4)에 접속되고, 좌측에 배열되는 커패시터들 (C4, C3)은 접지 (5)에 연결된다. 마지막으로 00이 스위치 제어부 (210)에 입력될 때, C1은 피드백 단자 (3)에 접속된다. 상기 C1의 좌측에 배열되는 커패시터들 (C4∼C2)은 모두 접지된다.
도 7 및 도 9를 참조하면, 3비트 멀티 플라잉 디지털-아날로그 변환기는 연산 증폭기(220)의 반전 입력 단자에 용량이 동일한 유니트 커패시터(unit capacitor)들과 고정된 피드백 커패시터 (C0)가 접속된다. 상기 유니트 커패시터들 (C8∼C1)은 최상위 비트 (MSB)부터 최상위 비트 (LSB)까지 사용되는 커패시터들이다.
본 발명의 실시예는 제 1 MDAC에 대한 것이며, 이는 다른 MDAC에서도 동일하게 일어나므로 각각의 MDAC대한 보다 구체적인 설명은 생략한다.
먼저, 제 1 클럭이 발생하는 제 1 시점에서, 스위치 제어부 (210)는 스위치들 (S21∼S28)의 스위치온을 제어하여 커패시터들을 제 1 접속단 (1)에 연결시킨다. 이는 커패시터에 아날로그 입력 신호를 샘플링한다.
제 2 클럭이 발생하는 제 2 시점에서, 스위치 제어부 (210)는 스위치들 (S28∼S21)이 제 2 접속단 (2)에 연결되도록 제어한다. 이와 동시에 상기 스위치 제어부(210)는 제 1 아날로그-디지털 변환기로부터 (120)의 디지털 데이터(DDI)를 입력받아 커패시터(C0∼C8)가 피드백 단자 (3), 기준 전압 단자 (4), 그리고 접지 단자 (5)에 접속되도록 한다. 그러므로 아날로그 신호 (AI1)를 디지털화 값과 아날로그 신호의 차를 증폭하여 아날로그 신호(AI2)를 출력한다. 이때 커패시터들의 접속 상태가 도 9에 도시되어 있다.
예컨대, 스위치 제어부(210)로 입력된 디지털 데이터(DDI)가 100b이면, 제 2의 시점에서 스위치들 (S21∼S28)이 제 2 접속단 (2)에 스위치 온되도록 한다. 이와 동시에 스위치 제어부 (210)는 100b (DDI1)가 인가될 때, C5를 피드백 단자 (3/a)에 접속시킨다. 커패시터 C5를 기준으로 우측에 배열되는 커패시터들 (C4∼C1)은 스위치들 (S24∼S21,S34∼S31)을 통해 기준 전압 단자 (4/c)에 연결된다. 그리고 C5를 기준으로 좌측에 배열되는 커패시터들 (C8∼C6)은 스위치들 (S28∼S26, S38∼S36)을 통해 접지 (5/d)에 연결된다.
상술한 바와 같은 구성을 갖는 멀티플라잉 디지털-아날로그 변환기는 고정된 피드백 커패시터(fixed feedback capacitor, C0)와 유니트 커패시터들 중 선택된 하나의 재정렬 피드백 커패시터(re-arrangement feedback capacitor)를 혼용한 개선된 재정렬 피드백 커패시터(modified re-arrangement feedback capacitor)구조를 갖게 된다.
이와 같이 구성된 본 발명의 실시예에 의하면, V1과 V2및 Vdrop은 다음 수학식으로 나타낼 수 있다.
상기 수학식에서 알 수 있는 바와 같이, 종래의 1실시예와 비교해 보면 본 발명은 커패시터 에러가 ε2, 3ε0으로 줄어들었음을 알 수 있다.
또한, 종래의 실시예와 비교해 보면, ε0의 값을 최소화 할 경우 전체적인 커패시터 에러값이 약 1/2로 줄어들게 된다.
(제 2 실시예)
본 발명의 제 2 실시예에 따른 멀티플라잉 디지털-아날로그 변환기는 도 7의 고정된 피드백 커패시터를 제외하면 구성이 동일하므로 구성에 대한 상세한 설명은 생략한다.
도 11은 본 발명의 제 2 실시예에 따른 2비트 멀티플라잉 디지털-아날로그 변환기의 커패시터 재배열을 보여주는 도면이다.
도 10을 참조하면, 유니트 커패시터들로 구성된 커패시터 어레이는 피드백 단자 (b), 기준 전압 단자 (c), 접지 (d)에 선택적으로 접속된다. 여기서 상기 단자들의 참조 번호를 피드백 단자는 3, 기준 전압 단자는 4 그리고 접지는 5라고 하자.
2비트의 멀티 플라잉 디지털-아날로그 변환기의 경우 스위치 제어부 (210)에 4개의 데이터들 11b, 10b, 01b, 00b가 인가될 때, 상위 데이터들 (11, 10)과 하위 데이터(01b, 00b)에 따라 커패시터들 (C4∼C1)의 접속이 달라진다. 상위 데이터들 11, 10에 대응하는 커패시터들 C4, C3은 각각 피드백 단자 (3)에 연결된다. 11이 인가될 때, C4를 기준으로 우측에 배열되는 커패시터들 (C3∼C1)은 기준 전압 단자 (4)에 접속된다. 10이 인가될 때, C3을 기준으로 우측에 배열되는 커패시터들 (C2, C1)은 기준 전압 단자 (4)에 접속되고, 좌측에 배열되는 커패시터들 (C4)은 접지에 접속된다.
다음으로 하위 데이터들 (10b, 00b)이 스위치 제어부 (210)에 인가될 때, 10다음의 상위 디지털 데이터에서 피드백 단자 (3)에 접속되는 C3이 다시 피드백 단자 (3)에 접속된다. 상위 디지털 데이터들이 인가될 때와 반대로 피드백 단자 (3)에 접속되는 커패시터 (C3)를 기준으로 우측에 배열되는 커패시터들 (C2,C1)은 접지된다. 상기 커패시터 C3의 좌측에 배열되는 커패시터 (C8∼C4)는 기준 전압 단자 (4)에 접속된다. 00의 하위 데이터가 입력될 때, 상기 10에서 피드백된 단자 (3)에 접속되는 커패시터 (C3)의 좌측에 배열되는 커패시터 (C4)가 피드백 단자 (3)에 접속된다. 커패시터 (C4)를 기준으로 우측에 배열되는 커패시터들 (C3∼C1)은 모두 접지 (5)에 연결된다.
도 10 및 도 12를 참조하면, 3비트 멀티플라잉 디지털-아날로그 변환기는 2비트 멀티플라잉 디지털-아날로그 변환기에서와 동일하게, 8개의 디지털 데이터 값들 중 상위 4개의 디지털 데이터들 (111b, 110b, 101b, 100b) 각각에 대응하는 커패시터들, 도 12와 같이, 음의 기울기 방향의 커패시터들 (C8, C7, C6, C5)은 피드백 단자 (3)에 접속된다. 상기 상위 디지털 데이터값들(111b, 110b, 101b, 100b)이 각각 스위치 제어부 (210)로 인가되면, 피드백 단자 (3)에 접속되는 커패시터를 기준으로 우측에 배열되는 커패시터들은 기준 전압 단자 (4)에 접속된다. 그리고 피드백 단자 (3)에 접속되는 커패시터의 좌측에 배열되는 커패시터(들)는 접지 단자 (5)에 접속된다.
계속해서, 상기 8개의 디지털 데이터값들 (111b∼000b)중 4개의 하위 디지털 데이터들 (011b∼000b)가 스위치 제어부 (210)에 인가되면, 상기 상위 디지털 데이터값들 (111b∼100b) 중 가장 낮은 디지털 데이터 값 (100b)에 대응하여 피드백 단자 (3)에 접속되는커패시터 (C5)를 기준으로 양의 기울기 방향으로 011b/C5, 010b/C6, 001b/C7, 000b/C8이 각각 피드백 단자 (3)에 각각 접속된다.
상기 하위 디지털 데이터 값들 (011b∼000b)이 스위치 제어부 (210)에 인가될 때, 피드백 단자 (3)에 접속되는 커패시터를 기준으로 우측에 배열되는 커패시터들은 접지 (5)에 연결된다. 그리고 상기 피드백 단자 (3)에 접속되는 커패시터의 좌측에 배열되는 커패시터(들)는 기준 전압 단자 (4)에 접속된다.
그러므로, 2N개의 디지털 데이터가 스위치 제어부 (210)에 인가될 때, 커패시터들의 재배열은 피드백 단자 (3)에 접속되는 커패시터를 기준으로 2N/2개의 상위 디지털 데이터 값들과 2N/2개의 하위 디지털 데이터 값들에 따른 커패시터들의 배열이 달라진다.
도 13a와 도 13b를 참조하면, 유니트 커패시터 어레이를 기본으로 하는 멀티플라잉 디지털-아날로그 변환기의 INL의 최대 표준 편차는 중심 i=8에서 일어난다. 종래의 경우, INL의 표준 편차 값은 0.56LSB이며, 본 발명과 같은 방법으로 커패시터를 재정렬할 경우 INL 에러가 도 13b에 보여지는 바와 같이 0.38LSB로 약 30% 정도 감소됨을 알 수 있다.
따라서, 본 발명은 멀티플라잉 디지털-아날로그 변환기의 커패시터에서의 에러 발생을 줄일 수 있음과 동시에 교정 영역의 사용 범위를 크게 할 수 있다. 그리고 INL의 에러를 줄일 수 있다.

Claims (6)

  1. 아날로그 입력 신호(AI1)를 N 비트의 디지털 데이터(DDI1)로 변환시켜 출력하는 제 1의 아날로그-디지털 변환기(120)와;
    상기 제 1의 아날로그-디지털 변환기(120)로 부터 출력되는 상기 디지털 데이터값(DDI1)과 상기 아날로그 입력 신호(AI1)의 차를 2N/1배율로 증폭시켜 아날로그 신호(AI2)로 발생하는 제 1 멀티플라잉 디지털-아날로그 변환기(110)와;
    상기 제 1의 멀티플라잉 디지털 -아날로그 변환기(110)로부터 출력되는 아날로그 신호(AI2)를 디지털 데이터 (DDI2)로 변환시켜 출력하는 제 2의 아날로그-디지털 변환기(140)와;
    상기 제 2의 아날로그-디지털 변환기(140)로부터 출력되는 디지털데이타값(DDI2)과 상기 아날로그 신호(AI2)의 차를 2N/1의 배율로 증폭시켜 아날로그 신호(AI3)를 출력하는 제 2의 멀티플라잉 디지털-아날로그 변환기(130)와;
    상기 제 2의 멀티플라잉 디지털-아날로그 변환기(130)로부터 출력되는 상기 아날로그 신호(AI3)를 디지털 데이터 (DDI3)로 변환시켜 출력하는 제 3의 아날로그-디지털 변환기(160)와;
    상기 제 3의 아날로그-디지털 변환기(160)로 출력되는 상기 디지털 데이터 값(DDI3)과 상기 아날로그 신호(AI3)의 차를 2N/1의 배율로 증폭시켜 아날로그 신호(AI4)를 출력하는 제 3의 멀티플라잉 디지털-아날로그 변환기(130)와;
    상기 제 3의 멀티플라잉 디지털 -아날로그 변환기(150)로부터 출력된 상기 아날로그 신호 (AI4)를 디지털 데이터로 변환시켜 출력하는 제 4의 아날로그-디지털 변환기(180)와;
    상기 제 1 내지 제 4 디지털 데이터 값을 받아들여 에러를 교정한 후, 데이터를 출력하는 교정 및 데이터 출력부를 포함하되,
    상기 각 멀티플라잉 디지털-아날로그 변환기는 상기 아날로그 입력 신호 또는 전단으로부터의 N 비트의 상기 디지털 데이터 값과의 차를 아날로그레벨로 증폭하는 연산 증폭기(220)와;
    2N개의 유니트 커패시터와 1개의 고정 피드백 커패시터를 구비하는 커패시터 어레이(C0 ~∼C8)와;
    제 1 제어 신호에 응답하여 제 1 구간동안, 상기 유니트 커패시터들을 상기 아날로그 입력 신호가 인가되는 제 1 접속단에 연결시키고, 제 2 구간 동안 제 2 접속단에 연결시키는 제 1의 스위치들과;
    제 2 제어 신호에 응답하여 상기 제 2 구간 동안 제 2 접속단에 스위치온되는 상기 제 1 스위치들을 기준 전압 단자, 접지 단자, 피드백 단자에 스위치온시키는 제 2의 스위치들과;
    상기 제 1 및 제 2 제어 신호를 발생하는 스위치 제어 회로를 포함하는 파이프라인드 아날로그-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 스위치 제어 회로는 상기 2N개의 유니트 커패시터들에 대응하는 상기 제 1 및 제 2의 스위치들을 제어하기 위한 2N개의 제 1의 제어 신호와 2N개의 제 2의 제어 신호들을 출력하는 파이프라인드 아날로그-디지털 변환기.
  3. 제 1 항에 있어서,
    상기 고정 피드백 커패시터는 상기 피드백 단자에 항상 연결되는 파이프라인드 아날로그-디지털 변환기.
  4. 멀티플라잉 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 갖는 파이프라인드 아날로그-디지털 변환기에 있어서,
    상기 멀티플라잉 디지털-아날로그 변환기는,
    피드백 단자와;
    기준 전압이 인가되는 기준 단자와;
    접지에 연결되는 접지 단자와;
    최상위 비트부터 최하위 비트에 대응하는 2N개의 유니트 커패시터들과 하나의 고정 커패시터를 구비하는 커패시터 어레이와;
    제 1 구간 동안에, 제 1 제어 신호에 응답하여 상기 유니트 커패시터들을 외부 아날로그 입력 신호가 인가되는 제 1 구간동안 제 1 접속단에 연결하고, 제 2 구간 동안 제 2 접속단에 연결하는 제 1 스위치들과;
    제 2 구간 동안에, 제 2 제어 신호에 응답하여 상기 제 1의 스위치들을 상기 피드백 단자, 기준 단자 그리고 접지 단자에 연결하는 제 2 스위치들과;
    전단의 아날로그-디지털 변환기로부터의 N 비트의 디지털 데이터값을 입력받아 상기 제 1 및 제 2의 제어 신호들을 출력하는 스위치 제어 회로와;
    상기 제 2 구간 동안 상기 아날로그 신호를 디지털화한 값과 상기 아날로그 입력 신호의 차를 증폭하는 연산 증폭기를 포함하되,
    상기 유니트 커패시터들은 제 2 구간 동안에, 2N개의 최상위 디지털 데이터값부터 최하위 디지털 데이터값이 상기 스위치 제어 회로에 각각 인가될 때, 최상위 비트에 대응하는 유니트 커패시터부터 최하위 비트에 대응하는 유니트 커패시터가 상기 피드백 단자에 각각 접속되고, 상기 피드백 단자에 접속되는 유니트 커패시터를 기준으로 우측에 배열하는 커패시터들은 상기 기준 단자에 연결되고, 좌측에 배열되는 커패시터(들)는 접지 단자에 연결되는 파이프라인드 아날로그-디지털 변환기.
  5. 제 4 항에 있어서,
    상기 고정 커패시터는 제 2 구간 동안에 상기 디지털 데이터 값들과 상관없이 상기 피드백 단자에 연결되는 파이프라인드 아날로그-디지털 변환기.
  6. 멀티플라잉 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 갖는 파이프라인드 아날로그-디지털 변환기에 있어서,
    상기 멀티플라잉 디지털-아날로그 변환기는
    피드백 단자와;
    기준 전압이 인가되는 기준 단자와;
    접지에 연결되는 접지 단자와;
    최상위 비트부터 최하위 비트에 대응하는 2N개의 유니트 커패시터들을 구비하는 커패시터 어레이와;
    제 1 구간 동안에, 제 1 제어 신호에 응답하여 상기 유니트 커패시터들을 외부 아날로그 입력 신호가 인가되는 제 1 구간동안 제 1 접속단에 연결하고, 제 2 구간 동안 제 2 접속단에 연결하는 제 1 스위치들과;
    제 2 구간 동안에, 제 2 제어 신호에 응답하여 상기 제 1의 스위치들을 상기 피드백 단자, 기준 단자 그리고 접지 단자에 연결하는 제 2 스위치들과;
    전단의 아날로그-디지털 변환기로부터의 N 비트의 디지털 데이터값을 입력받아 상기 제 1 및 제 2의 제어 신호들을 출력하는 스위치 제어 회로와;
    상기 제 2 구간 동안 상기 아날로그 신호를 디지털화한 값과 상기 아날로그 입력 신호의 차를 증폭하는 연산 증폭기를 포함하되,
    상기 유니트 커패시터들은 상기 2N개의 디지털 데이터 값들 중, 2N/2 개의 상위 디지털 데이터 값이 상기 스위치 제어 회로에 각각 인가될 때, 최상위 비트에 대응하는 유니트 커패시터부터 2N/2개의 유니트 커패시터들이 순차적으로 상기 피드백 단자에 연결되고, 상기 피드백 단자에 연결되는 유니트 커패시터를 기준으로 우측에 배열되는 커패시터들은 상기 기준 단자에 연결되고 좌측에 배열되는 커패시터(들)는 상기 접지 단자에 연결되며;
    상기 2N개의 디지털 데이터값들 중 하위 디지털 데이터 값을 갖는 2N/2 개의 하위 디지털 데이터값이 상기 스위치 제어 회로에 순차적으로 인가될 때, 최상위 비트부터에서 2N/2번째 커패시터를 기준으로 최상위 비트에 대응하는 커패시터까지 상기 피드백 단자에 연결되고, 상기 피드백 단자에 접속되는 커패시터를 기준으로 우측에 배열되는 커패시터들은 상기 접지 단자에 연결되고, 좌측에 배열되는 커패시터(들)는 상기 기준 단자에 연결되는 파이프라인드 아날로그-디지털 변환기.
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