JPH05218868A - 多段型ａｄ変換器 - Google Patents

多段型ａｄ変換器

Info

Publication number
JPH05218868A
JPH05218868A JP4017453A JP1745392A JPH05218868A JP H05218868 A JPH05218868 A JP H05218868A JP 4017453 A JP4017453 A JP 4017453A JP 1745392 A JP1745392 A JP 1745392A JP H05218868 A JPH05218868 A JP H05218868A
Authority
JP
Japan
Prior art keywords
converter
conversion
sample
adc
resolution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4017453A
Other languages
English (en)
Inventor
Koichi Ono
孝一 尾野
Yoshito Nene
義人 禰寝
Etsuji Yamamoto
悦司 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP4017453A priority Critical patent/JPH05218868A/ja
Priority to KR1019930001372A priority patent/KR930018864A/ko
Priority to US08/012,759 priority patent/US5534864A/en
Publication of JPH05218868A publication Critical patent/JPH05218868A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters

Abstract

(57)【要約】 【目的】本発明の目的は、いくつかのＡＤ変換ブロック
を縦続接続し、数ステップに分けてＡＤ変換する多段型
ＡＤ変換器に関し、微分直線性の優れたＡＤ変換器を提
供すること。 【構成】サンプルホールド増幅器２０を構成しているオ
ペアンプ２１の正相入力端子に次段ブロックのＡＤＣ３
０のゼロレベルを印加することにより達成される。 【効果】サンプルホールド増幅器はオペアンプの正相入
力に印加された電圧にたいし信号を出力するため、ＡＤ
変換ブロック間のズレが生じず、アナログＧＮＤレベル
を簡単に一致させることができる。このため極めて優れ
た微分直線性を持つＡＤ変換器を提供できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＡＤ変換器（以下「ＡＤ
Ｃ」と記す。）に関し、特に複数の段数に分けてＡＤ変
換する多段型ＡＤＣに関する。
【０００２】
【従来の技術】一般に、いくつかの段に分けてＡＤ変換
するものに直並列方式がある。この方式は図７に示す如
く、上位ａビット、下位ｂビットの２段でａ＋ｂビット
のＡＤＣとした場合、アナログ信号をＡＤ変換中一定値
に保つサンプルホールド増幅器２０（以下「ＳＨＣ」と
記す。）と、ａビットのデジタル値を出力する上位ＡＤ
Ｃ１２と、ａビットのデジタル値をアナログ値にするａ
ビットＤＡ変換器４０（以下「ＤＡＣ」と記す。）と、
２つのアナログ信号の差分を求める減算器１４と、誤差
増幅器１５と、ｂビットのデジタル値を出力する下位Ａ
ＤＣ１６と、デジタル信号を出力する加算回路７０と、
これら要素回路の動作を制御するタイミング発生回路１
８から成る。ＳＨＣ２０はクロックに同期してアナログ
入力信号をサンプルし下位ＡＤＣ１６が変換を終了する
までサンプル値を出力する。ＳＨＣ２０の出力信号は上
位ＡＤＣ１２によってａビットのデジタル値に変換され
る。このＡＤ変換出力は再度ａビットのＤＡＣ４０によ
りアナログレベルに変換され、ＳＨＣ２０の出力信号と
の差分（以下「誤差信号」と記す。）を減算器１４によ
り求め誤差増幅器１５により増幅する。誤差増幅器１５
からの出力は、下位ｂビットＡＤＣ１６によりｂビット
のデジタル値に変換される。そして上位、下位のデジタ
ル出力を加算回路７０によりａ＋ｂビットを出力する。
このようなＡＤ変換動作を数ステップに分けて行う場合
必ず生じる問題点として「ＡＤ変換ブロック間の不整合
による微分直線性の劣化」がある。これはそれぞれのＡ
Ｄ変換ブロック間のオフセット電圧また、誤差増幅器１
５のオフセット電圧や利得のバラツキなどが原因とな
り、誤差増幅器１５の出力電圧範囲と下位ＡＤＣ１６の
入力電圧範囲にズレが生じる。このため図８のようなＡ
Ｄ変換特性が劣化する。
【０００３】このような問題点を解決するため、従来Ａ
ＤＣでは、例えば、加納 昌明氏などによる「１０ビッ
ト３０ＭＨｚ直並列型Ａ／Ｄ変換器」(１９９０年電子
情報通信学会春季全国大会論文集 ＳＡ−３−１，ｐ１
−４０３)に記載の如く、「オーバラップ補間方式」と
いう新規ＡＤ変換方式を提案し、微分直線性の優れたＡ
ＤＣを実現している。この方式を図９示す。このＡＤＣ
は上位６ビット、下位５ビットの直並列で、上位変換と
下位変換の合わせ誤差を補正するため、上位６ビットの
最下位ビットと下位５ビットの最上位ビットを重ね合わ
せて最終的な１０ビット出力を得ている。下位変換は上
位変換で特定された基準電圧の範囲を増幅した後に３２
等分に分割して行う。このため実行的な下位比較器の誤
差が利得分の１になり、下位変換にて生じる誤差を緩和
している。また下位変換に使う参照電圧は、上位変換で
使われている参照電圧をもとに作られるのため、微分直
線性の優れたＡＤＣが実現可能になる。
【０００４】
【発明が解決しようとする課題】上記従来技術は、無調
整で極めて優れた微分直線性を得るには大変都合の良い
方式だが以下の３つの問題点があった。
【０００５】（１）上位変換の後で下位変換を行うが、
これらの変換時間の間アナログ入力信号を１０ビット精
度で保持する必要があるため高速、高精度のＳＨＣが必
要となる。
【０００６】（２）下位変換の参照電圧を作る差動増幅
器が、上位分解能に応じた数だけ必要であり、またそれ
らの利得を厳しく管理する必要がある。
【０００７】（３）回路構成が複雑になり、かつ回路規
模も大きくなるためチップエリアが大きくなり消費電力
が増える。
【０００８】本発明は上記事情に鑑みてなされたもの
で、その目的とするところは、従来の技術における記述
の如き問題を解決し、ＡＤ変換ブロック間のズレを極力
小さくし、微分直線性の優れたＡＤＣを提供することに
ある。
【０００９】
【課題を解決するための手段】一般に図１０に示すよう
なオペアンプを帰還形増幅器として用いる場合、増幅さ
れた信号は正相入力に印加されている電圧レベルに対し
て出力されることが知られている。したがって差動入力
を有するオペアンプで構成した帰還形増幅回路を誤差増
幅器として用い、その出力信号を下位ＡＤＣの入力信号
とする。そしてオペアンプの正相入力には、下位ＡＤＣ
における基準レベルの電圧を印加する。下位ＡＤＣの基
準レベルの電圧は、ＡＤＣ自身の参照電圧の一つとして
必ず生じるので新たな回路を必要としない。このため回
路規模の増大や消費電力の増大もないので低消費電力Ａ
ＤＣの実現に最適である。
【００１０】上記の手段を適応することにより上記目的
は達成される。
【００１１】
【作用】本発明に係るＡＤＣにおいては、入力信号とＤ
Ａ出力信号との差分を増幅する増幅回路の正相入力を次
段のＡＤＣの基準レベルとすることにより、ＡＤ変換ブ
ロック間に生じるズレを防ぐことができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク構成図である。図１において３０は低分解能並列型Ａ
ＤＣ、３１は抵抗ストリング、３２は比較器、３３はエ
ンコーダ、４０は前記ＡＤＣと同ビットのＤＡＣ、２０
はサンプルホールド増幅器、２１はオペアンプ、２はＣ
ＭＯＳスイッチ、２３は帰還容量、４はサンプル容量、
６０はＡＤ変換ブロック、７０は補正回路である。基本
動作としては、以下の通りである。比較器３２とサンプ
ルホールド増幅器２０は同じクロックのタイミングで入
力をサンプルする。サンプル後、比較器３２は変換モー
ドになり低分解能ＡＤＣの分解能に応じたデジタルデー
タを出力する。サンプルホールド増幅器２０はＤＡ出力
が確定するまで入力スイッチはＯＦＦとし、どこにも接
続されない待機モードとなる。ＤＡＣ４０は低分解能Ａ
ＤＣ３０のデジタルデータを再度アナログレベルに変換
する。このアナログレベル確定後、待機モードにあった
サンプルホールド増幅器２０は入力スイッチをＤＡ出力
に切り替えホールドモードになり、誤差信号を増幅し出
力する。このＡＤ変換ブロック６０は複数個縦続接続し
ており、次段以降のブロックは前ブロックの誤差信号出
力をを入力信号とし同様の工程を繰返してデジタルデー
タと増幅した誤差信号を出力する。そしてそれぞれのブ
ロックからのデジタルデータを加算して高分解能のデジ
タルデータを得る構成である。
【００１４】上記構成において、段間のずれを防止する
ために次段ブロックの低分解能ＡＤＣ３０の抵抗ストリ
ング３１より作られる参照電圧の最低レベルをオペアン
プ２１の正相入力に印加し、基準レベルを一致させる。
サンプルホールド増幅器２０は、スイッチトキャパシタ
の構成を採用した差動入力のオペアンプをもつ帰還増幅
器である。帰還増幅器の動作については前述した通り、
正相入力に印加した電圧レベルに対して増幅信号を出力
する。したがって図２のようにサンプルホールド増幅器
２０の出力範囲と次段ブロックの低分解能ＡＤＣ３０入
力範囲が完全に一致する。
【００１５】第２の実施例を図３に示す。比較器３２は
サンプル容量４とインバータアンプ５とＣＭＯＳスイッ
チ２から成るインバータチョッパ型である。この構成で
サンプルホールド増幅器２０からみた負荷は、比較器３
２のサンプルモードとホールドモードのときで大きく変
化する。例えばサンプル容量４が０.１pF、比較器３２が
７個（低分解能並列型ＡＤＣ３０の分解能が３ビットの
場合）とする。サンプルモードではインバータアンプ５
の入出力が短絡されサンプル容量４がＧＮＤレベルに接
地したことと等価となる。したがって負荷としてはサン
プル容量４がそのまま負荷と見へ、０.７pFとなる（０.
１pFの７倍）。ホールドモードではインバータアンプ３
３の入出力はオープンになり入力はハイインピーダンス
となる。このため負荷としては何もないのと等価で０ｐ
Ｆとなる。このような大きな負荷変動はオペアンプ２１
の周波数特性に大きく影響し、サンプルホールド増幅器
２０を不安定にする。これを防ぐためオペアンプ２１の
出力にＣＭＯＳスイッチと容量から成る位相補償回路２
５を設け、低分解能並列型ＡＤＣ３０の動作タイミング
に合わせて位相補償回路２５の接続を制御する。これに
よりサンプルホールド増幅器２０からみた負荷が常に一
定になり、安定した動作を提供できる。
【００１６】第１の実施例について具体例を用いて説明
する。ＡＤ変換ブロック６０を３段で構成し４ビット、
３ビット、３ビットのトータル１０ビットＡＤＣを考え
る。図４にその構成図を示す。２段目、３段目には図５
のようにＡＤＣの入力範囲の上下に４ＬＳＢづつ拡張領
域３４をもっており比較器の数としては１５個、つまり
４ビットＡＤＣと同じ機能をもっている。この拡張領域
３４はＡＤＣへの入力信号が変換可能範囲を越えても上
下４ＬＳＢ分までは変換動作を可能としている。例えば
前変換ブロックのＤＡ信号が次変換ブロックの上側拡張
領域に出力された場合は、前変換ブロックのデジタルデ
ータに１を加えてトータルデータを出力する。また前変
換ブロックのＤＡ信号が次変換ブロックの下側拡張領域
に出力された場合は、前変換ブロックのデジタルデータ
に１を引いてトータルデータを出力する。
【００１７】図６はこの構成を詳しく示したものであ
る。この図において９０は抵抗ストリング用最高電圧、
８０は抵抗ストリング用最低電圧である。ＤＡＣ部分は
抵抗ストリング３１にＣＭＯＳスイッチ２を設け、比較
器の比較結果により一つだけスイッチをＯＮにしアナロ
グ電圧レベルを出力する構成をとっている。このような
構成において、サンプルホールド増幅器２０の利得は、
普通２＾ａ倍（ａはＡＤＣの分解能、この場合は１６
倍）に選ぶ。この値に選ぶことによって前段で用いた参
照電圧と同じ電圧を次段に用いることができ、供給電圧
を共通化できる。これはＩＣの実現において大変都合が
よい。一方、増幅器の設計において、高速、高精度、高
利得の３つを実現するのは極めて難しい。オペアンプ２
１の設計において高速、高利得を満足させようとすると
不安定動作を招くことになる。したがってこの例におい
ては、サンプルホールド増幅器の利得を１６倍とすべき
のところを４分の１の４倍とした。このようにすること
で高速性を維持し、安定な動作を提供できる。
【００１８】サンプルホールド増幅器の利得を４倍とし
たことで第１ブロックと第２ブロックでＡＤＣの参照電
圧が異なる。したがってＡＤＣへの供給電圧を共通にで
きず、新たな供給電圧を作る必要がある。この例におい
て抵抗ストリング用最高電圧９０と抵抗ストリング用最
低電圧８０の電位差が１Ｖとすると初段のＡＤＣの１Ｌ
ＳＢは６２.５mVとなる。したがって次段のＡＤＣの入
力電圧範囲は２５０mV（６２.５×４）、１ＬＳＢは３
１.２５mV（２５０／８）、抵抗ストリングに印加すべ
き電位差は前述した拡張分も加えると、５００mV（３
１.２５×１６）となる。つまり初段の抵抗ストリング
に印加する電圧の２分の１の電圧を新たに作る必要が有
る。この例では初段に用いた抵抗ストリングを２個直列
に接続し、次段のＡＤＣにはその内の１つの抵抗ストリ
ングを使用している。このようにすると初段と同じ電圧
を抵抗ストリングに印加できるとともに、次段に必要な
２分の１の電圧を高精度に簡単に作ることができる。
【００１９】第２ブロックのサンプルホールド増幅器の
利得は、８倍としている。これは上位ですでに７ビット
が決定されており、第２ブロックのサンプルホールド増
幅器は第３ブロックのＡＤＣに必要な精度を満足すれば
良くラフな設計が許される。ここで初段と次段でサンプ
ルホールド増幅器に要求される精度を比較すると表１の
ようになる。
【００２０】
【表１】
【００２１】このように第２ブロックのサンプルホール
ド増幅器は多少不安定でリンギングが生じても問題にな
らない。また前述の通り８倍（３段ブロックは３ビット
なので２＾３）としたことで３段目のＡＤＣの抵抗スト
リングに印加すべき電圧は２段目と同じ電圧となり、新
たな電圧レベルを作る必要が無くＩＣ設計上大変都合が
よい。なお最終段となる３段目にはサンプルホールド増
幅器とＤＡが必要ないのでブロック内はＡＤＣのみの構
成である。
【００２２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、いくつかのステップに分けてＡＤ変換する多段型
ＡＤ変換器において、段間に生じるズレを回路規模を大
きくすることなく低減でき、無調整で極めて優れた微分
直線性を得られる高精度の多段型ＡＤ変換器を提供でき
る。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図。
【図２】本発明の動作原理を説明する図。
【図３】本発明の別の実施例を示す構成図。
【図４】図１を具体的な数値を用いて示した場合の構成
図。
【図５】拡張領域を補足説明するための図。
【図６】図４の具体例をさらに詳しく示した図。
【図７】直並列方式ＡＤＣの構成図。
【図８】上位と下位がミスマッチしたＡＤ変換特性図。
【図９】従来の直並列方式ＡＤＣ構成図。
【図１０】オペアンプの基本動作を示した図である。
【符号の説明】 ２…ＣＭＯＳスイッチ、４…サンプル容量、５…インバ
ータアンプ、１２…上位ＡＤＣ，１４…減算器、１５…
誤差増幅器、１６…下位ＡＤＣ、２０…サンプルホール
ド増幅器、２１…差動入力オペアンプ、２３…帰還容
量、２５…位相補償回路、３０…低分解能並列型ＡＤ
Ｃ、３１…参照電圧発生回路、３２…比較器、３３…エ
ンコーダー、３４…拡張領域、４０…ＤＡＣ、６０…Ａ
Ｄ変換ブロック、７０…加算回路、８０…抵抗ストリン
グ用ボトム電圧、９０…抵抗ストリング用トップ電圧、
１０１…差動増幅器、１０２…差動バッファアンプ、１
０３…負荷抵抗、１０４…電流スイッチ、１０５…イン
ヒビット回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 禰寝 義人 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山本 悦司 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】分解能に応じたレベルを発生する参照信号
    発生回路の参照信号と、アナログ入力信号とを比較して
    大小関係を判定する比較器を用いて温度計符号（サーモ
    メータコード）に変換されたデジタル信号から所望のデ
    ジタル出力を得る低分解能ＡＤ変換器と、該ＡＤ変換器
    のデジタル出力をアナログ値に変換するＤＡ変換器と、
    該ＤＡ変換器の出力と該低分解能ＡＤ変換器への入力と
    の差分をとり増幅するサンプルホールド増幅回路とで構
    成されたＡＤ変換ブロックを複数個縦続接続した多段型
    ＡＤ変換器において、該サンプルホールド増幅回路は差
    動入力のオペアンプを有し、該オペアンプの正相入力が
    次段のＡＤ変換ブロックにおける低分解能ＡＤ変換器の
    基準とするレベルにしたことを特徴とする多段型ＡＤ変
    換器。
  2. 【請求項２】請求項１記載の構成において、サンプルホ
    ールド増幅回路はＭＯＳスイッチと容量から成る位相補
    償回路を伴ったオペアンプで構成され、サンプルモード
    とホールドモードにおいてＭＯＳスイッチを切り替える
    ことにより位相補償の程度を可変することを特徴とする
    多段型ＡＤ変換器。
  3. 【請求項３】請求項１記載の構成において、ＡＤ変換ブ
    ロックを３段以上縦続接続し、最初のＡＤ変換ブロック
    におけるサンプルホールド増幅回路のゲインを(２^ａ)/
    ｎ倍［ａは該ＡＤ変換ブロックにおけるＡＤ変換器のビ
    ット数，ｎ＞０，２^ａは２のａ乗の意、以下指数につ
    いては＾を用いる。］とし、かつ２番目以降のＡＤ変換
    ブロックにおけるサンプルホールド増幅回路のゲインを
    ２のａ乗倍としたことを特徴とする多段型ＡＤ変換器。
  4. 【請求項４】請求項１記載の構成において、ＡＤ変換ブ
    ロックを３段以上縦続接続し、２番目のＡＤ変換ブロッ
    クにおける低分解能ＡＤ変換器の参照信号は１番目のＡ
    Ｄ変換ブロックにおける低分解能ＡＤ変換器の参照信号
    の１／(２ｎ)［ｎ＞０、整数］、３番目以降のＡＤ変換
    ブロックにおける低分解能ＡＤ変換器の参照信号は前段
    のＡＤ変換ブロックにおける低分解能ＡＤ変換器の参照
    信号と同一としたことを特徴とする多段型ＡＤ変換器。
  5. 【請求項５】請求項１記載の構成において、ＡＤ変換ブ
    ロックを３段以上縦続接続し、２番目のＡＤ変換ブロッ
    クにおける参照信号は、１番目のブロックにおける参照
    信号発生回路を２ｎ個［ｎ＞０、整数］直列接続し、該
    ２ｎ個［ｎ＞０、整数］の参照信号発生回路の内の１個
    を用いて１／(２ｎ）の参照信号を得ることを特徴とす
    る多段型ＡＤ変換器。
  6. 【請求項６】請求項１記載の構成において、最終段のＡ
    Ｄ変換ブロックのみ低分解能ＡＤ変換器と、ＤＡ変換器
    で構成されていることを特徴とする多段型ＡＤ変換器。
JP4017453A 1992-02-03 1992-02-03 多段型ａｄ変換器 Withdrawn JPH05218868A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4017453A JPH05218868A (ja) 1992-02-03 1992-02-03 多段型ａｄ変換器
KR1019930001372A KR930018864A (ko) 1992-02-03 1993-02-02 파이프라인 아날로그 디지탈 변환기
US08/012,759 US5534864A (en) 1992-02-03 1993-02-03 Pipelined analog-to-digital converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4017453A JPH05218868A (ja) 1992-02-03 1992-02-03 多段型ａｄ変換器

Publications (1)

Publication Number Publication Date
JPH05218868A true JPH05218868A (ja) 1993-08-27

Family

ID=11944443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4017453A Withdrawn JPH05218868A (ja) 1992-02-03 1992-02-03 多段型ａｄ変換器

Country Status (3)

Country Link
US (1) US5534864A (ja)
JP (1) JPH05218868A (ja)
KR (1) KR930018864A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8041323B2 (en) 2005-07-21 2011-10-18 Seiko Instruments Inc. Portable electronic unit

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340280B2 (ja) * 1995-05-25 2002-11-05 三菱電機株式会社 パイプライン型ａ／ｄコンバータ
KR0174499B1 (ko) * 1995-10-13 1999-04-01 김광호 비교기의 입력 바이어스전류가 보상된 아날로그 디지탈 변환기
US5710563A (en) * 1997-01-09 1998-01-20 National Semiconductor Corporation Pipeline analog to digital converter architecture with reduced mismatch error
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6948794B2 (en) * 1997-07-15 2005-09-27 Silverbrook Reserach Pty Ltd Printhead re-capping assembly for a print and demand digital camera system
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US20100225698A1 (en) * 1997-07-15 2010-09-09 Silverbrook Research Pty Ltd. Pagewidth printer with movable capping member for printhead
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US6124820A (en) * 1997-11-20 2000-09-26 National Semiconductor Corporation Error correction architecture for pipeline analog to digital converters
US6747695B1 (en) * 1997-12-05 2004-06-08 Intel Corporation Integrated CMOS imager
KR100286326B1 (ko) 1997-12-13 2001-04-16 김영환 인터리빙샘플링아나로그/디지탈변환기
EP0952671B1 (en) * 1998-04-24 2004-12-08 Texas Instruments Incorporated Pipeline analog-to-digital conversion system using a modified coding scheme and method of operation
US6169502B1 (en) * 1998-05-08 2001-01-02 Cirrus Logic, Inc. Pipelined analog-to-digital converter (ADC) systems, methods, and computer program products
JP2000036746A (ja) * 1998-07-17 2000-02-02 Nec Corp Ａ／ｄ変換器
US6452528B1 (en) * 1998-07-22 2002-09-17 Photobit Corporation Double comparison successive approximation method and apparatus
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
US6337651B1 (en) 2000-02-17 2002-01-08 Advanced Micro Devices, Inc. Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage
US6359579B1 (en) 2000-02-17 2002-03-19 Advanced Micro Devices, Inc. Digital logic correction circuit for a pipeline analog to digital (A/D) converter
US6295016B1 (en) 2000-02-17 2001-09-25 Advanced Micro Devices, Inc. Pipeline analog to digital (A/D) converter with relaxed accuracy requirement for sample and hold stage
US6323800B1 (en) 2000-02-17 2001-11-27 Advanced Micro Devices, Inc. Pipeline analog to digital (a/d) converter with lengthened hold operation of a first stage
US6380806B1 (en) 2000-09-01 2002-04-30 Advanced Micro Devices, Inc. Differential telescopic operational amplifier having switched capacitor common mode feedback circuit portion
US6646584B2 (en) * 2000-11-28 2003-11-11 Texas Instruments Incorporated Circuit design technique for increasing the bandwidth of sample-and-hold circuits in flash ADCs
US6597302B2 (en) * 2000-11-29 2003-07-22 Texas Instruments Incorporated System for increasing the bandwidth of sample-and-hold circuits in flash ADCs
US6441769B1 (en) * 2000-12-22 2002-08-27 Texas Instruments Incorporated Overcoming finite amplifier gain in a pipelined analog to digital converter
JP3968261B2 (ja) * 2002-03-29 2007-08-29 富士通株式会社 Ａ／ｄ変換回路
US6611222B1 (en) 2002-06-03 2003-08-26 Charles Douglas Murphy Low-complexity high-speed analog-to-digital converters
US6686864B1 (en) * 2002-08-28 2004-02-03 Analog Devices, Inc. Pipelined analog-to-digital converters with gain-matching structures
JP2004289759A (ja) * 2003-03-25 2004-10-14 Rohm Co Ltd Ａ／ｄ変換器
US6894627B2 (en) * 2003-09-17 2005-05-17 Texas Instruments Incorporated Increasing the SNR of successive approximation type ADCs without compromising throughput performance substantially
US6958722B1 (en) * 2004-06-11 2005-10-25 Texas Instruments Incorporated SAR ADC providing digital codes with high accuracy and high throughput performance
TWI249903B (en) * 2005-03-16 2006-02-21 Univ Tsinghua Multi-step analog/digital converter and on-line calibration method thereof
US7212144B1 (en) * 2006-01-18 2007-05-01 Marvell World Trade Ltd. Flash ADC
TWI353577B (en) * 2006-10-26 2011-12-01 Novatek Microelectronics Corp Voltage conversion device having non-linear gain a
US7733255B2 (en) * 2007-02-27 2010-06-08 Infineon Technologies Ag Digital-to-analog converter with logarithmic selectable response and methods
US7978105B2 (en) * 2009-01-20 2011-07-12 Marvell International Ltd. Current sensing and background calibration to match two resistor ladders
US8274419B2 (en) * 2009-02-10 2012-09-25 Stmicroelectronics (Grenoble 2) Sas Analog-digital converter with pipeline architecture associated with a programmable gain amplifier
US8120519B2 (en) * 2010-06-04 2012-02-21 Maxim Integrated Products, Inc. Shared operational transconductance amplifier pipelined ADC incorporating a sample/hold amplifier and multiple MDAC stages
FR3059455B1 (fr) * 2016-11-29 2020-09-25 Continental Automotive France Procede et dispositif de detection de presence pour vehicule automobile

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691470A (en) * 1971-03-10 1972-09-12 Keithley Instruments Chopper amplifier
US4763107A (en) * 1985-08-23 1988-08-09 Burr-Brown Corporation Subranging analog-to-digital converter with multiplexed input amplifier isolation circuit between subtraction node and LSB encoder
JPH0810830B2 (ja) * 1987-03-04 1996-01-31 株式会社東芝 アナログ―ディジタル変換器
US4862171A (en) * 1987-10-23 1989-08-29 Westinghouse Electric Corp. Architecture for high speed analog to digital converters
US4875038A (en) * 1988-01-07 1989-10-17 Motorola, Inc. Frequency division multiplexed acknowledge back paging system
US5047772A (en) * 1990-06-04 1991-09-10 General Electric Company Digital error correction system for subranging analog-to-digital converters
US5210537A (en) * 1991-02-08 1993-05-11 Analog Devices, Incorporated Multi-stage A/D converter
JP3153271B2 (ja) * 1991-07-05 2001-04-03 株式会社日立製作所 Ａｄ変換器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8041323B2 (en) 2005-07-21 2011-10-18 Seiko Instruments Inc. Portable electronic unit

Also Published As

Publication number Publication date
KR930018864A (ko) 1993-09-22
US5534864A (en) 1996-07-09

Similar Documents

Publication Publication Date Title
JPH05218868A (ja) 多段型ａｄ変換器
Lewis et al. A pipelined 5-Msample/s 9-bit analog-to-digital converter
KR100824793B1 (ko) 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터
US6686865B2 (en) High resolution, high speed, low power switched capacitor analog to digital converter
US5990820A (en) Current-mode pipelined ADC with time-interleaved sampling and mixed reference and residue scaling
US5416485A (en) Analog-to-digital conversion circuit with improved differential linearity
US8791845B2 (en) Circuitry and method for reducing area and power of a pipelince ADC
US4763106A (en) Flash analog-to-digital converter
US6229472B1 (en) A/D converter
JPH06120827A (ja) Ａ／ｄ変換器
US5436629A (en) Multi-stage A/D converter
US6031480A (en) Method and apparatus for implementing a pipelined A/D converter with inter-stage amplifiers having no common mode feedback circuitry
JPH06152420A (ja) アナログ／ディジタル変換器
Petschacher et al. A 10-b 75-MSPS subranging A/D converter with integrated sample and hold
US5151700A (en) Serial-parallel type a/d converter
JPH01136421A (ja) 誤り補正を改良したサブレンジングａ／ｄコンバータ
US5313206A (en) Sub-ranging analogue to digital converter using differential signals and direct current subtraction
US6859158B2 (en) Analog-digital conversion circuit
KR100294787B1 (ko) 개방루프차동증폭기를갖는서브레인지아날로그/디지털컨버터
US7161521B2 (en) Multi-stage analog to digital converter architecture
JP3559534B2 (ja) アナログ・ディジタル変換回路
US5757234A (en) Feedforwrd differential amplifier
US6288662B1 (en) A/D converter circuit having ladder resistor network with alternating first and second resistors of different resistance values
JP2762969B2 (ja) 抵抗ストリング型ｄ／ａ変換器、および直並列型ａ／ｄ変換器
US5742248A (en) Differential amplifier with signal-dependent offset, and multi-step dual-residue analog-to-digital converter including such a differential amplifier

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990518