JPH0810830B2 - アナログ―ディジタル変換器 - Google Patents

アナログ―ディジタル変換器

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JPH0810830B2
JPH0810830B2 JP62047733A JP4773387A JPH0810830B2 JP H0810830 B2 JPH0810830 B2 JP H0810830B2 JP 62047733 A JP62047733 A JP 62047733A JP 4773387 A JP4773387 A JP 4773387A JP H0810830 B2 JPH0810830 B2 JP H0810830B2
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哲也 飯田
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はアナログ信号をディジタル信号に変換する
アナログ−ディジタル変換器に関し、特にビデオ用信号
処理装置のように高速動作の必要な機器内で使用される
アナログ−ディジタル変換器に関する。
（従来の技術） 従来、高速A/D（アナログ−ディジタル）変換器とし
ては、文献（“Monolithic Expandable 6bit 20MHz
CMOS/SOS A/D Converter"、IEEE J. OF S.S.C.
vol. sc−14、No.6、December 1979）に示されてい
るようないわゆる並列型のA/D変換器や、文献（“An8−
MHz CMOS Subranging ８−bit A/D Converter",IE
EE J. of S.S.C.Vol. sc−20、No.6、December 19
85）に記載されているようないわゆる直並列型のA/D変
換器が知られている。
第３図に並列型A/D変換器の原理を示す。このA/D変換
器はアナログ入力信号をｎビットの２進符号に変換する
ものであり、2n−１個の電圧比較回路10が並列に設けら
れている。各電圧比較回路の一方の入力にはアナログ入
力信号が共通に供給され、それらの他方の入力には、基
準電圧発生回路11により発生されるそれぞれ異なった電
圧値の基準電圧信号が供給される。各電圧比較回路10
は、アナログ入力信号の電圧値と基準電圧とを比較し、
その比較結果をエンコーダ12に送る。このエンコーダ12
は、2n−１個の電圧比較回路10の各々の比較結果に応じ
たディジタル信号、すなわちｎビットの２進符号を出力
する。
このような並列型A/D変換器は、非常に高速なA/D変換
を行なうことが可能であるが、前述のように、アナログ
信号をｎビットディジタル信号に変換するためには量子
化ステップ数すなわち2n−１個の数だけ電圧比較回路10
が必要となるため、構成が複雑になる欠点がある。
第５図は直並列型のA/D変換器を示すものである。こ
のA/D変換器は、ｎビットの２進符号を上位ａビットと
下位ｂビットとに分け、最初に上位ａビットに対応する
A/D変換を第１のA/D変換部13で行い、そして下位ｂビッ
トに対応するA/D変換を上位ａビットの変換結果に基づ
いて第２のA/D変換部14で行なう構成である。
第１のA/D変換部13は、第３図に示した並列型のA/D変
換器と同様に、基準電圧発生回路11aと、電圧比較回路1
0aと、エンコーダ12aとから構成されるものであるが、
ａビットに対応する変換であるため、このA/D変換部13
に設けられる電圧比較回路10aの数は2a−１となる。同
様の理由により、第２のA/D変換部14に設けられる電圧
比較回路10bの数は2b−１である。したがって、電圧比
較回路の数は全体で2a−１＋2b−１となり、2n−１個の
電圧比較回路が必要とされた第３図の並列型A/D変換器
よりも構成が簡単になる。しかしながら、第２のA/D変
換部14に設けられた電圧発生回路11bで発生される各基
準電圧の電圧値は、第１のA/D変換部13での変換結果で
ある上位ａビットの２進符号によって決定されるため、
第２のA/D変換部14の変換動作は、第１のA/D変換部13で
の変換が実行された後に行われる。このため、第１のA/
D変換部13と第２のA/D変換部14は変換動作を同時に実行
できず、第３図の並列型A/D変換器に比べその変換時間
は約２倍となる。
そこで、最近では、第５図に示すように、サンプル・
ホールド回路を下位ビット側のA/D変換部の前段に設け
る構成が提案されている。
すなわち、第５図のA/D変換器は、上位ａビットに対
応するA/D変換を第１のA/D変換部13で行ない、下位ｂビ
ットに対応するA/D変換を第２のA/D変換部14で行なう点
は第４図と同様であるが、第２のA/D変換部14の前段に
設けた２個のサンプル・ホールド（S/H）回路15a、15b
により第１のA/D変換部13と第２のA/D変換部14とをパイ
プライン動作させる構成になっている。
これらのS/H回路15a、15bは、２個のスイッチS1、S2
によってアナログ入力信号のサンプル・ホールド動作
と、そのサンプル・ホールドした値の出力動作とに交互
に切替えられる。つまり、一方のS/H回路、すなわち15a
または15bがアナログ入力信号をサンプル・ホールドす
る際には、他方のS/H回路、すなわち15aまたは15bは１
サンプル周期前にサンプル・ホールドした値を第２のA/
D変換部14に供給する。
スイッチS1、S2は１サンプル毎に切替えられるため、
上位ａビットに対応する第１のA/D変換部13がアナログ
入力信号をサンプルする時、S/H回路15a、15bのいずれ
か一方もそれとも同じアナログ入力信号をサンプルす
る。そして、第１のA/D変換部13によってそのサンプル
した値の上位ａビットが決定されると、スイッチS1、S2
がそれぞれ切換えられ、第２のA/D変換部14には上位ａ
ビットの結果と、この上位ａビットに対応するS/H回路1
5aまたは15bでサンプル・ホールドされたアナログ入力
信号が供給される。
第２のA/D変換部14は、前述のように、上位ａビット
の内容に基づいて各々の値が決定される基準電圧とアナ
ログ入力信号の電圧とそれぞれ2b−１個の電圧比較回路
10bによって比較し、その比較結果をエンコーダ12bによ
って２進符号に変換して下位ｂビットを決定する。そし
て、第１のA/D変換部13からの上位ａビットは、第２のA
/D変換部14での変換時間だけ遅延回路16によって遅延さ
れることにより、第２のA/D変換部14からの下位ｂビッ
トとタイミングが合わされて、ｎビットの２進符号とし
て出力される。
このように第２のA/D変換部14がA/D変換を実行してい
る期間には、第１のA/D変換部13は次のアナログ入力信
号のA/D変換を実行しており、またS/H回路15a、15bの一
方はそのアナログ入力信号を保持する。
このように、第１のA/D変換部13と第２のA/D変換部14
をパイプライン動作させることにより、そのA/D変換の
変換速度は第３図に示した並列型のA/D変換器と同等の
速度となる。しかも、ｎビットの２進符号を上位ａビッ
トと下位ｂビットに分けてA/D変換を実行する構成のた
め、このA/D変換器に設けられる電圧比較回路の総数は2
a−１＋2b−１となり、並列型のものに比べ電圧比較回
路の数も大幅に減少される。例えば、アナログ入力信号
を上位４ビット、下位４ビットの８ビット２進符号に変
換する場合には、第３図の並列型では255個の電圧比較
回路が必要となるが、このA/D変換器では30個の電圧比
較回路で済む。
（発明が解決しようとする問題点） しかし、高速変換が必要なA/D変換器においては、サ
ンプル・ホールド回路にも非常に高速なサンプリング速
度が要求されることになるが、そのような高速なサンプ
ル・ホールド回路の実現は実際上困難である。
すなわち、高速A/D変換器には、通常の20MHz程度の速
度が必要とされる。この場合、サンプル・ホールド回路
の主要構成部として通常用いられている演算増幅器に
は、200MHz以上の帯域が要求されることとなる。演算増
幅器で実現できる帯域は、通常、〜10MHz程度までであ
るので、200MHz以上の帯域を実現するのは事実上難し
い。
したがって、高速A/D変換器においては、実際には、
第５図のようにサンプル・ホールド回路を利用した構成
を採用することは困難である。
この発明はこのような点に鑑みてなされたものであ
り、サンプル・ホールド回路を使用せずに上位ビット側
のA/D変換回路と下位ビット側のA/D変換回路との平行動
作を実現できるようにし、高速アナログ−ディジタル変
換に適したアナログ−ディジタル変換器を提供すること
を目的とする。
（問題点を解決するための手段） この発明は、アナログ入力信号をｎビットの２進符号
に変換する直並列型のアナログ−ディジタル変換器にお
いて、複数の基準電圧を発生する基準電圧発生回路と、
この基準電圧発生回路によって発生された前記複数の基
準電圧と前記アナログ入力信号とをそれぞれ比較する複
数の比較回路と、これら比較回路の比較結果を２進符号
に符号化する符号化回路とを有し、前記ｎビットのうち
の上位側のビットを決定する第１のアナログ−ディジタ
ル変換手段と、この第１のアナログ−ディジタル変換手
段によって得られた２進符号に基づいて複数の基準電圧
を発生する基準電圧発生回路と、この基準電圧発生回路
によって発生された前記複数の基準電圧と前記アナログ
入力信号とをそれぞれ比較する複数の比較回路と、これ
ら複数の比較回路の比較結果を２進符号に符号化する符
号化回路とを有し、前記ｎビットの２進符号のうちの下
位側のビットを決定する第２のアナログ−ディジタル変
換手段、前記第１のアナログ−ディジタル変換手段から
得られる上位ビット側の２進符号を前記第２のアナログ
−ディジタル変換手段による変換処理時間だけ遅延し、
それを前記第２のアナログ−ディジタル変換手段から得
られる下位ビット側の２進符号と合成して出力する手段
とを具備し、前記第２のアナログ−ディジタル変換手段
の前記複数の比較回路の各々は、互いに並列に設けられ
た第１および第２のチョッパ型比較器から構成され、こ
れら第１および第２のチョッパ型比較器を交互に選択す
ることにより、選択された一方のチョッパ型比較器を前
記アナログ入力信号の入力に使用しながら、他方のチョ
ッパ型比較器を前記アナログ入力信号と前記基準電圧と
の比較動作に使用できるようにしたことを特徴とする。
（作用） このアナログ−ディジタル変換器においては、従来の
ようなサンプル・ホールド回路は採用されておらず、そ
の代わりに、下位ビット側のＡ−Ｄ変換手段の比較回路
としてチョッパ型比較器を２個並列に設ける２重化構成
が採用されている。この場合、２つのチョッパ型比較器
の一方がアナログ入力信号のサンプル・ホールド用とし
て使用され、他方が１サンプリング前の入力信号につい
ての比較動作用として使用される。
したがって、上位ビット側のＡ−Ｄ変換動作中に、１
サンプリング前のアナログ入力信号についての下位ビッ
ト側のＡ−Ｄ変換動作を行なうことができ、サンプル・
ホールド回路を用いることなく、上位ビット側と下位ビ
ット側のＡ−Ｄ変換手段を平行動作させるという目的を
達成することができる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係わるA/D変換器を示
す。このA/D変換器は、第５図のA/D変換器と基本的には
同じ構成であるが、S/H回路15a、15bを設ける代りに、
下位のｂビットに対応する第２のA/D変換部20内に設け
られる2b−１個の電圧比較回路21として２個のチョッパ
型電圧比較部21a、21bを並列に設け、このチョッパ型比
較部21a、21bにサンプル・ホールド機能をそれぞれ持た
せるものである。
チョッパ型電圧比較部21aは、インバータ11とキャパ
シタC1とスイッチS11〜S13とから構成され、チョッパ型
電圧比較部21bはインバータI2とキャパシタC2とスイッ
チS21〜S23から構成される。そして、これらのチョッパ
ー型電圧比較部10a、10bからの出力は、スイッチS10に
よって交互に選択されて、エンコーダ22に送られる。
これらのスイッチS10〜S13、S21〜S23は、第２図に示
すようなクロックによって制御される。この図におい
て、φ11はスイッチS11を制御するクロック、φ12はス
イッチS12およびS13を制御するクロック、φ21はスイッ
チS21を制御するクロック、φ22はスイッチS22とS23を
制御するクロック、そしてφ10はスイッチS10を制御す
るクロックである。
クロックφ12が“1"レベルとなると、S13が閉となる
ことによりインバータI1の入力端の電位はインバータI1
のしきい値電圧V0に設定される。またスイッチS12も閉
じるため、この時のアナログ入力信号の電圧Vinがキャ
パシタC1にチャージされ、キャパシタC1の両端にはVin
−V0の電圧がかかる。これが電圧比較部21aにおけるサ
ンプリング動作である。
クロックφ12が“0"レベルとなりスイッチS12、S13が
開状態になっても、キャパシタC1の両端の電位は保持さ
れる。このため、クロックφ11が“1"レベルとなりスイ
ッチS11が閉じると、基準電圧発生回路11bから供給され
る基準電圧の値が保持されているアナログ入力信号の電
圧よりも大きい場合にはインバータI1から“0"レベルが
出力され、その基準電圧値の方が小さい場合には“1"レ
ベルが出力される。このように、クロックφ11が“1"レ
ベルにある時はアナログ入力信号と基準電圧との電圧比
較が行われる。この時、クロックφ10は“1"レベルとな
っておりスイッチS10は電圧比較部21a側に設定されてい
るので、その比較結果はエンコーダ12bに送られる。
同様にして、電圧比較部21bにおいても、クロックφ2
1、φ22によってアナログ入力信号のサンプル・ホール
ド、およびこのホールドしたアナログ信号と基準電圧信
号との比較が実行される。電圧比較部21bで電圧比較が
行われる時には、クロックφ10は“0"レベルであるた
め、スイッチS10を介してその比較結果はエンコーダ12b
に送られる。
2b−１個の各電圧比較回路21は、それぞれに供給され
る基準電圧の値が異なるだけで、他の構成は同一であ
る。したがって、このA/D変換器にあっては、サンプル
・ホールド回路を用いることなく、上位ａビットに対応
するA/D変換部13と、下位ｂビットに対応するA/D変換部
20とをパイプライン動作させることができ、チョッパ型
比較器固有のキャパシタの蓄積電荷を利用した高速サン
プル・ホールド機能を有効利用した高速アナログ−ディ
ジタル変換が可能となる。また、電圧比較回路の数は第
５図のA/D変換器よりも増えるが、例えば８ビットの２
進符号を上位４ビットと下位４ビっトに別けてA/D変換
を行なう場合には、全体として必要な比較器の数は24−
１＋25−２＝45個となり、第３図の並列型よりも比較器
の数を大幅に削減することができる。
［発明の効果］ 以上のようにこの発明によれば、２つのチョッパ型比
較器の一方がアナログ入力信号のサンプル・ホールド用
として使用され、他方が１サンプリング前の入力信号に
ついての比較動作用として使用される。したがって、上
位ビット側のＡ−Ｄ変換動作中に、１サンプリング前の
アナログ入力信号についての下位ビット側のＡ−Ｄ変換
動作を行なうことができ、従来のようなサンプル・ホー
ルド回路を用いることなく、上位ビット側と下位ビット
側のＡ−Ｄ変換手段を並行動作させるという目的を達成
することができる。
また、この場合、アナログ入力信号は、上位ビット側
のＡ−Ｄ変換手段と下位ビット側のＡ−Ｄ変換手段の双
方に直接供給されている。したがって、上位ビット側と
下位ビット側とでアナログ入力信号の入力条件が同一に
なる。さらに、上位ビット側のＡ−Ｄ変換手段と下位ビ
ット側のＡ−Ｄ変換手段は、比較回路の構成が異なるだ
けで、他の構成は同一である。
直並列型Ａ−Ｄ変換器において高い変換精度を得るた
めには、上位ビット側と下位ビット側とでできる限り変
化処理の動作条件を同一にすることが好ましい。この発
明においては、上述のように、入力条件、および回路構
成の同一化を図っており、これによって変換精度を高く
維持できるようにしている。
さらに、この発明においては、上位ビット側のＡ−Ｄ
変換手段の出力を遅延させる遅延手段が設けられてお
り、これによって上位ビット側のＡ−Ｄ変換手段と下位
ビット側のＡ−Ｄ変換手段の出力タイミングを合わせる
ことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わるA/D変換器を説明
するブロック図、第２図は第１図のA/D変換器の動作を
説明するためのタイミングチャート、第３図乃至第５図
はそれぞれ従来のA/D変換器を説明するブロック図であ
る。 13……第１のA/D変換部、14,20……第２のA/D変換部、1
5a,15b……サンプル・ホールド回路、16……遅延回路、
I1,I2……インバータ、C1,C2……キャパシタ、21……比
較器、21a,21b……チョッパ型比較器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 哲也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 菅河 直樹 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭52−42057（ＪＰ，Ａ) 特開 昭60−29030（ＪＰ，Ａ) 特開 昭60−197018（ＪＰ，Ａ) 特開 昭60−124125（ＪＰ，Ａ) 特開 昭59−223020（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】アナログ入力信号をｎビットの２進符号に
    変換する直並列型のアナログ−ディジタル変換器におい
    て、 複数の基準電圧を発生する基準電圧発生回路と、この基
    準電圧発生回路によって発生された前記複数の基準電圧
    と前記アナログ入力信号とをそれぞれ比較する複数の比
    較回路と、これら比較回路の比較結果を２進符号に符号
    化する符号化回路とを有し、前記ｎビットのうちの上位
    側のビットを決定する第１のアナログ−ディジタル変換
    手段と、 この第１のアナログ−ディジタル変換手段によって得ら
    れた２進符号に基づいて複数の基準電圧を発生する基準
    電圧発生回路と、この基準電圧発生回路によって発生さ
    れた前記複数の基準電圧と前記アナログ入力信号とをそ
    れぞれ比較する複数の比較回路と、これら複数の比較回
    路の比較結果を２進符号に符号化する符号化回路とを有
    し、前記ｎビットの２進符号のうちの下位側のビットを
    決定する第２のアナログ−ディジタル変換手段と、 前記第１のアナログ−ディジタル変換手段から得られる
    上位ビット側の２進符号を前記第２のアナログ−ディジ
    タル変換手段による変換処理時間だけ遅延し、それを前
    記第２のアナログ−ディジタル変換手段から得られる下
    位ビット側の２進符号と合成して出力する手段とを具備
    し、 前記第２のアナログ−ディジタル変換手段の前記複数の
    比較回路の各々は、 互いに並列に設けられた第１および第２のチョッパ型比
    較器から構成され、これら第１および第２のチョッパ型
    比較器を交互に選択することにより、選択された一方の
    チョッパ型比較器を前記アナログ入力信号の入力に使用
    しながら、他方のチョッパ型比較器を前記アナログ入力
    信号と前記基準電圧との比較動作に使用できるようにし
    たことを特徴とするアナログ−ディジタル変換器。
JP62047733A 1987-03-04 1987-03-04 アナログ―ディジタル変換器 Expired - Lifetime JPH0810830B2 (ja)

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KR1019880002228A KR900008820B1 (ko) 1987-03-04 1988-03-04 아날로그/디지탈변환기
DE3854582T DE3854582T2 (de) 1987-03-04 1988-03-04 AD-Wandler.
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