JPH10163875A - パイプラインアナログ／デジタルコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 各々がインターステージ増幅器を付随する複
数のサンプルホールドコンバータステージを有するパイ
プラインアナログ／デジタルコンバータを共通モード帰
還無しで実現する。 【解決手段】 サンプルホールドステージはリセットフ
ェーズおよび利得／ＤＡＣフェーズで作動し、再構成Ｄ
ＡＣの出力は増幅器２８への入力と合計される。差動入
力増幅器６０は共通モード入力電圧に設定された入力を
有し、帰還キャパシタが共通モード出力バイアス点にバ
イアスされている。利得／ＤＡＣフェーズ中に、バイア
ス入力が取り除かれ帰還キャパシタは増幅器６０の入出
力間に設定される。それにより、利得／ＤＡＣフェーズ
中に増幅器６０により使用される共通モードバイアス点
が有効に確立される。リセットフェーズ中に入力電圧は
キャパシタ上にサンプルされ、利得／ＤＡＣフェーズ中
にキャパシタのゲートは一緒に接続され増幅器６０へ入
力する前に任意の共通モード電圧が入力から除去され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にデータ変換
装置に関し、特に、パイプラインアナログ／デジタルコ
ンバータおよびそれに関連するインターステージ増幅器
に関する。

【０００２】

【従来の技術】アナログ／デジタルコンバータを利用す
るデータ変換装置は、主として、アナログ信号を量子化
してそのデジタル信号処理に使用する目的で利用され
る。よりパワフルなデジタル信号処理システムに対する
ニーズが高まるにつれ、高分解能ＡＤＣに対するニーズ
が高まってきている。しかしながら、分解能を高めるに
はＡＤＣをより高精度とする必要がある。

【０００３】大概のＡＤＣはスイッチドキャパシタ素子
および差動増幅器を利用している。これらのスイッチド
キャパシタ素子は精度を得るために、正確に整合させな
ければならない。もちろん、そのためには製作プロセス
が高い精度を達成する必要があるが、それは部品間の整
合の限界により困難となることがあり、これらの部品は
基本的にはその間の比率によりＡＤＣアルゴリズムにお
いて互いに関連している。これらの限界は通常プロセス
能力を越えるため、さまざまな校正技術が実施される。

【０００４】

【発明が解決しようとする課題】前記した欠点のいくつ
かを克服している一種のＡＤＣはパイプラインアナログ
／デジタルコンバータである。この種のＡＤＣには、高
分解能および高速を同時に達成できる可能性があるた
め、フラッシュもしくは逐次近似技術を凌ぐいくつかの
利点がある。これらのコンバータは複数のコンバータス
テージを使用し、各コンバータステージがサブＡＤＣお
よび再構成デジタル／アナログ（ＤＡＣ）コンバータを
含んでいる。さらに、アナログ領域内で各コンバータス
テージに関連する利得素子がある。データ変換技術は複
数のスイッチドキャパシタ素子を利用し、その出力は典
型的には差動インターステージ増幅器へ入力されて利得
素子へ供給するアナログ信号である。完全差動増幅器を
利用するインターステージ増幅器の実現により電源切断
（ｒｅｊｅｃｔｉｏｎ）時に優れた性能が得られる。し
かしながら、それは共通モード帰還回路を利用するイン
ターステージ増幅器によって達成される。この回路によ
り、寄生値が導入される他に、典型的には面積、パワー
および複雑さが増し、安定度および速度が著しく低減す
る。

【０００５】

【課題を解決するための手段】ここに開示し特許請求す
る本発明はパイプラインアナログ／デジタルコンバータ
を含んでいる。パイプラインアナログ／デジタルコンバ
ータは複数のコンバータステージを含み、各々が差動ア
ナログ入力を受信してアナログ入力信号の粗いデジタル
値を表すローカルデジタルコードを発生し、次に受信し
た差動アナログ入力信号と粗いデジタル値との差を表す
差動アナログ剰余（ｒｅｓｉｄｕｅ）出力信号を発生す
る。アナログ修正回路が次に各コンバータステージから
の全てのローカルデジタルコードを受信するように作動
して、パイプラインアナログ／デジタルコンバータのデ
ジタル出力を発生する。各コンバータステージがサンプ
ル／ホールドインターステージ差動増幅器を含んでい
る。インターステージ差動増幅器はリセットフェーズで
作動し、リセットフェーズ中に差動アナログ剰余信号を
サンプリングするサンプル回路を有している。利得フェ
ーズも有している。インターステージ差動増幅器はその
サンプリングのためにリセットフェーズ中にコンバータ
ステージ内で発生される増幅されない差動アナログ剰余
信号を受信する差動入力を有し、次に利得フェーズで作
動してサンプルされた差動アナログ剰余信号を増幅しそ
こへ利得を与える。インターステージ差動増幅器はリセ
ットフェーズ中だけそこへの入力バイアス電圧レベルを
設定する共通モードバイアス回路を有している。

【０００６】本発明の別の局面において、インターステ
ージ差動増幅器には正および負の差動入力が関連してお
り共通モードバイアス回路は共通モード入力基準電圧を
発生する電圧発生器を含んでいる。次に、リセットフェ
ーズ中に共通モード入力基準電圧を正および負の差動入
力へ接続するスイッチング回路が設けられている。イン
ターステージ差動増幅器には正および負の差動出力も関
連している。共通モードバイアス回路は正および負の各
差動出力のリセットフェーズ中に出力バイアス電圧を設
定するように作動することができる。

【０００７】本発明のもう１つの局面において、インタ
ーステージ差動増幅器は正および負の各差動入力に帰還
キャパシタが関連しており、各帰還キャパシタの一端は
正および負の差動入力の関連する一方に接続することが
でき、その出力はインターステージ差動増幅器の正およ
び負の出力の一方に接続することができる。バイアス回
路は正および負の差動入力を共通モード入力基準電圧に
接続する第１のスイッチ網を含んでいる。第１のスイッ
チ網は正および負の入力へのバイアス点を与える。正お
よび負の差動入力に関連する各帰還キャパシタの他方側
を共通モード出力基準電圧に接続して利得フェーズ中に
インターステージ差動増幅器のバイアス出力レベルを設
定する第２のスイッチ網が設けられている。次に、スイ
ッチコントロールが第１および第２のスイッチ網をコン
トロールして共通モード入力基準電圧および共通モード
出力基準電圧を、リセットフェーズ中だけ、第１および
第２のスイッチモードの各々に接続する。

【０００８】

【発明の実施の形態】図１を参照して、パイプラインア
ーキテクチュアを利用するデータ変換装置のブロック図
を示す。このパイプラインアーキテクチュアはパイプラ
イン構成とされた複数のｘ２コンバータステージ１０を
利用しており、最初のステージ１０はアナログ入力電圧
Ｖ_inを受信して剰余アナログ信号を出力する。しかしな
がら、利得は２とは異なる値とすることができるが、１
よりは大きくなければならない。ステージ０の後の各コ
ンバータステージ１０の残りは、その入力に、前のコン
バータステージ１０からの剰余アナログ信号を受信す
る。各コンバータステージ１０はタイミングブロック１
２からタイミング信号を受信する。また、各コンバータ
ステージ１０は、しばしばローカル出力と呼ばれる、２
ビットデジタル出力を２ビットバス１４上に出力する。
各バス１４はデジタル修正論理ブロック１６へ入力され
てバス１８上にデジタル出力を与え、デジタル出力はデ
ジタル変換装置の変換結果を表す。パイプラインアーキ
テクチュアの動作は、イー．ジー．ソエネンおよびアー
ル．エル．ゲイガーの論文“Ａｎ Ａｒｃｈｉｔｅｃｔ
ｕｒｅａｎｄ Ａｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｆ
ｕｌｌｙ ＤｉｇｉｔａｌＣｏｒｒｅｃｔｉｏｎ ｏｆ
Ｍｏｎｏｌｉｔｈｉｃ Ｐｉｐｅｌｉｎｅｄ ＡＤ
Ｃ’ｓ”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ Ｏｎ Ｃ
ｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， ｖｏｌ．
４２， Ｎｏ．３，１９９５年３月、第１４３−１５３
頁に一般的に記載されており、ここに本開示の一部とし
て組み入れられている。さらに、パイプラインＡＤＣの
動作は１９９６年３月１２日にエイ．エヌ．カラニコラ
スらに発行された米国特許第５，４９９，０２７号にも
記載されており、ここに本開示の一部として組み入れら
れている。

【０００９】図２を参照して、各コンバータステージ１
０のより詳細な論理図を示す。入力信号がノード２０上
に受信され、このノード２０は総和接合点２２への正入
力である。ノード２０の入力電圧はフラッシュＡＤＣ２
４への入力でもあり、その出力はバス１４上の２ビット
出力を含んでいる。次に、このデジタル値は再構成ＤＡ
Ｃ２６への入力となり、そのデジタル出力は総和接合点
（ｓｕｍｍｉｎｇ ｊｕｎｃｔｉｏｎ）２２への負入力
を含んでいる。総和接合点２２からの総和接合点出力は
インターステージ増幅器２８への入力を含み、その出力
は剰余信号を含んでいる。図示されてはいないが、ノー
ド２０上の入力信号は差動電圧であり増幅器２８は差動
増幅器であることをお判り願いたい。

【００１０】動作に関して、入力信号はフラッシュＡＤ
Ｃ２４によりいくつかの基準値Ｖ_{re f} と比較され、バス
１４上に入力電圧の粗いデジタル表現が与えられる。こ
れはしばしば“温度計フォーマット”と呼ばれる。これ
は一般的に特別なコンバータステージ１０に対する“ロ
ーカル符号”と呼ばれる。次に、この粗い近似はアナロ
グ値へ変換されてそのコンバータステージ１０に対する
アナログ入力信号から減じられ、次に増幅器２８により
２を乗じられて次のコンバータステージ１０へ入力され
る。本実施例におけるローカル符号は２ビット値であ
る。デジタル修正ブロック１６はこれらのローカル符号
の重みづけされた和をとって下記の出力を発生するよう
に作動することができ、

【数１】 Ｄ_OUT ＝Ｖ_DAC ¹ ＋Ｖ_DAC ² ／Ａ₁ ＋Ｖ_DAC ³ ／Ａ₁ Ａ₂ ＋．．． ここに、Ａ₁ ，Ａ₂ は連続ステージの利得であり、Ｖ
_DAC は再構成ＤＡＣの出力である。２ビットローカル符
号により、デジタル修正ブロック１６は隣接ステージの
ローカル符号の隣接ビットを合計して２進出力を与え、
最終ステージのＣＳＢビットは出力のＬＳＢであり、出
力のＭＳＢは最初のステージのＭＳＢと総和により発生
する桁上げビットとの和である。

【００１１】次に、図３を参照して、フラッシュＡＤＣ
２４のブロック図を示す。フラッシュＡＤＣ２４は２個
の比較器３２，３４を含み、比較器３２は基準電圧ノー
ド３６に接続された負入力および入力ノード２０に接続
された正入力を有している。比較器３４は基準電圧ノー
ド３８に接続された負入力および入力電圧ノード２０に
接続された正入力を有している。ノード３６，３８上の
基準電圧は、正の電圧レール４２と基準ノード３６間に
接続された抵抗体４０、基準電圧ノード３６および３８
間に接続された抵抗体４４、および基準電圧ノード３８
と大地間に接続された抵抗体４６を含む分圧器から引き
出される。比較器３２はノード４８上にビットゼロデジ
タル値を出力し、比較器３４はノード５０上にビットゼ
ロ値を出力し、両ノード４８，５０はバス１４上の２ビ
ット出力を含んでいる。これらは３つの出力状態、ＡＤ
Ｄ出力、ＳＵＢ出力およびＮＯＯＰ出力を与えるデコー
ド論理ブロック５２へ入力される。Ｍ個の比較器に対し
て、Ｍ＋１個の符号が考えられ、本実施例ではそれは３
である。ローカル符号、すなわちバス１４上の値に応じ
て、考えられるＭ＋１個の電圧の中の一つ、Ｖ_DAC が入
力信号から減じられる。この例では、Ｍの値は２であ
る。

【００１２】次に、差信号（Ｖ_in−Ｖ_DAC ）はインター
ステージ増幅器２８により増幅され、インターステージ
増幅器２８はサンプル／ホールド（Ｓ／Ｈ）増幅器であ
る。この増幅器は利得Ａを有し、次のステージの入力範
囲とコンパチブルなレベルへ差信号を回復する。好まし
い実施例では、この利得は２である。こうして得られる
信号は剰余Ｖ_res と呼ばれる。Ｓ／Ｈ作用によりいくつ
かのステージを図１に示すようにパイプラインとして縦
続接続することができる。さらにステージを縦続接続す
れば高い分解能が得られる。

【００１３】次に、図４を参照して、インターステージ
増幅器２８の回路図を示す。インターステージ増幅器２
８の中央には差動増幅器６０があり、後述するように、
それにはいかなる共通モード帰還回路も関連していな
い。増幅器６０は正負入力および正負出力を有する反転
増幅器であり、正入力はノード６２に接続され負入力は
ノード６４に接続されている。入力キャパシタ６８が正
側でノード６２およびノード６８間に接続されている。
同様に、キャパシタ６６に等しいキャパシタ７０がノー
ド６４とノード７２との間に接続されている。スイッチ
７４がノード６８および７２間に接続されている。ブロ
ックとして例示されてはいるが、スイッチ７４は典型的
にはＰチャネルトランジスタおよびＮチャネルトランジ
スタを含むＭＯＳゲートであり、そのソース／ドレイン
パスはＰチャネルトランジスタを駆動するものとは反対
極性のＮチャネルトランジスタを駆動する信号に並列接
続されている。これは従来の構成であり、したがって、
後述するスイッチは全てボックスで表されるが、それら
はこのようなゲートされた構造もしくは任意の同等構造
を含むことをお判り願いたい。

【００１４】ノード６８はスイッチ７８を介して正信号
入力ノード７６に接続され負信号入力ノード８０はスイ
ッチ８２を介してノード７２に接続されている。スイッ
チ７４，７８，８２は“クロックされる”スイッチであ
る、すなわち、断続的にオンもしくはオフとされること
はない。さらに、それらはクロック信号φ１もしくはφ
２によりクロックされる。スイッチ７４はクロック信号
φ２によりクロックされ、スイッチ７８，８２はφ１に
よりクロックされる。

【００１５】増幅器６０は正側および負側を有する帰還
構造を有している。正側において、帰還キャパシタ８６
が正ノード６２とノード８８間に接続されている。ノー
ド８８は、φ２によりクロックされる、スイッチ９２を
介してノード９０上の増幅器６０の負出力に接続されて
いる。ノード８８はφ１によりクロックされるスイッチ
９４を介して電圧Ｖ_cmout にも接続されている。電圧Ｖ
_cmout はバイアス電圧であり、好ましい実施例では、Ｖ
_DD／２に設定される。ノード６２はφ１によりクロック
されるスイッチ９６を介して共通モード入力電圧Ｖ_cmin
に接続されている。

【００１６】同様に、帰還キャパシタ１００が増幅器６
０の負側に接続され、負入力ノード６４とノード１０２
間に接続されている。ノード１０２は、φ２によりクロ
ックされるスイッチ１０６を介して、ノード１０４上の
増幅器６０の正出力に接続されている。ノード１０２は
φ１によりクロックされるスイッチ１０８を介して、共
通モード出力電圧Ｖ_cmout に接続されている。ノード６
４はφ１によりクロックされるスイッチ１１０を介し
て、入力共通モード電圧Ｖ_cminに接続されている。

【００１７】次に、図５を参照して、クロック信号φ１
およびφ２のクロック図を示す。それらは重畳しておら
ず、φ１はクロック信号φ２に関連するパルスに重畳し
ないパルスに関連していることがお判りであろう。これ
らのクロック信号は図４に関して前記したスイッチを駆
動するのに利用される。

【００１８】インターステージ増幅器２８の動作におい
て、第１のステージはバイアス電圧を設定しなければな
らない。φ１クロックがハイとなると、入力ノード６
２，６４が共通モード入力電圧Ｖ_cminに接続され、それ
により入力ノード６２，６４は実質的に同じとなること
が保証され、適切な動作バイアスレベルにおいて“バー
チュアルグランド”が生じる。同時に、各キャパシタ６
６，７０の他方のプレートが各スイッチ７８，８２を介
して各差動入力ノード７６，８０に接続される。同時
に、各キャパシタ８６，１００の他方のプレートが、そ
れぞれ、スイッチ９４，１０８を介して共通モード出力
電圧Ｖ_cmout に接続される。もちろん、この時、負の出
力ノード９０および正の出力ノード１０４はそれぞれノ
ード８８，１０２から切り離され、したがって、これら
の出力の状態は本質的には判らない。しかしながら、後
述するように、それはφ１クロックフェーズ中は重要で
はない。

【００１９】実際上、入力６２，６４を共通モード入力
電圧としノード８８，１０２を共通モード出力電圧とす
ることにより、後の動作においてこの共通モード出力電
圧は出力ノード９０，１０４上の有効なバイアス電圧と
される。これはφ２クロックサイクルで遂行される。こ
の時、ノード８８，１０２はそれぞれスイッチ９２，１
０６を介してノード９０，１０４に接続される。それに
より、増幅器６０の出力は有効に中間範囲電圧
Ｖ_cmout 、すなわち、Ｖ_DD／２とされる。同時に、スイ
ッチ７４が閉じられスイッチ７８，８２が開かれる。そ
れにより、キャパシタ６６，７０の電圧がノード６２，
６４へ転送される。しかしながら、スイッチ７４には入
力ノード７６，８０上の任意の共通モード電圧を除去し
て、差動電圧だけがノード６２，６４へ転送されるよう
にする利点が付加されている。そのため、差は増幅器６
０の利得により増幅されて差動出力ノード９０，１０４
へ出力される。

【００２０】図２の総和接合点２２に関して前記した総
和動作および再構成ＤＡＣ２６の動作は正入力ノード６
２および負入力ノード６４に接続された構造により容易
にされる。正入力ノード６２にはＤＡＣキャパシタ１２
０の一方側が接続され、その他方側はノード１２２に接
続されている。ＤＡＣキャパシタ１２０はキャパシタ６
６から分離され、ＤＡＣ出力の総和動作はノード６２で
実施されることをお判り願いたい。総和動作はノード１
２２を直接ノード６８へ入力しかつキャパシタ６６を利
用して達成されたが、スイッチ７４の動作による共通モ
ード拒絶を無にしてしまうことがある。入力キャパシタ
６６とは独立したＤＡＣキャパシタ１０２を利用するこ
とにより、入力信号の共通モード拒絶を維持することが
できる。

【００２１】複数のスイッチがノード１２とさまざまな
基準電圧間に接続されている。第１のスイッチ１２４は
ノード１２２とノード１２６間に接続され、ノード１２
６は中間レベル電圧Ｖ_mid に接続されている。スイッチ
１２４はφ１によりクロックされる。第２のスイッチ１
２８はノード１２２とノード１２６間に接続され、スイ
ッチ１２８はデコード論理ブロック５２から出力される
ＮＯＯＰ信号により制御される。第３のスイッチ１３０
はノード１２２と正の基準電圧Ｖ_ref-間に接続され、ス
イッチ１３０はデコード論理ブロック５２から出力され
るＡＤＤ信号により制御される。第４のスイッチ１３２
はノード１２２と負の基準電圧Ｖ_ref+間に接続され、ス
イッチ１３２はデコード論理ブロック５２から出力され
るＳＵＢ信号により制御される。中間レベル電圧Ｖ_mid
は正および負の基準電圧の中間である。

【００２２】増幅器６０の正側について説明したのと同
様に、負入力ノード６４はＤＡＣキャパシタ１３４の一
方側に接続され、その他方側はノード１３６に接続され
ている。ノード１３６はさまざまな電圧Ｖ_mid ，
Ｖ_ref+，およびＶ_ref-に接続される。第１のスイッチ１
３８はノード１３８とノード１４０間に接続され、ノー
ド１４０は中間レベル電圧Ｖ_mid に接続されている。ス
イッチ１３８はφ１によりクロックされる。第２のスイ
ッチ１４２はノード１３６とノード１４０間に接続さ
れ、デコード論理ブロック５２からのＮＯＯＰ信号によ
り制御される。第３のスイッチ１４４はノード１３６と
負の基準電圧Ｖ_ref+間に接続され、デコード論理ブロッ
ク５２のＡＤＤ出力により制御される。第４のスイッチ
１４６はノード１３６と正の基準電圧Ｖ_ref-間に接続さ
れ、デコード論理ブロック５２のＳＵＢ出力により制御
される。

【００２３】ＤＡＣ部の動作において、キャパシタ１２
およびキャパシタ１３４は各ノード１２２，１３６上の
そのプレートを各スイッチ１２４，１３８により中間レ
ベル電圧Ｖ_mid に接続させる。それはノード６２，６４
が共通モード入力電圧Ｖ_cminに接続される時間中生じ
る。次のクロックサイクルにおいて、デコードブロック
５２は３つの電圧Ｖ_mid ，Ｖ_ref-およびＶ_ref+の中の１
つをキャパシタ１２０，１３４の各プレートへ設定する
ように作動する。ＤＡＣは３つの動作を実行するように
制御される。最初の動作、付加動作、ではＤＡＣにより
Ｖ_ref-電圧がキャパシタ１２０の一方のプレートに接続
され、Ｖ_ref+はキャパシタ１３４の一方のプレートに接
続される。それにより、差動電圧は有効に加算される。
減算動作では、電圧Ｖ_ref+がキャパシタ１２０の一方の
プレートに加えられ、Ｖ_ref-がキャパシタ１３４の一方
のプレートに加えられる。

【００２４】図６に関して、増幅器６０からの電圧出力
を入力電圧の関数として示すことができる。入力電圧の
値が増加するがまだ図２のフラッシュＡＤＣのノード３
８の第１の基準電圧よりもまだ低い時に、出力電圧は曲
線１５０で示すように立ち上がる。第１のしきい値にお
いて、ＤＡＣ値は遷移１５２に示すように変化し、オフ
セットが示される。遷移１５６で示すように、図２のフ
ラッシュＡＤＣ２４のノード３６の第２のしきい値に達
するまで、電圧は曲線１５４で示すように再び立ち上が
る。その後、線１５８で示すように電圧は立ち上がり続
ける。これは、やはり、従来の動作である。

【００２５】次に、図７を参照して、増幅器６０の一実
施例の模式図を示す。一対の差動入力Ｎチャネルトラン
ジスタ１６０，１６２が設けられ、そのソースは共通ソ
ースノード１６４に接続され、トランジスタ１６０のゲ
ートは正入力ノード６２に接続されトランジスタ１６２
のゲートは負入力ノード６４に接続されている。ノード
１６４はＮチャネルトランジスタ１６６のドレインに接
続され、そのソースは設置されそのゲートはノード１６
８に接続されている。同様に、第２のＮチャネルトラン
ジスタ１７０がトランジスタ１６６に並列に接続され、
そのソース／ドレインパスはノード１６４と大地間に接
続されそのゲートはノード１６８に接続されている。ト
ランジスタ１６０のドレインはＮチャネルカスコードト
ランジスタ１７２のソースに接続され、そのゲートはノ
ード１７４に接続されそのドレインは負の出力端子９０
に接続されている。同様に、トランジスタ１６２のドレ
インはＮチャネルカスコードトランジスタ１７６のソー
スに接続され、そのゲートはノード１７４に接続されそ
のドレインは正の出力端子に接続されている。

【００２６】端子９０の負出力にはＰチャネルロードト
ランジスタ１８０が関連しており、そのソース／ドレイ
ンパスはＰチャネルカスコードトランジスタ１８２のソ
ース／ドレインパスに直列接続され、トランジスタのソ
ース／ドレインパスの他方側は正のレールに接続され、
カスコードトランジスタ１８２のソース／ドレインパス
の他方側は負の出力端子９０に接続されている。トラン
ジスタ１８０のゲートはノード１８４に接続され、トラ
ンジスタ１８０のゲートはノード１８４に接続され、カ
スコードトランジスタ１８２のゲートはノード１８６に
接続されている。同様に、正の出力端子１０４にはＰチ
ャネルロードトランジスタ１９０が関連しており、その
ソース／ドレインパスは正のレールとＰチャネルカスコ
ードトランジスタ１９２のソース／ドレインパスに直列
接続されたその他方側との間に接続され、カスコードト
ランジスタ１９２のソース／ドレインパスの他方側は正
の出力端子１０４に接続されている。トランジスタ１９
０のゲートはノード１９４に接続され、トランジスタ１
９２のゲートはノード１８６に接続されている。

【００２７】バイアス回路に関連する第１の脚はソース
が大地に接続されているＮチャネルトランジスタ１９６
を含み、そのゲートはノード１６８に接続され、そのド
レインはノード１８６に接続されている。Ｐチャネルト
ランジスタ１９８のソース／ドレインパスはＰチャネル
トランジスタ２００のソース／ドレインパスに直列接続
され、両トランジスタ１９８，２００のゲートはノード
１８６に接続され、トランジスタ２００のソース／ドレ
インパスの他方側は電源端子に接続されている。バイア
ス網内の第２の脚はソースが大地に接続されているＮチ
ャネルトランジスタ２０２を含み、そのゲートはノード
１６８に接続され、そのドレインはノード１６４に接続
されている。Ｎチャネルトランジスタ２０４のソースは
ノード１６４に接続され、そのゲートおよびドレインは
ノード１７４に接続されている。Ｐチャネルトランジス
タ２０６のソース／ドレインパスはノード１７４とＰチ
ャネルトランジスタ２０８のソース／ドレインパスに直
列接続されたその他方側との間に接続され、トランジス
タ２０６のゲートはノード１８６に接続されている。ト
ランジスタ２０８のソース／ドレインパスの他方側は電
源端子に接続されそのゲートはノード１８４に接続され
ている。第３のバイアス脚にはＮチャネルトランジスタ
２１０が設けられ、そのソースは大地に接続されそのゲ
ートおよびドレインはノード１６８に接続されている。
ノード１６８はＰチャネルトランジスタ２１のソース／
ドレインパスの一方側にも接続され、その他方側はＰチ
ャネルトランジスタ２１４のソース／ドレインパスに直
列接続されている。トランジスタ２１のゲートはノード
２１６に接続されている。トランジスタ２１４のソース
／ドレインパスの他方側は電源端子に接続され、そのゲ
ートはノード１８４に接続されている。ノード２１６は
ダイオード構成Ｐチャネルトランジスタ２１８のゲート
に接続され、そのソース／ドレインパスはノード２１６
およびノード１８４間に接続されている。第２のダイオ
ード構成Ｐチャネルトランジスタ２２０がノード１８４
と正のレール間に接続されている。ノード２１６はトラ
ンジスタ２２０，２１８を通る電流を設定する外部電流
源（図示せず）に接続されている。この電流はトランジ
スタ２１０，２１２および２１４を含む脚上へ反映され
る。さらに、これによりノード１８４上のバイアスが設
定され、トランジスタ２１０によりノード１６８上のバ
イアスが設定される。

【００２８】共通モード帰還が無ければ、図７の増幅器
６０それ自体には出力端子９０，１０４を中間点に設定
する方法は何も無いことがお判りであろう。それは最初
に入力端子６２，６４を所定の共通モード入力電圧Ｖ
_cminに設定することにより容易とされる。それにより入
力トランジスタのバイアス点が有効に設定される。帰還
キャパシタ８６，１００が接続されていないため、初期
設定において出力端子９０，１０４が任意特定の電圧で
あることは重要ではない。そのため、利得は非常に高
い。キャパシタ８６，１００が接続されると、その比率
は利得が２となるように設定される。もちろん、前記し
たように、キャパシタ８６，１００はその一方のプレー
ト上にＶ_DD／２の電圧が加えられる。これらのキャパシ
タ８６，１００が接続されると、増幅器６０の利得が設
定されノード９０，１０４の電圧はＶ _DD／２とされる
（入力端子間の差はゼロであるものとする）。もちろ
ん、増幅器内に差動電圧すなわちオフセットがある場合
には、この電圧により出力端子９０，１０４もその間に
高い差動電圧を有するようになる。大概の場合、差動電
圧は小さいためそれは問題にはならない。それはＡＤＣ
が感応しないオフセットと考えられる。

【００２９】次に、図８を参照して、共通モード帰還お
よび差動入力対を利用しない本発明の好ましい実施例を
示す。図８の増幅器６０には正脚および負脚が設けられ
ている。正脚はＮチャネルトランジスタ２３０を有し、
そのソースは大地に接続され、そのゲートは入力端子に
接続され、そのドレインはカスコードＮチャネルトラン
ジスタ２３２のソースに接続されている。トランジスタ
２３のゲートはノード２３４に接続され、そのドレイン
は出力端子９０に接続されている。負の出力端子９０は
カスコードＰチャネルトランジスタ２３６のソース／ド
レインパスの一方側にも接続され、それはＰチャネルト
ランジスタ２３８のソース／ドレインパスに直列接続さ
れ、その他方側は正の電源端子に接続されている。トラ
ンジスタ２３６のゲートはノード２４０に接続され、ト
ランジスタ２３８のゲートはノード２４２に接続されて
いる。負の脚はＮチャネルトランジスタ２４６を有し、
そのソースは大地に接続され、そのゲートはＮチャネル
カスコードトランジスタ２４８のソースに接続されてい
る。トランジスタ２４６のゲートは負の入力端子６４に
接続され、トランジスタ２４８のゲートはノード２３４
に接続され、トランジスタ２４８のドレインは負出力端
子１０４に接続されている。負出力端子１０４はＰチャ
ネルカスコードトランジスタ２５２のソース／ドレイン
パスの一方側にも接続され、その他方側はＰチャネルロ
ードトランジスタ２５４のソース／ドレインパスに直列
接続されている。トランジスタ２５４のソース／ドレイ
ンパスの他方側は正の電源端子に接続され、そのゲート
はノード２４２に接続されている。トランジスタ２５２
のゲートはノード２４０に接続されている。

【００３０】ダイオード接続Ｐチャネルトランジスタ２
６２の一方側に接続されている電流源入力端子２６０を
介して正および負の脚へバイアスが与えられ、そのソー
ス／ドレインパスの他方側は正の端子に接続され、入力
端子２６０はノード２４２にも接続されている。トラン
ジスタ２６２を通る電流は、ゲートがノード２４２に接
続されソース／ドレインパスが正の電源端子とノード２
６６間に接続されているＰチャネルトランジスタ２６４
を含む第１のバイアス脚へ反映される。ノード２６６は
ダイオード接続Ｎチャネルトランジスタ２６８のドレイ
ンおよびゲートに接続され、そのソースは大地に接続さ
れている。したがって、トランジスタ２６２を通る電流
はトランジスタ２６４，２６８を介して反映される。前
記したように、トランジスタ２６４のゲートに接続され
ているノード２４２はトランジスタ２３８，２５４のゲ
ートにも接続されてそのバイアスを与える。したがっ
て、ノード２４２は、カスコードＮチャネルトランジス
タ２３２，２４８に関連する別のバイアス脚内に配置さ
れたＰチャネルトランジスタ２７０のゲートに接続され
る。Ｐチャネルトランジスタ２７０のソース／ドレイン
パスは電源ノードとノード２３４間に接続されている。
ノード２３４はダイオード接続Ｎチャネルトランジスタ
２７２の一方側に接続され、そのゲートおよびドレイン
は一緒に接続され、そのソースはＮチャネルトランジス
タ２７４のドレインに接続され、トランジスタ２７４の
ゲートはノード２３４に接続され、そのソースは大地に
接続されている。それにより、カスコードトランジスタ
２３２，２４８のバイアス電圧が有効に供給される。同
様に、Ｐチャネルカスコードトランジスタ２３６，２５
２は、ゲートがノード２６６に接続され、ソースが大地
に接続され、ドレインがノード２４０に接続されてい
る、Ｎチャネルトランジスタ２７６により構成されたバ
イアス脚を介してバイアスされる。２個の直列接続Ｐチ
ャネルトランジスタ２７８，２８０のソース／ドレイン
パスは一緒に接続され、そのゲートはノード２４０に接
続され、トランジスタ２７８はダイオード構成トランジ
スタである。トランジスタ２７８，２８０のソース／ド
レインパスの他方側は電源端子に接続されている。

【００３１】好ましい実施例における共通モード電圧は
ノード２６６上で得られる。この電圧は出力ノード９
０，１０４を中間電源電圧に維持するノード６１，６４
上の入力電圧である。入力トランジスタ２３０，２４６
のソースは大地に接続されているため、トランジスタ２
６８のゲート電圧はトランジスタ２３０，２４６のゲー
ト電圧を含み、トランジスタ２３０，２４６を通る電流
はトランジスタ２６８を通る電流と同様とされ、トラン
ジスタ２６８を通る電流は一部トランジスタ２６２を通
る電流およびトランジスタ２６２とトランジスタ２６４
の比率により規定されることをお判り願いたい。好まし
い実施例では、トランジスタ２６２は幅が５０で長さが
１．５であり、トランジスタ２６４は幅が１００で長さ
が１．５であり、トランジスタは大型トランジスタであ
る。

【００３２】図８の実施例と図７の実施例を比較する
と、図８の実施例の“ヘッドルーム”は図７の実施例の
それよりも大きいことが判る。それは各出力トランジス
タ９０，１０４と大地もしくは電源レールとの間に３個
のトランジスタが配置される事実による。したがって、
いずれかの出力端子と大地間の３個のＮチャネルトラン
ジスタが全てターンオンされて端子をローとすると、電
圧はトランジスタのＶ_on電圧の和となる。したがって、
図８の実施例では、出力端子と正の電源レールすなわち
大地間のトランジスタは１個少ない。しかしながら、図
７もしくは図８のいずれかの実施例において、顕著な違
いはバイアス点が共通モード帰還方式を使用して設定さ
れないことである。前記したように、本技術は、入力バ
イアスをＣＭＯＳトランジスタのおよそ１Ｖ_gsに設定し
出力をおよそ中間電源電圧にリセットしてリセットフェ
ーズ中に入力にバイアスを設定するものである。

【００３３】次に、図９を参照して、ゲート対ソース電
圧およびドレイン対ソース電圧のグラフを示す。トラン
ジスタはＶ_gsがしきい値Ｖ_T を越えないうちは導通しな
いことが判る。この点で電圧は飽和状態であるロー電圧
へ降下する。しかしながら、トランジスタが線型モード
で作動し、Ｖ_gsがＶ_cminに設定されると、出力電圧はほ
ぼ中間範囲となる。もちろん、これはまさしく共通モー
ド帰還により達成しようとしているものである。

【００３４】インターステージ増幅器２８はリセットサ
イクル内でφ１クロックサイクルによりクロックされ利
得／ＤＡＣフェーズはφ２クロックサイクルによりクロ
ックされるものとして説明してきたが、交番するステー
ジが逆クロックサイクルで作動される、すなわち、１つ
のステージがリセットされている時は、次の隣接ステー
ジは利得／ＤＡＣフェーズで作動しており、φ１フェー
ズが１つのコンバータステージのリセットフェーズとさ
れ利得／ＤＡＣフェーズが次のコンバータステージ１０
のリセットフェーズとされ、以下同様とされることがお
判りと思われる。

【００３５】要約すれば、各々がローカルデジタル符号
および剰余を発生するように作動することができ、剰余
は次の隣接ステージへの入力として与えられる複数のパ
イプラインコンバータステージを有するパイプラインＡ
ＤＣが提供された。ローカル符号はデジタル修正論理回
路へ出力される。各ステージはインターステージ増幅器
を含み、その入力に入力信号および再構成ＤＡＣの出力
を受信してアナログ剰余出力が与えられる。このインタ
ーステージ増幅器は、共通モード帰還を利用せずにスイ
ッチドキャパシタ構成により実現される。共通モード帰
還の欠如を容易にするために、リセット動作中に増幅器
のバイアス点がプリセットされ、利得／ＤＡＣ動作中に
入力は負の再構成ＤＡＣ出力と合計され、次に増幅され
剰余として次のコンバータステージ１０へ転送される。

【００３６】実施例について詳細に説明してきたが、特
許請求の範囲に明記された発明の精神および範囲を逸脱
することなく、さまざまな変更、置換および修正が可能
であることをお判り願いたい。ＤＡＣは２とは異なる利
得を有するステージを利用して製作できることがお判り
であろう。増幅器の実際のトポロジーは修正できること
もお判りであろう。以上の説明に関して更に以下の項を
開示する。

【００３７】（１） パイプラインアナログ／デジタル
コンバータであって、該コンバータは、複数のコンバー
タステージであって、各々が差動アナログ入力信号を受
信してその粗いデジタル値を表すローカルデジタル符号
を発生しかつ受信した差動アナログ入力信号と粗いデジ
タル値のアナログ表現との差を表す差動アナログ剰余出
力信号を発生する複数のコンバータステージと、前記各
コンバータステージからの前記全てのローカルデジタル
符号を受信してパイプラインアナログ／デジタルコンバ
ータのデジタル出力を前記全てのステージのローカルデ
ジタル符号の重み付けした和として発生するデジタル修
正回路と、を含み、前記各コンバータステージはサンプ
ル／ホールドインターステージ差動増幅器を含み、前記
インターステージ差動増幅器はリセットフェーズ中に差
動アナログ剰余信号をサンプリングするサンプリング回
路を有するリセットフェーズ、および利得フェーズを有
し、前記インターステージ差動増幅器はサンプリングの
ためのリセットフェーズ中に前記コンバータステージ内
部で発生される増幅されない差動アナログ剰余信号を受
信する差動入力を有し、利得フェーズで作動してサンプ
ルされた差動アナログ剰余信号を増幅してそこへ利得を
与え、前記インターステージ差動増幅器はリセットフェ
ーズ中だけそこへ入力バイアス電圧レベルを設定する共
通モードバイアス回路を有する、パイプラインアナログ
／デジタルコンバータ。

【００３８】（２） 第１項記載のコンバータであっ
て、前記インターステージ差動増幅器は関連する正およ
び負の差動入力有し、前記共通モードバイアス回路は、
共通モード入力電圧基準レベルを発生する電圧発生器、
および前記リセットフェーズ中に前記共通モード入力基
準電圧を前記正および負の差動入力に接続するスイッチ
ング回路を含む、コンバータ。

【００３９】（３） 第１項記載のコンバータであっ
て、前記インターステージ差動増幅器は関連する正およ
び負の差動出力を有し、前記共通モードバイアス回路は
前記リセットフェーズ中に前記正および負の各差動出力
の出力バイアス電圧を設定するように作動することがで
きる、コンバータ。

【００４０】（４） 第１項記載のコンバータであっ
て、前記インターステージ差動増幅器は正の差動出力を
増幅する第１の利得脚、およびそこへの負の差動入力信
号を増幅する第２の利得脚を含む、コンバータ。

【００４１】（５） 第４項記載のコンバータであっ
て、前記第１および第２の利得脚は一端が一緒に共通ノ
ードに接続されかつ電流源に接続され、前記第１および
第２の各利得脚を通る電流の和が前記電流源を通る電流
に等しくなり、差動入力増幅器が得られるようにされて
いる、コンバータ。

【００４２】（６） 第３項記載のコンバータであっ
て、前記インターステージ差動増幅器は前記正および負
の各差動入力に関連する帰還キャパシタを含み、前記各
帰還キャパシタの一端は前記正および負の差動入力の関
連する一方に接続され、その出力は前記インターステー
ジ差動増幅器の正および負の出力の関連する一方に接続
することができ、前記バイアス回路は、前記正および負
の差動入力を共通モード入力基準電圧に接続し、前記正
および負の入力へバイアス点を与える第１のスイッチ網
と、前記正および負の差動入力に関連する前記各帰還キ
ャパシタの他方側を共通モード出力基準電圧に接続し
て、前記リセットフェーズ中に前記インターステージ差
動増幅器のバイアス出力レベルを設定する第２のスイッ
チ網と、前記リセットフェーズ中だけ、前記第１および
第２のスイッチ網の各々を介して、前記共通モード入力
基準電圧および前記共通モード出力基準電圧を接続する
スイッチ制御回路と、を含む、コンバータ。

【００４３】（７） 第１項記載のコンバータであっ
て、さらに、前記インターステージ差動増幅器へ入力す
る前に、差動入力信号から任意の共通モード信号を除去
する回路を含む、コンバータ。

【００４４】（８） 第７項記載のコンバータであっ
て、差動入力信号から任意の共通モード信号を除去する
回路は、前記インターステージ増幅器の前記正の差動入
力と第１のスイッチングノード間に接続された第１のサ
ンプリングキャパシタと、前記インターステージ増幅器
の前記負の差動入力と第２のスイッチングノード間に接
続された第２のサンプリングキャパシタと、前記第１の
スイッチングノードと前記インターステージ増幅器への
正のアナログ入力信号との間に接続され、前記リセット
フェーズ中だけ導通する第１のスイッチと、前記第２の
スイッチングノードと負のアナログ入力信号との間に接
続されて前記リセットフェーズ中だけ導通し、前記帰還
キャパシタの他方側を前記出力の各々から絶縁する第２
のスイッチと、前記第１および第２のスイッチングノー
ド間に接続され前記利得フェーズ中だけ導通して、アナ
ログ入力信号に加わる任意の共通モード成分が前記イン
ターステージ差動増幅器へ入力される前に除去されるよ
うにする第３のスイッチと、を含む、コンバータ。

【００４５】（９） 第８項記載のコンバータであっ
て、前記各コンバータステージには、差動アナログ入力
信号の前記粗いデジタル値をアナログＤＡＣ電圧へ変換
する再構成ＤＡＣを関連しており、さらに前記ＤＡＣ電
圧を前記インターステージ差動増幅器の入力の差動アナ
ログ入力により合計する総和回路を含む、コンバータ。

【００４６】（１０） 第９項記載のコンバータであっ
て、前記総和回路は、前記インターステージ差動増幅器
の前記正の差動入力と第１のスイッチング網間に接続さ
れた第１のＤＡＣキャパシタと、前記インターステージ
増幅器の前記負の差動入力と第２のスイッチング網間に
接続された第２のＤＡＣキャパシタと、前記第１および
第２のスイッチング網を制御して複数の所定の基準電圧
の１つを、前記関連するローカル符号の値に従って、そ
れぞれ前記正および負の差動入力から前記第１および第
２のＤＡＣキャパシタの他方側に接続して、ローカル符
号のアナログ表現を正および負の差動入力と有効に合計
して前記第１および第２のＤＡＣが前記第１および第２
のサンプリングキャパシタから分離されるようにするス
イッチング網制御回路と、を含む、コンバータ。

【００４７】（１１） 各々が関連するインターステー
ジ増幅器２８を有する、複数のサンプルホールドコンバ
ータステージを有するパイプラインアナログ／デジタル
コンバータが開示される。これは共通モード帰還無しで
実現される差動増幅器である。サンプルホールドステー
ジはリセットフェーズおよび利得／ＤＡＣフェーズで作
動し、再構成ＤＡＣの出力は増幅器２８への入力と合計
される。差動入力増幅器６０は共通モード入力電圧に設
定された入力を有し、帰還キャパシタが共通モード出力
バイアス点にバイアスされている。利得／ＤＡＣフェー
ズ中に、バイアス入力が取り除かれ帰還キャパシタは増
幅器６０の入出力間に設定される。それにより、利得／
ＤＡＣフェーズ中に増幅器６０により使用される共通モ
ードバイアス点が有効に確立される。さらに、増幅器６
０の差動入力は各サンプリングキャパシタの一方側に接
続され、その他方側は各スイッチを介して差動入力に接
続されている。リセットフェーズ中に入力電圧はキャパ
シタ上にサンプルされ、利得／ＤＡＣフェーズ中にキャ
パシタのゲートは一緒に接続され増幅器６０へ入力する
前に任意の共通モード電圧が入力から除去される。

【図面の簡単な説明】

【図１】本発明に従って作動するパイプラインアナログ
／デジタルコンバータのブロック図。

【図２】パイプラインアーキテクチュアの１つのスイッ
チのブロック図。

【図３】フラッシュＤＡＣのブロック図。

【図４】インターステージ増幅器のブロック図。

【図５】２つの差動フェーズクロックのタイミング図。

【図６】インターステージ増幅器の入力電圧対出力の剰
余電圧の波形図。

【図７】差動入力が共通モード帰還無しで利用される、
図４のインターステージ増幅器の詳細回路図。

【図８】共通モード帰還および差動入力対の無い図４の
インターステージ増幅器のより詳細な回路図。

【図９】ゲート−ソース電圧およびドレイン−ソース電
圧のグラフ。

【符号の説明】

１０ ｘ２コンバータステージ １２ タイミングブロック １４ ２ビットバス １６ デジタル修正論理ブロック １８ バス ２２ 総和接合点 ２４ フラッシュＤＡＣ ２６ 再構成ＤＡＣ ２８，６０ 差動増幅器 ３２，３４ 比較器 ４０，４６ 抵抗体 ４２ 正電圧レール ５２ デコード論理ブロック ６６，７０ キャパシタ ７６，８０ 入力端子 ７４，７８，８２，９２，９４，１０６，１２４，１２
８，１３０，１３２，１３８，１４２，１４４，１４６
スイッチ ８６，１００ 帰還キャパシタ ９０，１０４ 出力端子 １２０，１３４ ＤＡＣキャパシタ １６０，１６２，１６６，１７０，１９６，２０２，２
０４，２１０，２３０２４６，２６８，２７２，２７
４，２７６ Ｎチャネルトランジスタ １７２，１７６，２３２，２４８ Ｎチャネルカスコー
ドトランジスタ １８０，１９０，２５４ Ｐチャネルロードトランジス
タ １８２，１９２，２３６，２５２ Ｐチャネルカスコー
ドトランジスタ １９８，２００，２０６，２０８，２１２，２１４，２
１８，２２０，２３８２６４，２７０，２７８，２８０
Ｐチャネルトランジスタ ２６０ 電流源入力端子 ２６２ ダイオード接続Ｐチャネルトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パイプラインアナログ／デジタルコンバ
   ータであって、該コンバータは、複数のコンバータステ
   ージであって、各々が差動アナログ入力信号を受信して
   その粗いデジタル値を表すローカルデジタル符号を発生
   しかつ受信した差動アナログ入力信号と粗いデジタル値
   のアナログ表現との差を表す差動アナログ剰余（ｒｅｓ
   ｉｄｕｅ）出力信号を発生する複数のコンバータステー
   ジと、前記各コンバータステージからの前記全てのロー
   カルデジタル符号を受信してパイプラインアナログ／デ
   ジタルコンバータのデジタル出力を前記全てのステージ
   のローカルデジタル符号の重み付けした和として発生す
   るデジタル修正回路と、を含み、前記各コンバータステ
   ージはサンプル／ホールドインターステージ差動増幅器
   を含み、前記インターステージ差動増幅器はリセットフ
   ェーズ中に差動アナログ剰余信号をサンプリングするサ
   ンプリング回路を有するリセットフェーズ、および利得
   フェーズを有し、前記インターステージ差動増幅器はサ
   ンプリングのためのリセットフェーズ中に前記コンバー
   タステージ内部で発生される増幅されない差動アナログ
   剰余信号を受信する差動入力を有し、利得フェーズで作
   動してサンプルされた差動アナログ剰余信号を増幅して
   そこへ利得を与え、前記インターステージ差動増幅器は
   リセットフェーズ中だけそこへ入力バイアス電圧レベル
   を設定する共通モードバイアス回路を有する、パイプラ
   インアナログ／デジタルコンバータ。