KR100294787B1 - 개방루프차동증폭기를갖는서브레인지아날로그/디지털컨버터 - Google Patents

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Abstract

서브레인지 아날로그/디지털 컨버터는 개방 루프 차동 이득 증폭기와 아날로그 스위치를 사용하여 파이프라인을 수행한다. 컨버터의 각각의 단은 2 개의 미세 범위 (fine-range) 전송 증폭기, 샘플링 스위치 및 홀딩 커패시터, 낮은 분해능 서브레인지 (sub-range) 아날로그/디지털 컨버터, 및 저항기를 포함한다. 샘플링 스위치는 디지털/아날로그 컨버터로서 동작한다. 각각의 단은 홀딩된 아날로그 값을 다음 단을 위한 적당한 서브 범위 결과를 선택하기 위하여 전송 스위치를 동작시키는데 사용되는 디지털 코드로 변환한다. 전송 스위치는 샘플링와 서브 범위 전송의 기능을 수행하는 아날로그 스위치이다. 중간단 증폭기는 좀더 부정확한 절대 이득을 갖는 간단한 개방 루프 차동 증폭기이다. 기준 및 신호는 이 부정확한 이득에 의해 증폭되므로, 기준 및 신호는 동일한 양으로 증폭된다. 프리프로세싱 회로는 아날로그/디지털 컨버터로의 단일 단부 입력을 입력 및 기준 정보를 나타내는 4 개의 신호로 변환시킨다. 미세 범위 전송 증폭기는 차동 증폭기이므로, 단으로부터 단으로 발생하는 공통 모드를 거절한다. 그러나 미세 범위 전송 증폭기는 각각의 단으로의 입력에서 신호를 대략 공통 모드 레벨과 동일하게 회복시킨다. 서브레인지 신호의 샘플 앤드 홀드 증폭기 또는 이중 목적의 서브레인지 전송 및 샘플링 스위치를 사용하여 동기 단을 갖는 단당 단일 또는 다수 출력 비트를 발생하는 실시예가 개시되어 있다.

Description

개방 루프 차동 증폭기를 갖는 서브레인지 아날로그/디지털 컨버터{SUB-RANGING ANALOG-TO-DIGITAL CONVERTER WITH OPEN-LOOP DIFFERENTIAL AMPLIFIERS}
본 발명은 아날로그/디지털 컨버터 분야에 관한 것으로, 특히, 잉여 증폭기를 사용하는 파이프라인 서브레인지 아날로그/디지털 컨버터 분야에 관한 것이다. 기준 정보와 아날로그 입력은 결합되고 연산 증폭기를 사용하는 종래의 폐쇄 루프 피드백 회로와 반대로 개방 루프 미세 범위 (fine range) 전송 증폭기를 사용하여 증폭된다.
임의의 아날로그/디지털 컨버터는 입력 전압 범위를 상위 디지털 출력 비트의 상이한 코드에 대응하는 코스 (coarse) 단계로 분해시키기 위하여 설계된다. 적절한 코스 단계가 선택된 후에, 그 코스 단계에 대응하는 전압 범위는 하위 디지털 출력 비트의 상이한 코드에 대응하는 미세 단계로 변화된다. 아날로그/디지털 컨버터 구조의 이러한 종류는 서브레인지 아날로그/디지털 컨버터로서 알려져 있다.
파이프라인 비디오 속도 아날로그/디지털 컨버터에 있어서, 제 1 단은 가장 최근의 샘플상에서 동작하고, 다른 단은 이전의 샘플으로부터 결정된 서브레인지 결과상에서 동작한다. 각각의 단은 샘플 앤드 홀드 증폭기에 일시적으로 중간 결과를 홀딩한다. 이러한 동시 발생은 N 비트 변환을 위하여 N 클록 사이클을 필요로 하는 연속적인 근사 컨버터와 달리, 단일 클록 사이클당 N 비트를 완전하게 변환시킬 수 있다.
도 1a 는 파이프라인 단에 대하여 하나의 디지털 출력 비트를 발생하는 종래의 파이프라인 레이딕스-2 서브레인지 아날로그/디지털 컨버터 (100)를 나타낸다. 아날로그 입력 (Ain) 은 최상위 2진 출력 숫자 (bN)을 발생하는 제 1 파이프라인 단 (101) 으로 제공된다. 다음의 클록 사이클동안 다음의 후속 파이프라인 단에서, 다음의 최상위 비트 단 (113) 은 다음의 최상위 2 진 출력 숫자 (bN-1)를 발생한다. N+1 클록 사이클후, 최하위 출력 비트 (b0) 가 최종 파이프라인 단에 의해 발생된다. 최종의 아날로그 잉여 (115) 는 컨버터의 분해능을 초과하는 변환에 고유한 양자화 오차를 나타낸다.
아날로그/디지털 변환에 있어서, 변환의 속도와 정밀성이 증가하는 것이 바람직하다. 예를 들어, 5 ㎒ 샘플링 속도는 휴대가능한 CCD 서류 스캐너에 필요하고, 고가 스캐너 및 저가 비디오 응용은 10 ㎒ 샘플링 속도를 필요로 하고, 표준 방송 비디오 캠코더는 20 ㎒ 샘플링 속도를 필요로 한다. 더욱이, 고가 비디오 응용은 25 ㎒에서의 오우버샘플링을 이용하며, 자동 충돌 회피 레이다 수신기는 25 ㎒ 에서 언더샘플링하며, 및 의학용 초음파 스캐너 및 전문 방송 스튜디오 비디오 장치는 40 ㎒ 샘플링 속도를 필요로 한다. 또한, 디지털 통신 응용은 20 내지 25 ㎒ 범위에서 언더샘플링된다.
최근, 아날로그/디지털 컨버터는 샘플당 12 비트에서 초당 40 메가 샘플 (MS/sec) 만큼 발생하기 위하여 필요하며 매우 낮은 대기 시간를 제공한다. 그 속도를 성취하기 위하여 현재 사용되는 몇 개의 기술이 있다. 예를 들어, 병렬 인코드 플래시, 다단계, 파이프라인 및 시간 인터리브 연속 근사화가 이러한 기술들이다.
플래시 (flash) 아날로그/디지털 인코딩은 단일 단계에서 수행되므로, 가장 빠른 변환 방법이다. N 비트 인코드 출력을 위하여, 입력 전압은 2N비교기에 전송된다. 각각의 비교기는 상이한 기준 전압과 입력을 비교한다. 기준 전압이 입력 전압마다 큰 모든 비교기는 논리적인 참 출력을 발생할 것이다. 우선순위 인코더는 그 출력이 활성적인 가장 낮은 비교기에 대응하는 디지털 출력을 발생한다. 입력으로부터 출력으로의 지연 시간은 비교기와 인코더 지연의 합과 동일하다. 이 대기 시간은 인코딩된 출력의 크기와 함께 크게 증가하지 않지만, 회로의 크기는 소망하는 각각의 추가 출력 비트에 2 배이다. 그러므로, 많은 현대의 응용에 있어서 플래시 아날로그/디지털 컨버터의 크기에 의해 매우 고가가 된다.
다단계 인코딩은 간단한 병렬 플래시 인코딩의 변형이다. 제 1 단에서, 4 개의 최상위 비트가 상술한 것과 유사한 표준 4 비트 회로에 의해 발생된다. 4 비트 디지털/아날로그 컨버터는 제 1 단의 출력을 아날로그로 변환시킨다. 컨버터의 입력 및 출력간의 전압차가 제 2 단으로 공급된다. 제 2 단은 제 1 단에서 사용되는 기준 전압의 2-4배 (16분의 1) 인 기준 전압을 갖는다. 제 2 단에 의해 제 2 최상위 4 비트가 발생하고, 또다른 4 비트 디지털/아날로그 컨버터는 이전의 단의 감산기로부터 얻어진 차로부터 감산된 값을 아날로그 신호로 변환한다. 최종적으로, 마지막 단은 이전단의 2-4배 또는 본래의 기준 전압의 2-8(256 분의1) 배인 기준 전압을 갖는다. 이 단은 그 결과의 최하위 4 비트를 발생한다. 모든 12 비트는 래치되고, 출력은 사용된다.
아날로그/디지털 변환을 위하여 커패시터상의 전하 균형을 이용하는 몇 개의 다른 형태의 아날로그/디지털 컨버터가 있다. 몇몇의 이들 방법은 전압/주파수 변환, 단일 슬로프 적분, 이중 슬로프 적분, 델타 시그마 컨버터 및 스위칭된 커패시터 컨버터를 포함한다.
몇 개의 상술한 아날로그/디지털 컨버터는 파이프라인형태일 수 있다. 일반적인 N 비트 파이프라인 아날로그/디지털 컨버터는 J, K 비트 단으로 구성된다. 여기서, J*K=N 이다. 예를 들어, 각각이 2 비트 (K=2)를 발생하는 5 개의 단 (J=5) 은 10 비트 컨버터의 효과가 있다.
파이프라인 아날로그/디지털 컨버터는 도 1a 및 도 1b 에 도시한 바와 같이 구성된다. 도 1a 에 도시한 아날로그/디지털 컨버터는 N 의 모든 아날로그/디지털 컨버터를 갖는 J 단을 갖는다. 각각의 단은 몇 개가 이전의 단에서 형성된 오차의 보정에 사용되는 중복 비트일 수 있는 K 비트를 변화시킨다. 도 1a 및 도 1b 에 도시한 예에서, K 는 1 이다. 중복 비트는 디지털 오차 보정이라는 프로세스에 의해 제거되고, 이 프로세스는 컨버터가 어떠한 형태의 오차에 견딜 수 있게 한다.
도 1a 의 컨버터의 각각의 단은 샘플링 스위치 및 홀딩 커패시터, 저분해능의 서브레인지 아날로그/디지털 컨버터, 저분해능의 디지털/아날로그 컨버터 및 감산기로 구성된, 샘플 앤드 홀드 증폭기를 포함한다. 각각의 단은 또한 폐쇄 루프 네가티브 피드백 구성의 연산 증폭기를 포함하는 잉여 증폭기를 포함한다. 동작에 있어서, 각각의 단은 이전의 단으로부터의 아날로그 출력을 샘플 앤드 홀딩한다. 각각의 단은 홀딩된 아날로그 값을 디지털 코드로 변환한다. 디지털 코드는 후에 아날로그로 변환된다. 마지막으로, 디지털/아날로그 출력은 홀딩된 입력으로부터 감산되어, 증폭되고 다음 단으로 전송되는 아날로그 잉여 (아날로그 나머지)를 발생한다.
(잉여 스타일 구조로 알려진) 표준 파이프라인 아날로그/디지털 구조에 있어서, 아날로그/디지털 컨버터 기준 레벨은 크기에 있어서 고정되어 있다. 예를 들어, 각각의 단은 1 볼트의 범위를 갖는다. 2 진 서브레인지 프로세스 동안, 신호가 상반부 볼트 범위 또는 하반부 볼트 범위에 잔류하는 가의 결정을 수행한다. 그후, 절반 볼트의 감산은 그 결정과 관련하여 발생하거나 발생하지 않고 신호는 적절한 절반부 볼트 범위에 상대적인 잉여이다. 그러나, 각각의 범위는 크기에 있어서 정확하게 1 볼트이므로, 절반 볼트 서브레인지에 상대적인 신호가 1 볼트 고정 범위 크기에 상대적인 2 개의 인자에 의해 정밀하게 증폭되어야 한다. 서브레인지는 정상 범위 (normal range) 의 정확히 절반이므로, 신호가 정상 범위에 상대적인 레벨로 회복하기 위하여 2 의 정확한 이득이 필요하다. 여기 서술한 서브레인지 프로세스는 기준에 2 의 정밀한 이득을 제공하고 신호에 2 의 정밀한 이득을 제공하는 효과를 가지며 이들 이득은 2 개의 상이한 메카니즘에 의해 성취된다. 기준측에서, 절반 크기의 서브레인지는 2 의 정확한 이득을 제공한다. 신호측에 2 의 정확한 폐루프 이득을 갖는 폐쇄된 루프 연산 증폭기가 제공된다.높은 정확성을 성취하기 위하여, 2 의 기준 이득과 2 의 신호 이득은 아날로그/디지털 컨버터의 분해능내에서 정확하게 매칭되어야 한다.
각 단의 잉여 증폭기의 연산 증폭기는 필요한 정확한 이득을 성취하기 위하여 폐루프 피드백을 갖는다. 회로는 신호가 증폭기 및 피드백 경로를 몇번 통과할때까지 안정되지 않으므로, 이 네가티브 피드백은 정확성을 위하여 속도를 희생하는 경향이 있다. 폐루프 연산 증폭기는 또한 더 높은 전력 공급등의 다른 나쁜 효과를 일으킬 수 있다.
도 1b 는 파이프라인 아날로그/디지털 컨버터의 단일 단 (100)을 나타낸다. 도 1b 는 도 1a 에 도시한 서브레인지 컨버터에 사용되는 하나의 디지털 출력 비트를 발생하는 종래의 파이프라인 레이딕스-2 서브레인지 아날로그/디지털 컨버터 단을 나타낸다. 도 1a 는 도 1b 의 단일단 (100)을 사용하는 다단 파이프라인 구성 (101)을 나타낸다. 도 1b 에 있어서, 아날로그 입력 (Vresi-1) 은 샘플 앤드 홀드 회로 (102) 에 의해 샘플링되고 홀딩된다. 그 결과는 아날로그/디지털 서브컨버터 (103) 에 의해 1 비트 디지털 코드로 변환된다. 도 1b 에 도시한 1 비트단에서, 디지털 서브컨버터 (103) 는 +Vref/2 로 전압 범위를 반으로 분할하는 간단한 비교기이다. 도 1a 에 도시한 다단 컨버터 (101) 의 제 1 단 (104)에서, 디지털 출력 비트 (bN) 는 출력의 최상위 비트이다. 디지털 코드 (105) 는 국부 디지털/아날로그 컨버터 (106) 에 의해 사용되어 1 비트 디지털 코드의 아날로그 값 (107)을 발생한다. 감산기 (108) 는 본래의 아날로그 값 (109) 로부터 1 비트 디지털 코드의 아날로그 값을 감산하여 아날로그 나머지인 잉여 (110)를 발생한다. 승산기 (112) 는 그 결과의 아날로그 잉여 (110) 에 2를 곱하여 다음단으로 전송될 아날로그 출력 (Vresi) (111)을 발생한다. 그 결과의 잉여는 다음의 식에 의해 산출될 수 있다.
Figure pat00019
상술한 다단 플래시 인코딩과 달리 각각의 단은 동일하게 설계될 수 있고, 연속적인 각각의 단은 더 낮은 기준 전압을 갖는다. 파이프 라인 아날로그/디지털 컨버터 (101)에서, 잉여를 2K로 승산하므로, 각각의 연속적인 단은 0을 향하여 감소하는 범위를 갖기보다는 동일한 범위의 입력 전압을 갖는다.
각단의 디지털/아날로그 컨버터가 선형이면, 디지털/아날로그 컨버터 출력은 다음과 같이 표현된다.
Figure pat00020
식 2에서, Di는 각단에서 결정된 K 비트 디지털 코드의 2 진 표현이다. Di*2-K는 이미 인코딩되고 아날로그 나머지 (Vresi-1) 로 감산된 Vref의 부분을 나타낸다. Vref는 입력 전압 (Vresi) 이 항상 Vref보다 작도록 설정된다. 나머지는 다음단으로 전송되기 전에 2K와 승산된다.
K=1 이면, 각단의 디지털/아날로그 컨버터는 2 개의 가능한 출력 전압을 갖는다. 2 점사이에 그어질 수 있는 직선이 있으므로, 이 디지털/아날로그 변환은 항상 선형이다. 이 경우, 각각의 컨버터단의 이상 이득은 2 이다. K=1을 대체하므로써, 식 1 과 2 는 다음의 잉여식을 산출한다.
Figure pat00021
Figure pat00001
종래의 아날로그/디지털 컨버터단에 있어서, 승산기 (112) 는 일반적으로 네가티브 피드백을 갖는 연산 증폭기 회로로서 수행된다. 연산 증폭기는 일반적으로 매우 높은 이득을 갖도록 설계된다. 종종, 매우 높은 이득을 성취하기 위하여 증폭기 (112) 에 적어도 2 개의 이득단을 갖는다. 하나이상의 이득단을 가지므로써, 출력 변화와 입력 변화 사이의 대기시간은 증가된다. 더욱이, 피드백 루프는 출력의 변화 결과와 연산 증폭기 입력 변화의 대기시간을 도입하므로, 2 의 이득을 산출하기 위하여 사용되는 네가티브 피드백 회로는 안정 시간을 증가시킨다. 현실적으로, 식 3 의 전달 함수를 정확하게 실현하는 것은 불가능하다. 실제 연산 증폭기는 무한 이득을 갖지 않으며 동시에 안정화되지 않고 유한 이득을 갖고 제로가 아닌 안정화 시간을 갖는다. 단 (i) 에서의 유한 이득 및 제로가 아닌 안정화 시간에 의한 오차는 εi에 의해 표현된다. Vofsi는 전하 주입 효과와 연산 증폭기 오프셋의 합에 의한 단 (i) 에서의 총 오프셋을 나타낸다. 3 개의 오차 인자가 (αi, εi, Vofsi) 가 도출식에 도입되면, 실제 전달 함수는 다음과 같다.
Figure pat00022
도 1a 의 증폭기 (112) 의 이득 변화는 커패시터의 잘못된 매칭과 미세 연산 증폭기 이득 및 안정화에 의해 형성된다. 이득에 영향을 주는 상기 오차는 컨버터에 다른 비선형적인 문제를 발생시킨다. N 컨버터의 캐스케이드가 2N보다 큰 이득을 갖고 모든 오차가 1 이상의 최하위 비트이면, 적어도 하나의 아날로그/디지털 컨버터 출력 코드는 컨버터의 필요한 최소 분해능보다 큰 입력 전압 범위에 대응한다. 반면에, 캐스케이드의 이득이 적어도 하나의 최하위 비트만큼 2N보다 작으면, 입력이 점진적으로 변화함에 따라 몇 개의 출력 코드가 스킵되므로, 잘못된 출력 코드를 발생한다.
더욱이, 단의 출력 잉여가 +Vref 이상 또는 0 이하에서 발생하면, 나머지 후속단의 출력 비트는 +1 또는 0 으로 래칭될 수 있다. 이것은 입력 전압이 수신할 수 있는 범위의 밖에 있는 단의 출력을 배치하면, 매우 큰 이득 또는 수직 또는 수평 시프트 등의 상술한 오차의 소오스에 의해 발생할 수 있다. +Vref 이상 또는 0 이하의 출력이 의도하는 범위의 외부에 있는 입력을 다음단에 공급하므로 이러한 현상이 발생한다. 그 단은 다음의 단에 입력의 범위를 벗어난 출력을 공급한다. 필수적으로, 하나의 단 출력이 범위를 벗어나면, 그 과잉은 각각의 추가 단을 위한 이득 인자와 승산된다. 극소수의 단들후, 모든 나머지 단은 포지티브 또는 네가티브 공급 전압인 잉여를 출력하고, 그 단후에 출력되는 모든 나머지 코드 비트는 전원 한계에 도달하고 의미가 없어진다.
상술한 설명에서 명백한 바와 같이, 이득 인센서티버티 (insensitivity), 고속 동작, 낮은 복잡성, 구성요소 값에 대한 낮은 민감도, 낮은 전원, 및 적은 전력 소비를 갖는 아날로그/디지털 컨버터를 생산하는 것이 바람직하다.
아날로그/디지털 컨버터에 있어서, 각각의 단에서 신호 경로의 정확 이득 폐루프 연산 증폭기를 사용하므로써 파이프라인의 높은 분해능, 높은 속도 및 낮은 전위를 이행하기 어렵다. 주어진 분해능을 성취하기 위하여, 이들 증폭기에 필요한 안정화 시간과 전력은 아날로그/디지털 컨버터 설계자의 속도 및 낮은 전력 목표에 대하여 동작한다.
본 발명의 목적은 증폭기의 이득 무감각을 나타내는 서브레인지 아날로그/디지털 컨버터를 생산하고 고속 동작을 수행하는 개방 루프 (비피드백) 차동 증폭기를 갖는 것을 포함한다.
도 1a 는 파이프라인 단에 대하여 하나의 디지털 출력 비트를 발생하는 종래의 파이프라인된 레이딕스(radix)-2 서브레인지 (sub-range) 아날로그/디지털 컨버터를 나타내는 도면.
도 1b 는 도 1a 에 도시한 서브레인지 컨버터에 사용하기 위하여 하나의 디지털 출력 비트를 발생하는 종래의 파이프라인 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타내는 도면.
도 2a 는 도 1a 와 도 1b 에 나타내는 종래의 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최상위 디지털 출력 비트의 선택을 그래프적으로 표시한 도면.
도 2b 는 이전의 단으로부터의 잉여 (residue) 증폭기의 이득이 정확하게 2 가 될 때 도 1a 및 도 1b 에 나타낸 종래의 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털 출력 비트의 선택을 그래프적으로 나타내는 도면.
도 2c 는 이전의 단으로부터의 잉여 증폭기가 상기 2 의 이득보다 50% 더 큰 3 일 때, 도 1a 및 1b 에 나타낸 종래의 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털 입력 비트의 에러가 있는 선택을 그래프적으로 나타낸 도면.
도 3a 는 본 발명에 의한 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최상위 디지털 출력 비트의 선택을 그래프적으로 나타낸 도면.
도 3b 는 이전의 단으로부터의 서브레인지 신호 증폭기의 이득이 정확하게 2 일 때, 본 발명에 의한 2단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최상위 디지털 출력의 선택을 그래프적으로 나타낸 도면.
도 3c 는 이전의 단으로부터의 서브레인지 신호 증폭기의 이득이 2의 상기 이득보다 50 % 더 큰 3 일 때, 본 발명에 의한 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털의 정확한 선택을 그래프적으로 나타내는 도면.
도 4 는 입력으로서 아날로그 입력 전압을 수신하고 최상위 서브레인지 컨버터 단으로 입력될 버퍼 비반전 서브레인지 신호 입력, 버퍼 반전 기준 레벨 시프트 서브레인지 신호 입력, 버퍼 비반전 기준 레벨 시프트 서브레인지 신호 입력 및 버퍼 반전 서브레인지 신호 입력을 출력을 출력으로서 발생하는 본 발명에 의한 언클록 (unclocked) 아날로그 입력 프리프로세싱 블록을 나타내는 도면.
도 5 는 선형적으로 증가하는 아날로그 입력 전압에 응답하는 본 발명에 의한 언클록 아날로그 입력 프리프로세싱 블록의 4 출력을 나타내는 도면.
도 6 은 본 발명의 일실시예에 의한 언클록 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타내는 도면.
도 7 은 본 발명의 한 형태에 의한 클록 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타내는 도면.
도 8 은 본 발명에 의한 다른 형태에 의한 클록 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타내는 도면.
도 9 는 도 7 또는 도 8 에 나타낸 단중의 하나를 사용하여 구성할 수 있는 본 발명의 다른 실시예에 의한 5 비트 파이프라인 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타내는 도면.
도 10 은 도 8 에 도시한 단을 사용하는 컨버터를 사용하여 3개의 개별적인 2 비트 아날로그/디지털 변환에 대응하는 다양한 디지털 스위치 제어 신호 및 클록을 나타내는 타이밍도.
도 11 은 본 발명의 다른 형태에 의한 언클록 레이딕스 4 서브레인지 아날로그/디지털 컨버터 단을 나타내는 도면.
도 12 는 도 11 에 도시한 단을 사용하는 구성에 적합한 본 발명의 다른 실시예에 의한 6 비트 파이프라인 레이딕스 4 서브레인지 아날로그/디지털 컨버터를 나타내는 도면.
이들 도면은 상세한 설명에 더 상세히 서술되어 있다.
* 도면의 주요부분에 대한 부호의 설명 *
400: 프리프로세싱 기능
401: 차동 증폭기
404, 405: 바이폴라 트랜지스터
408, 409: 전류원
410. 411: 저항기
본 발명에 의하면, 새로운 형태의 서브레인지 아날로그/디지털 컨버터는 개방 루프 차동 이득 증폭기와 아날로그 스위치를 이용하여 파이프라인을 수행하여 다단에서 서브레인지를 수행하고, 각각의 단은 이전의 단보다 미세한 레벨로 입력을 분해한다.
새로운 개념은 정확한 이득 폐루프 연산 증폭기을 제거하고 미세 범위 전송 증폭기라 불리우는 부정확한 이득을 갖는 개방 루프 차동 증폭기로 대체한다. 네가티브 피드백 회로의 정확 폐루프 연산 증폭기대신에 미세 범위 전송 증폭기를 사용하므로써, 많은 이점을 성취한다.
서브레인지 신호와 동일한 경로를 통해 기준 전압이 증폭되므로, 본 발명에 의해 이득 무감각이 성취된다. 증폭기 이득의 고정확은 필요로 하지 않으므로, 피드백을 갖지 않은 개방 루프 증폭기가 사용되고, 본 발명에 의한 고속 동작을 허용한다. 복합 연산 증폭기 피드백 회로는 매우 간단한 미세 범위 전송 증폭기로 대체되므로, 본 발명에 의해 낮은 복잡성, 작은 다이의 크기 및 낮은 생산 비용을 성취할 수 있다. 본 발명에 의하면, 고정확 이득을 필요로 하지 않으므로, 본 발명에 의한 구성 요소의 값에 덜 민감하고, 프로세스의 변화에 강한 면역을 갖는다. 본 발명은 개방 루프 증폭기를 사용하므로, 높은 (다수) 전력 공급을 필요로 하지 않고 고속 고이득 연산 증폭기를 필요로 한다. 또한, 본 발명에 의한 개방 루프 증폭기는 연산 증폭기로 구성된 폐루프 피드백보다 적은 전력을 사용한다.
본 발명의 바람직한 실시예에 의하면, 컨버터의 각각의 단은 2 개의 미세 범위 전달증폭기,샘플링 스위치 및 홀딩 커패시터, 저분해능 서브레인지 아날로그/디지털 컨버터 및 저항기를 포함한다. 샘플링 스위치는 디지털/아날로그 컨버터로서 동작한다. 동작에 있어서, 각각의 단은 이전의 단으로부터 샘플링되고 홀딩된 아날로그 서브레인지 신호를 증폭한다. 각각의 단은 홀딩된 아날로그 값을디지털 코드로 변환한다. 디지털 코드는 전송 스위치를 동작하기 위하여 사용되어 다음단을 위한 적당한 서브레인지 결과를 선택한다. 본 발명의 바람직한 실시예에 의하면, 전송 스위치는 샘플링 및 서브레인지 전송의 기능을 수행하는 아날로그 스위치이고, 그 결과는 다음단의 미세 범위 전송 증폭기의 입력에 있는 홀딩 커패시터에 홀딩된다.
정확성을 성취하기 위하여, 종래의 컨버터는 2 의 기준 이득을 변환하고 2 의 신호 이득은 아날로그/디지털 컨버터의 분해내에서 정확하게 매칭되어야 한다. 본 발명에 의하면, 기준은 고정되지 않고 신호 자체가 수행하는 동일한 증폭을 통해 증폭되므로, 정확한 이득의 필요성은 제거된다. 그러므로, 기준 이득 및 신호 이득은 2 의 이득이 아니어도 동일하다. 본 발명에 의한 단사이의 증폭기는 부정확한 절대 이득을 갖는 간단한 개방 루프 차동 증폭기이다. 그러나, 기준 및 신호는 이 부정확한 이득에 의해 증폭되므로, 기준 및 신호는 동일한 양에 의해 증폭된다.
본 발명에 의하면, 아날로그/디지털 컨버터로의 단일 단부 입력은 입력 및 기준 정보를 나타내는 4 개의 별개의 신호로 변환된다. 입력과 기준의 합산은 아날로그/디지털 변환의 입력에서만 발생하고 프리프로세싱 회로에 의해 수행된다. 입력 및 기준 신호는 다음의 모든 이득 단을 통과함에 따라 합산된다. 그러므로, 임의의 단의 절대 이득이 그 자체적으로 정확하지 않아도 신호 및 기준 경로의 이득 매칭은 정확하게 성취될 수 있다.
미세 범위 전송 증폭기는 차동 증폭기이므로, 단으로부터 단으로 발생하는공통 모드를 거부한다. 그러나, 미세범위 전송 증폭기는 신호를 각 단으로의 입력에서 동일한 공통 모드 레벨로 회복한다.
이하, 도면을 참조하여 설명하므로써 본 발명의 특징과 이점을 충분히 이해될 것이다.
도 2a, 2b, 및 2c 는 종래의 파이프라인 컨버터의 2 개의 2 비트 아날로그/디지털 변환을 그래프적으로 나타낸 도면이다. 도 2a 는 도 1a 및 도 1b 에 도시된 종래의 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최상위 디지털 출력 비트의 선택을 나타낸다. 임의의 주어진 단을 위한 유효 아날로그 입력 범위는 0부터 +Vref 이다. +Vref/2 및 +Vref 간의 아날로그 잉여 입력에 대해, 1 의 2 진 코드가 선택되고, 0 및 +Vref/2 간의 아날로그 잉여 입력에 대해, 0 의 2 진 코드가 선택된다. 도 2a 에 있어서, 아날로그 입력 전압 (I1) 으로부터 최상위 비트 단은 b1=1 결정 범위로 떨어진 대략 +11Vref/16 이다. 제 1 단으로부터의 잉여는 3 Vref/16 이다. 2 의 레이딕스 인자에 의해 승산된후, 제 2 단으로의 잉여 입력 (I0) 은 대략 3Vref/8 이다.
도 2b 는 이전의 단으로부터의 잉여 증폭기의 이득이 정확하게 2 일 때 도 1a 및 1b 에 도시한 종래의 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털 출력 비트의 선택을 그래프적으로 나타낸 도면이다. 도 2b 는 최하위 비트 (b0) 의 선택을 나타낸다. 3Vref/2 가 Vref/2 보다 작으므로, 0 의 2진수가 최하위 단의 b0 로서 선택된다.
도 2c 는 이전의 단으로부터의 잉여 증폭기의 이득이 2 의 상기 레이딕스 이득보다 50% 더 큰 3 일 때 도 1a 및 도 1b 에 도시한 종래의 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털 출력 비트의 오차가 있는 선택을 그래프적으로 나타낸다. 증폭기 (112) 의 이득이 2 대신 3 이면, 제 2 단으로의 아날로그 잉여 (I0) 는 3Vref/8 의 정확한 값이라기 보다는 오차가 없는 9Vref/16 이 된다. 9Vref/16 가 Vref/2 보다 크므로, b0=1 의 숫자가 부정확하게 선택된다.
도 3a 는 본 발명에 의한 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최상위 디지털 출력 비트의 선택을 그래프적으로 나타내는 도면이다. 도 3a 에 도시한 예는 도 2a 에 도시한 예와 동일하다. 입력 (I1) 아래의 선택된 결정 범위내의 전압 범위에 대한 입력 (I1) 위의 선택된 결정 범위내의 전압 범위의 비는 (Vref-I1)/(I1-Vref/2) 인 A/B 이다.
도 3b 는 이전의 단으로부터의 서브레인지 신호 증폭기의 이득이 정확하게 2 일 때 본 발명에 의한 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털 출력 비트의 선택을 그래프적으로 나타내는 도면이다. 도시한 결정 척도는 도 2b 에 도시한 것과 정확하게 동일하다. I0 아래의 유효 전압 범위에 대한 I0 위의 유효 전압 범위의 비는 A/B 와 동일하다.
도 3c 는 이전의 단으로부터의 서브레인지 신호 증폭기의 이득이 2 의 상기 이득보다 50% 더 큰 3일 때 본 발명에 의한 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터의 최하위 디지털 출력 비트의 정확한 선택을 그래프적으로 나태는 도면이다. 도 2c 에 도시한 종래의 예에서의 오차가 있는 디지트 (digit) 선택은 3 의 이득을 야기시킨다. 그러나, 본 발명에 있어서, 이득 인자가 오차가 있어도 오차가 발생하지 않는다.
본 발명에 의하면, 서브레인지 신호를 이득 인자와 승산하고, 기준 전압을 이득 인자와 승산한다. 그러므로, 이전의 단으로부터 선택된 서브레인지는 이득 인자와 승산되어 제 2 단을 위한 유효 입력 범위는 3*Vref/2 가 된다. 유효 범위 신호 값 이하의 유효 입력 범위에 대한 서브레인지 신호 값이상의 유효 입력 범위의 비 (A/B) 는 보존된다. 결정 영역은 또한 이전의 단의 이득 인자에 따라 조절된다. 그러므로, 아날로그 서브레인지 신호가 3Vref/4 및 3Vref/2 사이일 때 b0=1 가 선택되고, 아날로그 서브레인지 신호가 0 및 3Vref/4 일 때 b0=0 이 선택된다.
도 4 는 본 발명의 한 형태에 의한 언클록 아날로그 입력 프리프로세싱 블록 (400)을 나타낸다. 프리프로세싱 블록은 입력으로서 아날로그 입력 전압을 수신하고 최상위 서브레인지 컨버터 단에 입력될 버퍼 비반전 서브레인지 신호 입력, 버퍼 반전 기준 레벨 시프트 서브레인지 신호 입력, 버퍼 비반전 기준 레벨 시프트 서브레인지 신호 입력 및 버퍼 반전 서브레인지 신호 입력을 출력으로서 발생한다. 아날로그 입력 (Ain (414)) 은 차동 버퍼 (401) 에 의해 아날로그 신호의 상보쌍으로 분할된다. 차동 버퍼 (401) 는 상보 (complementary) 아날로그 출력 (402, 403)을 발생하다. 아날로그 출력은 그들 아날로그 합이 상수이므로 "상보"이다. 그러므로, 차동 버퍼 (401) 의 2개의 출력 (402, 403) 으로부터의 전압의 합은 일정하다.
신호 (VinR 및 /VinR) 은 저항기 (410, 411)를 통해 전류를 발생하는 전류원 (408, 409) 에 의해 발생되어 각각 Vin 및 /Vin 에 기초한 전압 강하를 발생한다. 저항기 (410, 411) 는 거의 동일하고, 전류원 (408, 409) 은 거의 동일하므로, /VinR 이 /Vin 으로부터 오프셋되는 양만큼 VinR 이 Vin 으로부터 오프셋되도록 전압 강하가 또한 동일하다. 컨버터로의 아날로그 신호 입력 (Ain) 이 시간적으로 변화하므로, 4 개의 모든 신호 (Vin, /Vin, VinR, /VinR) 가 시간적으로 변화한다. 프리프로세싱 기능 (400) 에 의한 VinR 의 발생은 기준 오프셋 값을 아날로그 신호에 합산하는 효과가 있다. 이 합산 프로세스는 Vin 으로의 일정 오프셋으로서 발생하고 Vin 의 특정값에 의존하지 않는다. 마찬가지로, /VinR 은 /Vin 의 순간 값에 관계없이 동일한 일정양만큼 /Vin 으로부터 항상 오프셋되어 있다. 도 5 는 도 4 의 프리프로세싱 기능 (400) 에 의해 발생된 이들 4 개의 신호 사이의 관계를 나타낸다.
차동 버퍼 (401) 의 출력 (402, 403) 은 상보 출력 (Vin, /Vin)을 발생하기 위하여 각각 바이폴라 트랜지스터 (404, 405) 에 의해 시프트된 레벨이다. 상보 출력 (Vin (406) 및 /Vin (407)) 에서의 전압은 차동 버퍼 출력 (402, 403) 에서의 전압 이하의 순방향 바이어스 다이오드 전압 강하이다. 전류원 (408, 409) 은 저항기 (410, 411)를 통해 동일한 전류를 발생한다. 저항기 (410, 411) 이 각각 R 과 동일한 저항을 가지고 전류원 (408, 409) 각각이 I 와 동일한 값을 가지면, 버퍼 비반전 서브레인지 신호 입력 (Vin 406) 및 버퍼 비반전 기준 레벨 시프트 서브레인지 신호 입력 (VinR 412) 은 식 (Vin=VinR+IR) 에 의해 설명되고, 버퍼 반전서브레인지 신호 입력 (/Vin 407) 과 버퍼 반전 기준 레벨 시프트 서브레인지 신호 입력 (/Vin 413) 은 식 /Vin=/VinR + IR 로 설명된다. 더욱이, Vin (406) 및 /Vin (407) 은 상보이고 바람직하게 기준 전압 (Vref+IR) 에 합산되고, VinR (412) 및 /Vin (413) 은 상보이고 바람직하게 Vref-IR 에 합산된다.
도 5 는 선형적으로 증가하는 아날로그 입력 전압 (Ain 414) 에 응답하여 도 4 에 도시한 본 발명에 의한 언클록 아날로그 입력 프리프로세싱 블록 (400) 의 4 출력을 나타낸다.
도 6 은 본 발명의 일실시예에 의한 언클록 2 단 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타낸다. 작은 수의 출력 비트를 발생하는 변환을 위하여, 아날로그 서브레인지의 증폭은 필요하지 않으므로, 아날로그 서브레인지 신호 증폭기의 포함은 컨버터의 기능에 필수적인 것은 아니다. 이 구성을 도 6 에 나타내었다.
제 1 단후에, 스위치 뱅크 (601) 의 출력은 저항기 (602, 603, 604, 605) 로 구성된 한쌍의 저항기 체인으로 향한다. 이들 저항기 체인의 단부에 공급되는 아날로그 신호가 노드점 (606, 607)에서 보간된 형태로 나타난다. 이 실시예에 있어서, 아날로그 입력이 이전의 단으로부터 선택된 서브레인지의 중간 크기를 나타낼 때 비교기 (608) 가 균형있는 입력을 갖도록 저항기 (602, 603, 604, 605) 가 동일한 것으로 가정한다. 비교기 (608) 의 출력 (H0) 은 컨버터 (600) 의 최하위 비트이다.
(도 7 에 나타낸 바와 같이) 서브레인지 신호 증폭기를 포함하는 것은 현실적인 구성요소의 존재로부터 잡음 및 오차에 대하여 신호 증폭을 증가시켜 도 9 에 도시한 바와 같이 실제의 아날로그/디지털 컨버터의 신호대 잡음비 및 오차 제거를 개선한다. 서브레인지 신호 증폭기는 컨버터의 기능에 필수적인 것은 아니지만 실제의 높은 분해능 아날로그/디지털 컨버터의 최상의 가능한 수행을 성취하기 위하여 중요하다.
도 7 은 본 발명의 한 형태에 의한 클록 레이딕스-2 서브레인지 아날로그/디지털 컨버터 단을 나타낸다. 도 7 에 있어서, 차동 증폭기 (701) 는 Vin 및 /VinR을 수신하여 차동적으로 증폭하고, 차동 증폭기 (702) 는 VinR 및 /Vin을 수신하여 차동적으로 증폭한다. 증폭기 (701) 의 이득과 증폭기 (702) 의 이득의 정확한 값은 임계적이지 않지만, 증폭기 (701) 및 증폭기 (702) 는 거의 동일한 이득을 가져야 한다. 제조 프로세스의 변형과 동작 온도의 변형은 증폭기 (701, 702) 의 이득에 있어서 작은 변화를 일으킨다. 그러므로, 증폭기 (701, 702) 의 이득이 변환의 레이딕스와 정확하게 동일하도록 설계되어도, 실제적으로 이득은 그 설계된 값으로부터 약간 변화하게 된다.
종래의 아날로그/디지털 증폭기에 있어서, 프로세스 및 온도 조건을 변화시켜도 증폭기 이득을 그 설계된 값으로 정확하게 하기 위하여 많은 설계 노력을 필요로 한다. 종래의 컨버터에 있어서, 이득 변화는 주어진 컨버터내에서 정확하게 매칭되어도, 작은 이득 변화는 변환의 실패를 발생시킬 수 있다.
반대로, 본 발명에 의하면, 차동 증폭기 (701, 702) 의 이득에 있어서의 약간의 변화는 컨버터의 적절한 기능에 영향을 주지 않는다. 종래의 컨버터와 유사하게, 본 발명에 의하면, 주어진 단내의 차동 증폭기 (701, 702) 는 동일한 이득을 가져야 한다. 그러나, 종래의 서브레인지 컨버터와 반대로, 차동 증폭기 (701, 702) 는 단 변환의 레이딕스와 정확하게 동일한 이득을 가질 필요는 없다. 실제적으로, 차동 증폭기 (701, 702) 는 집적 회로내에서 유사하거나 동일하게 배치되므로, 증폭기의 임의의 하나에 영향을 주는 임의의 프로세스 또는 온도 변화는 다른 증폭기의 이득에 동일한 방법으로 영향을 준다. 그러므로, 증폭기 (701, 702)를 위한 이득 변화가 발생하여도 변환의 정확성은 홀딩된다.
증폭기 (701) 는 차동 증폭기이므로, 입력 (Vin 703 및 /VinR 704) 이 동일할 때, 출력 (705, 706) 은 바람직하게 동일하다. 그러나, 실제적으로, 증폭기 (701) 는 전체적으로 컨버터의 정확성 또는 분해능에 영향을 줄 수 있는 입력 대 출력 오프셋을 가질 수 있다. 예를 들어, 입력 (703, 704) 가 동시에 단락되면, 출력 (705) 에서의 전압은 출력 (706) 에서의 전압으로부터 오프셋 전압 (Vofs) 만큼 다를 수 있다. 컨버터에 사용되는 모든 증폭기에 제로가 아닌 이들 오프셋 전압이 존재할 수 있다.
증폭기 (701, 702) 의 출력은 저항기 (707, 709 및 708, 710) 으로 구성된 한쌍의 저항기 체인으로 향한다. 이들 저항기 체인의 단부에 공급되는 아날로그 신호는 노드점 (711, 712)에서 보간된 형태로 나타난다. 예를 들어, 저항기 (707, 709) 의 저항이 동일하면, 노드점 (711) 에서의 전압은 정확하게 단부점 (705, 713) 에서의 전압사이의 중간에 있다. 노드점 (711, 712) 은 입력으로서 비교기 (714) 에 인가된다. 이 실시예에 있어서, 아날로그 입력이 전체 크기의 반일 때 비교기 (714) 가 균형있는 입력을 갖도록 저항기 (707, 708, 709, 710) 가 동일한 것으로 가정한다. 비교기 (714) 는 중간 크기 위의 아날로그 신호를 위한 출력 (H) 에서의 논리 "1"과 중간 크기 아래의 아날로그 신호를 위한 출력 (H) 에서의 논리 "0"을 제공하는 한계를 검출한다. 도 7 에 도시한 본 발명의 실시예에 있어서, 비교기 (714) 의 출력 (L) 은 출력 (H) 의 논리적 상보이다.
비교기 출력 (H) 은 스위치 뱅크 (719) 의 스위치 (715, 716, 717, 718) 에 포지티브 논리 선택 제어 신호를 제공한다. 스위치 뱅크 (719) 내의 스위치들은 그 포지티브 논리 제어 입력이 논리 "1" 일 때 폐쇄되고 그 포지티브 논리 제어 입력이 논리 "0" 일 때 개방된다. 비교기 출력 (L) 은 스위치 뱅크 (719) 내의 스위치 (720, 721, 722, 723) 에 포지티브 논리 제어 신호를 제공한다.
스위치 뱅크 (719) 내의 스위치들은 4 개의 2×1 아날로그 멀티플렉서를 구현한다. 도 7에서, 스위치 뱅크 (719) 내의 스위치들은 포지티브 논리 및 네가티브 논리 제어 입력을 갖는 상보 전송 게이트로서 나타내었다. CMOS에서 수행되면, 전송 게이트 (715-718 및 720-723) 는 스위치의 아날로그 입력 및 출력에 접속된 소오스 및 드레인을 갖는 p 채널 및 n 채널 트랜지스터로 구성된다. 네가티브 논리 제어 신호는 p 채널 트랜지스터를 구동시키고 포지티브 논리 제어 신호는 n 채널 트랜지스터를 구동시킨다. CMOS 전송 게이트는 매우 양호한 아날로그 스위치를 제공한다. 그러나, 본 발명에 의하면, 스위치는 상보 전송 게이트일 필요는 없다. 예를 들어, 도 6 에 나타낸 바와 같이, 스위치 뱅크 (601) 내의 스위치는, 포지티브 논리 제어 입력을 갖지만 네가티브 논리 제어 입력은 결핍된,간단한 n 형 통과 트랜지스터이다. 2 개의 상보 트랜지스터 전송 게이트는 아날로그 전압의 전체 범위 사이에서 전압을 전송할 수 있는 더 강한 스위치이다. 반대로 단일의 트랜지터 통과 트랜지스터 스위치는 더 작은 범위내에서 전압을 전송할 수 있다. 예를 들어, n 형 통과 트랜지스터는 그들 게이트를 제어하기 위하여 사용되는 논리 "1"를 인코딩하기 위하여 사용되는 포지티브 공급 전압 부근의 높은 전압을 정확하게 전송할 수 없다.
도 7을 참조하면, 비교기 출력 (H) 이 논리 "1" 이면 H 에 의해 포지티브적으로 제어된 스위치 (715-718) 는 폐쇄되어 높은 아날로그 서브레인지 신호 (705, 706) 및 보간 노드 전압 (711, 712)을 입력으로서 샘플 앤드 홀드 증폭기 (724, 725) 에 각각 통과시킨다. 마찬가지로, 비교기 출력 (H) 이 논리 "0" 이면, 비교기 출력 (L) 은 논리 "1" 이다. 이 경우, L 에 의해 제어된 스위치 (720-723) 는 페쇄되므로 낮은 아날로그 서브레인지 신호 (711, 712, 713, 726) 를 입력으로서 샘플 및 홀딩 버퍼 (724, 725) 에 통과시킨다. 샘플 및 홀딩 버퍼 (724, 725) 는 파이프라인을 이용하기 위하여 하나의 수단을 제공한다.
도 8 은 본 발명의 또다른 형태에 의한 클록 레이딕스-2 서브레인지 아날로그/디지털 컨버터를 나타낸다. 도 8 에 있어서, 4 개의 홀딩 커패시터 (801, 802, 803, 804) 는 스위치 뱅크 (805) 의 스위치들과 결합하여 주어진 단을 위한 샘플 및 홀딩 기능을 수행한다. 이들 홀딩 커패시터 (801-804) 는 도 7 에 도시한 샘플 및 홀딩 버퍼 (724, 725) 와 마찬가지로 아날로그 전압 저장 소자로서 동작한다. 홀딩 커패시터 (801-804) 는 단의 출력 (806-809) 에서의 아날로그 신호가 일시적으로 홀딩되도록 하고 후속의 단은 아날로그 신호의 프로세싱을 수행한다.
스위치 뱅크 (805) 의 스위치 및 홀딩 커패시터 (801-804) 에 의해 구현되는 샘플 및 홀딩 기능은 다단으로의 아날로그/디지털 컨버터를 다단으로 파이프라인 연장에 대해 필수적이다. 홀딩 커패시터에 중간 결과를 저장하므로써, 각각의 단은 파이프라인 형태로 독립적으로 그 신호를 프로세싱할 수 있다. 도 8 에 도시한 스위치 뱅크 (805) 내의 스위치들은 파이프라인을 홀딩하기 위하여 이중목적을 제공해야 한다. 먼저, 스위치 뱅크 (805) 는 서브레인지 선택을 위한 아날로그 멀티플렉서로서 동작한다. 두 번째로서, 스위치 뱅크 (805) 는 샘플 및 홀딩 기능의 "샘플" 을 수행하지만, 홀딩 커패시터 (801-804) 는 "홀딩" 기능을 수행한다.
도 8 에 도시한 서브레인지 아날로그/디지털 컨버터 단 (800) 을 파이프라인 컨버터로서 수행하기 위하여, 스위치 뱅크 (805) 내의 개방과 폐쇄는 시간적으로 적절하게 조절되어야 한다. 그러므로, 클록 입력 (810) 은 단 (800) 으로 주입되어야 한다. 도 8 에 도시한 예에 있어서, 비동기 비교기 (811) 는 단의 디지털 출력으로서 단 (800) 으로부터 출력되기전에 타이밍 제어기 (812) 에 의해 래칭된 상보 디지털 출력 (H, L)을 발생한다. 타이밍 제어기는 또한 신호 (Ln, Hn, Lp, Hp)을 발생하고, 이들 신호들은 스위치 뱅크 (805) 내의 스위치들의 각각의 포지티브 논리 제어 입력 및 네가티브 논리 제어 입력을 제어하기 위하여 사용된다. 스위치 뱅크 (805) 내의 스위치들을 위한 네가티브 논리 제어 입력은 없어 신호(Hp, Lp) 는 회로로부터 생략될 수 있다.
도 8 은 비교기 (811) 로부터 떨어진 분리된 논리 모듈로서 타이밍 제어기 (812)를 나타낸다. 그러나, 이 구성은 설명하기 위한 것으로 이것에 제한되는 것은 아니다. 본 발명의 다른 실시예에 의하면, 비교기 (811) 와 타이밍 제어기 (812) 는 비교기 (811) 와 타이밍 제어기 (812) 와 논리적으로 동일한 입력과 출력을 갖는 스트로브 (strobed) 비교기 (도면 표시 생략) 로 결합된다.
파이프라인 컨버터에 있어서, 각각의 단은 개별적인 변환을 수행한다. 주어진 단의 1 비트 변환이 수행되고 그 결과의 서브레인지 신호가 다음 단을 위한 홀딩 퍼캐시터에 전송되면, 새로운 변환이 파이프라인의 이전의 변환을 덮어 씌우지 않도록 하기 위하여 스위치 뱅크 (805) 내의 모든 스위치들은 개방되어야 한다. 커패시터 (801-804) 와 함께 스위치 뱅크 (805) 내의 스위치들은 샘플 앤드 홀드 즉, "샘플-홀딩" 회로로서 기능한다.
도 9 는 본 발명을 실시하는 5 단 5 비트 레이딕스-2 파이프라인 서브레인지 아날로그/디지털 (A/D) (이하 컨버터 (900) 이라 한다) 를 나타낸다. 본 발명에 의한 구조는 종래의 단에서 발생하는 폐루프 연산 증폭기를 제거한다. 이 아날로그/디지털 컨버터는 전체 아날로그/디지털 컨버터 분해능 (N) 을 갖는 J 단을 갖는다. 각각의 단은 이전의 단계에서 형성된 오차의 보정에 사용되는 중복 비트일 수 있는 K 비트를 분해한다. 중복 비트는 종래의 파이프 구조의 디지털 오차 보정이라 불리우는 프로세스에 의해 제거된다. 본 발명은 임의의 수의 단을 가지며 임의의 수의 2진수의 디지털 출력을 제공하는 서브레인지 아날로그/디지털 컨버터로 확대될 수 있음은 명백하다. 일반적으로, 컨버터 (900) 는 4 개의 신호 (Vin, /Vin, VinR 및 /VinR) 를 발생하는 프리프로세싱 기능 (901) 을 포함하고, /Vin 은 Vin 의 아날로그 상보이고, /VinR 은 VinR 의 아날로그 상보이다. 본 실시예의 프리프로세싱 기능 (901) 은 도 9 에 도시한 프리프로세싱 기능 (901) 이 차동 버퍼 (401) 의 출력을 래치하여 컨버터 (900) 의 클록 파이프라인 동작을 허용하는 클록 아날로그 샘플 앤드 홀드 버퍼 (902)를 포함하는 것을 제외하고 도 4 에 도시한 것과 매우 유사하다. 도 9 에 도시한 샘플 앤드 홀드 버퍼 (902) 의 배치는 설명하기 위한 것으로, 컨버터 임계 경로가 프리프로세싱 블록내에 있으면 컨버터 (900) 의 최소 클록 사이클에 영향을 주어도, 샘플 앤드 홀드 버퍼 (902) 및 차동 버퍼 (401) 는 컨버터 (900) 의 기능에 영향을 주지 않고 상호 교환할 수 있다.
단일-차동 버퍼 (401) 는 단일 단부 아날로그 입력 신호 (Ain)를 수신하고 아날로그/디지털 컨버터 단에 의해 요구되는 상보 아날로그 입력 신호를 제공하는 차동 샘플 앤드 홀드 증폭기 회로 (902) 에 의해 샘플링되는 2 개의 상보 신호를 발생한다.
파이프라인 회로 (900) 는 도 8 에 도시한 단 (800) 의 개별적인 예시를 나타내는 4 개의 파이프라인 단 (903, 904, 905, 906)을 포함한다. 최종단 (907) 은 도 8 에 도시한 서브회로 (813) 의 예시이다. 최종단 (907) 은 서브레인지 신호를 하위단으로 통과시키지 않으므로, 최종단 (907) 은 도 8 에 도시한 스위치 매트릭스 (805) 또는 홀딩 커패시터 (801-804)를 포함할 필요가 없다.
바람직한 구성에 있어서, 각각의 후속단은 클록의 교호적인 위상에 의해 구동된다. 그러므로, 프리프로세싱 샘플 앤드 홀드 증폭기 (902) 및 제 2 및 제 4 단 (904, 906) 은 클록 (CLK) 의 양극으로부터 구동되고, 제 1, 제 3, 및 제 5 단 (903, 905, 907) 은 반전된 클록 (/CLK) 에 의해 구동된다. 파이프라인을 통해 진행하므로, 임의의 주어진 아날로그/디지털 변환의 프로세싱은 지연된다. 그러므로, 제 1 단 (903) 은 제 2 파이프라인 단 (904) 의 디지털 출력 (909) 에 우선하여 절반 클록 사이클에서 그 디지털 출력 (908)을 발생한다. 제 3 (905), 제 4 (906), 제 5 (912) 단의 디지털 출력 (910, 911, 912) 은 이전의 단으로부터의 절반 클록 사이클 지연을 가지고 발생한다. 그러므로, 최종단 (907) 의 디지털 출력 (912) 은 제 1 단 (903) 의 디지털 출력 (908) 후에 2 개의 전체 클록 사이클로 발생된다.
동일한 클록 주기동안 주어진 변환을 위한 모든 디지털 출력 비트를 발생하기 위하여, 일련의 4 개의 래치 (913) 는 최상위 디지털 출력 비트를 버퍼링하고, 일련의 3 개의 래치 (914) 는 다음의 최상위 디지털 출력 비트를 버퍼링하고, 일련의 2 개의 래치 (915) 는 제 3 의 최하위 비트 (b2)를 버퍼링하고, 단일 래치 (916) 는 제 2 의 최하위 비트 (b1)를 버퍼링한다. 최하위 디지털 출력 비트 (b0) 는 버퍼링되지 않는다.
도 10 은 도 8 에 도시된 단을 사용하는 컨버터를 사용하여 3 개의 개별적인 2 비트 아날로그/디지털 변환에 대응하고 여기에 서술되지 않은 하위단에 의해 추가의 변환을 위한 최하위 비트단으로부터 아날로그 서브레인지 신호를 발생하는 다양한 디지털 스위치 제어 신호를 설명하는 타이밍도이다. 도 10 에 시뮬레이팅된 2 비트 파이프라인 컨버터는 양극 클록 (CLK) 에 의해 클록되는 제 1 단과 음극 클록 (/CLK) 에 의해 클록되는 제 2 단을 포함한다.
신호 트레이스 "MSB STAGE ALALOG INPUT" 은 컨버터의 최상위 비트 단으로의 아날로그 입력을 위한 유효 시간을 나타낸다. CLK 의 낮은 위상동안, 최상위 비트 단의 모든 스위치 제어 신호 (Hn1, Hp1, Ln1, Lp1) 은 스위치를 턴오프하는 레벨로 설정된다. 클록 (CLK) 이 하이가 되면, MSB 단을 위한 적당한 스위치가 폐쇄된다.
컨버터의 최하위 비트 단은 /CLK 에 의해 클록된다. /CLK 의 높은 위상 동안, 최상위 비트 단의 모든 스위치 제어 신호 (Hn0, Hp0, Ln0, Ln0) 는 스위치를 턴오프하는 레벨로 설정된다. /CLK 의 낮은 위상동안, 비교기는 그 비트 결정상에서 안정된다. 클록 (/CLK) 이 하이가 되면, LSB를 위한 적당한 스위치가 폐쇄된다.
도 10 에 도시한 예에 있어서, 제 1 단으로의 아날로그 입력 (1001) 은 10 의 변환을 산출하는 레벨에 있다. 그러므로, MSB 단은 1을 검출한다. CLK 의 상승 에지 (1002)에서, MSB 단은 1을 검출하고, 신호 (Hn1) 는 표명되고, 신호 (Hp1) 는 표명되지 않는다. Ln1 은 표명되지 않은 상태로 존재하고, Lp1 은 표명된 상태로 존재하여 이들 신호에 의해 스위치가 개방되도록 한다.
Hn1 및 Hp1 에 의해 제어되는 스위치는 CLK 의 높은 위상동안 폐쇄되고, 더 높은 서브레인지는 LSB 단을 공급하는 홀딩 커패시터로 전송된다. CLK의 하강에지 (1003) 에서, MSB 단을 위한 모든 스위치 제어 신호는 MSB 단의 모든 스위치들을 개방하는 레벨로 설정된다.
상승 에지 및 하강 에지 (1002, 1003) 사이의 CLK 의 높은 위상동안, MSB 단으로부터의 서브레인지 신호는 홀딩 커패시터에 전송되므로, LSB 단을 위한 모든 제어 신호 (Hn0, Hp0, Ln0, Lp0) 는 LSB 단의 스위치를 턴오프하도록 구성된다. 반전 클록 (/CLK) 의 상승 에지 (1004) 은 비반전 클록 (CLK) 의 하강 에지 (1003) 과 일치할 수 있거나, 또는 충분한 비중첩 기간에 의해 지연될 수 있다. 임의의 경우, 반전 클록의 상승 에지 (1004)에서, LSB 단의 비교기가 비교기를 통과하는 서브레인지 신호가 더 낮은 서브레인지에 있는 것을 검출하므로, 스위치 제어 신호 (Ln0) 는 표명되고 스위치 제어 신호 (Lp0) 는 표명되지 않는다.
반전 클록 (1005) 의 하강 에지 (1005)에서, LSB 단을 위한 스위치 제어 신호는 LSB 단의 모든 스위치를 개방하는 레벨로 복귀된다.
개별적인 변환을 위한 제 2 MSB 단 아날로그 입력 (1007) 은 MSB 단의 입력으로 나타난다. 이 아날로그 입력은 01 의 변환을 유도하는 전압 레벨에 있다. 반전 클록 (/CLK) 의 하강 에지 (1005) 과 일치하거나 또는 짧은 비중첩 기간후에, 비반전 클록 (CLK) 의 상승 에지 (1006) 은 최상위 비트 단을 위한 0 의 검출을 가리키고 그 결과의 서브레인지 신호를 LSB 단을 공급하는 홀딩 커패시터로 전송시키는 Ln1 의 표명과 Lp1 의 비표명을 트리거한다.
비반전 클록 (CLK) 의 하강 에지 (1008) 으로부터의 작은 비중첩 기간 또는 그 후에, 반전 클록 (/CLK) 의 상승 에지 (1009) 는 LSB 스위치 제어 신호 (Hn0)의 표명과 LSB 에 의해 0 의 검출을 표시하는 LSB 스위치 제어 신호 (Hp0) 의 비표명을 트리거한다.
반전 클록 (/CLK) 의 하강 에지 (1010)에서, LSB 제어 신호 (Hn0 와 Hp0) 는 LSB 단의 스위치들을 폐쇄한다. CLK 신호의 상승 에지 (1011) 은 최상위 비트의 1 의 변환을 발생하는 개별적인 제 3 아날로그/디지털 변환 (1012) 에 응답하여 제어 신호 (Hn1, Hp1) 에 대응하는 스위치의 폐쇄를 트리거한다.
도 7 과 관련하여 서술한 바와 같이, 본 발명에 의하면 서브레인지 선택 멀티플렉서 기능으로서 스위치 뱅크 (719) 내의 스위치만을 사용하고, 그 후에, 독립 샘플 앤드 홀드 기능 (724) 이 수행된다. 이 구성에 있어서, 제어 신호 (H, L) 의 타이밍은 매우 간단하며 샘플 앤드 홀드 버퍼 (724, 725) 가 단사이의 타이밍을 제어하므로, 비교기 (714) 의 출력은 클록될 필요가 없다. 샘플 앤드 홀드 버퍼 (724, 725) 의 설계와 필요한 컨버터의 아날로그 샘플링 주파수에 의존하여, 도 10 에 도시한 타이밍과 결합하여 설명한 도 8 의 단에서 각각의 파이프라인 단은 하나의 풀 클록 사이클 또는 반 클록 사이클에 의해 출력을 지연시킬 수 있다.
도 11 은 본 발명의 다른 형태에 의한 언클록 레이딕스 4 서브레인지 아날로그/디지털 컨버터단을 나타낸다. 본 발명의 다른 실시예에 의하면, 아날로그/디지털 컨버터는 단에 대하여 2 개이상의 비트로 연장된다. 도 11 은 단당 하나의 2 비트의 디지털 출력을 분해하는 컨버터 단을 나타낸다. 도 11 은 디코딩된 디지털 출력 비트 (k, l, m, n)를 제공하는 플래시 아날로그/디지털 서브컨버터 (1105)를 포함한다. 디지털 출력 비트중의 하나만이 임의의 주어진 시간동안 표명될 수 있기 때문에, 디지털 출력 비트 (k, l, m, n) 는 디코딩된다: 그러므로, 4 개의 가능한 상태만이 출력 신호 (k, l, m, n) 에 의해 가정된다. 디코딩된 디지털 출력 신호 (k, l, m, n) 는 스위치들을 스위치 뱅크 (1101) 로 제어하는 서브레인지 선택 신호를 제공한다. 도 11 에 나타낸 바와 같이, 2 비트단 (1100) 은 비동기이다. 그러나, 2 비트단 (1100) 은 단지 설명을 위하여 비동기로 서술하였다. 본 발명에 의한 다수 비트단은 단당 2 비트보다 큰 것을 포함할 수 있다. 더욱이, 본 발명에 의한 다수 비트단 (1100) 은 도 7 에 도시한 샘플 앤드 홀드 버퍼 또는 도 8 및 도 10 에 도시한 신호 (k, l, m, n)를 버퍼링하는 타이밍 제어기를 사용하여 동기될 수도 있다.
도 12 는 도 11 에 도시한 단을 사용하여 설계에 적합한 본 발명의 다른 실시예에 의한 6 비트 파이프라인 레이딕스-4 서브레인지 아날로그/디지털 컨버터를 나타낸다. 도 12 는 도 11 에 도시한 2 비트단을 사용하여 구성된 6 비트 서브레인지 아날로그/디지털 컨버터 (1200)을 나타낸다. 컨버터 (1200) 는 샘플 앤드 홀드 버퍼 (1202)를 갖는 프리프로세싱 블록 (1201)을 포함한다. 도 12 에 나타낸 컨버터 (1200) 는 도 11 에 나타낸 회로 (1100) 의 예시인 2 비트 단 (1203, 1204)을 포함한다. 최종단 (1205) 은 아날로그 서브레인지 신호가 임의의 후속단을 통과할 필요가 없으므로, 최종단 (1205) 은 도 11 에 나타낸 출력 비트 검출 회로 (1104) 만을 포함하고 스위치 매트릭스 (1101) 는 포함하지 않는다. 최상위 단 (1203) 으로부터의 4 개의 디코딩된 신호 (1206) 는 그 단으로부터의 k, l, m, n 비트를 나타낸다. 마찬가지로, 디코딩된 신호 (1207) 는 단 (1204) 로부터 디지털 출력을 나타내고, 디코딩된 신호 (1208) 는 최하위 단 (1205) 로부터의 디지털 출력을 나타낸다. ROM (1209) 은 입력으로서 디코딩된 출력 신호 (1206, 1207, 1208)을 수신하고 출력으로서 인코딩된 출력 (D5, D4, D3, D2, D1, D0)을 발생한다. ROM (1209) 은 개별적인 3 개의 4 엔트리 ROM 또는 하나의 64 엔트리 ROM 으로서 수행될 수 있다. ROM (1209) 은 결합 논리로서 수행될 수 있다.
본 발명에 의하면, 각각의 서브레인지 신호의 정확한 값이 임계가 아니어도, 증폭된 서브레인지 신호 값은 전원 억제내에 홀딩되어야 한다. 그러므로, N 비트 레이딕스-2 컨버터에 대하여, 임의의 중간 서브레인지 신호가 회로의 동작 범위를 초과하도록 n 단의 총 이득은 너무 높아서는 안된다. 실제적으로, 전원에 의해 수행되는 이 포지티브 이득 오차 최고한도는 12 인코딩된 디지털 출력 비트를 갖는 컨버터에 대한 문제점이 없다.
또한, 본 발명에 의하면, 미세 범위 전송 증폭기의 이득은 정수이거나 또는 2 의 제곱과 반드시 동일할 필요는 없다. 이득은 소망의 속도 및 잡음 레벨이 컨버터내에서 달성되도록 임의의 값으로 선택될 수 있다. 또한, 임의의 개별적인 단은 2 의 제곱과 동일한 많은 비트를 분해한다. 비트의 임의의 정수는 변환될 수 있고, 2 의 제곱이 아닌 다른 수는 좀더 복잡한 디지털 프로세싱 및 ROM 코딩을 초래할 수 있다.
본 발명은 실시예를 참조하여 설명하였지만, 이들 실시예는 단지 예일 뿐이며, 그에 한정되는 것은 아니다. 본 기술에 숙련된 자는 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 다양한 변형과 변경이 가능하다. 따라서, 본 발명에 관련된 기술에 숙련된 자에게 명백한 다양한 변형과 변경은 본 발명의 사상과 범위내에 있다.

Claims (4)

  1. 서브레인지 ADC 시스템에 사용하기 위하여 아날로그/디지털 컨버터 (ADC) 단을 포함하는 장치에 있어서, 상기 ADC 단은,
    복수의 아날로그 입력 신호를 수신하고 증폭하여, 제 1, 제 2, 제 3, 및 제 4 증폭 아날로그 신호를 공급하도록 구성된 복수의 입력 증폭기로서, 상기 제 1 증폭 아날로그 신호는 제 1 증폭 전압을 가지며, 상기 제 2 증폭 아날로그 신호는 상기 제 1 증폭 아날로그 신호의 반전이고 제 2 증폭 전압을 가지며, 상기 제 3 증폭 아날로그 신호는 제 1 전압 오프셋 만큼 상기 제 1 증폭 전압과 다른 제 3 증폭 전압을 가지며, 상기 제 4 증폭 아날로그 신호는 제 2 전압 오프셋만큼 상기 제 2 증폭 전압과 다른 제 4 증폭 전압을 갖는, 복수의 입력 증폭기,
    상기 복수의 입력 증폭기에 결합되고, 상기 제 1 및 제 3 증폭 아날로그 신호를 수신하고 보간하며, 상기 제 2 및 제 4 증폭 아날로그 신호를 수신하고 보간하여, 복수의 아날로그 보간 신호를 공급하도록 구성된, 신호 보간 회로, 및
    상기 신호 보간 회로에 결합되고, 상기 복수의 아날로그 보간 신호를 수신하여 그 각각을 비교하고, 그에 따라 하나이상의 디지털 신호를 제공하도록 구성된 신호 비교 회로로서, 상기 하나이상의 디지털 신호의 각각은 표명 및 비표명 상태를 포함하는 신호 비교 회로
    를 구비하고,
    상기 복수의 아날로그 입력신호는
    제 1 입력 전압을 갖는 제 1 아날로그 입력 신호,
    상기 제 1 아날로그 입력 신호의 반전이고 제 2 입력 전압을 갖는 제 2 아날로그 입력 신호,
    상기 제 1 전압 오프셋만큼 상기 제 1 입력 전압과 다른 제 3 입력 전압을 갖는 제 3 아날로그 입력 신호, 및
    상기 제 2 전압 오프셋만큼 상기 제 2 입력 전압과 다른 제 4 입력 전압을 갖는 제 4 아날로그 입력 신호를 구비하며,
    상기 복수의 입력 증폭기는,
    상기 제 1 및 제 4 아날로그 입력 신호를 차동적으로 수신하고 증폭하여 상기 제 1 및 제 4 증폭 아날로그 신호를 제공하도록 구성된 제 1 차동 증폭기, 및
    상기 제 2 및 제 3 아날로그 입력 신호를 차동적으로 수신하고 증폭하여 상기 제 2 및 제 3 증폭 아날로그 신호를 제공하도록 구성된 제 2 차동 증폭기를 구비하는 것을 특징으로 하는 장치.
  2. 서브레인지 ADC 시스템에 사용하기 위하여 아날로그/디지털 컨버터 (ADC) 단을 포함하는 장치에 있어서, 상기 ADC 단은,
    복수의 아날로그 입력 신호를 수신하고 증폭하여, 제 1, 제 2, 제 3, 및 제 4 증폭 아날로그 신호를 공급하도록 구성된 복수의 입력 증폭기로서, 상기 제 1 증폭 아날로그 신호는 제 1 증폭 전압을 가지며, 상기 제 2 증폭 아날로그 신호는 상기 제 1 증폭 아날로그 신호의 반전이고 제 2 증폭 전압을 가지며, 상기 제 3 증폭아날로그 신호는 제 1 전압 오프셋 만큼 상기 제 1 증폭 전압과 다른 제 3 증폭 전압을 가지며, 상기 제 4 증폭 아날로그 신호는 제 2 전압 오프셋만큼 상기 제 2 증폭 전압과 다른 제 4 증폭 전압을 갖는, 복수의 입력 증폭기,
    상기 복수의 입력 증폭기에 결합되고, 상기 제 1 및 제 3 증폭 아날로그 신호를 수신하고 보간하며, 상기 제 2 및 제 4 증폭 아날로그 신호를 수신하고 보간하여, 복수의 아날로그 보간 신호를 공급하도록 구성된, 신호 보간 회로, 및
    상기 신호 보간 회로에 결합되고, 상기 복수의 아날로그 보간 신호를 수신하여 그 각각을 비교하고, 그에 따라 하나이상의 디지털 신호를 제공하도록 구성된 신호 비교 회로로서, 상기 하나이상의 디지털 신호의 각각은 표명 및 비표명 상태를 포함하는 신호 비교 회로
    를 구비하고,
    상기 신호 보간 회로는, 상기 제 1 및 제 3 증폭 전압을 차동적으로 수신하고 분할하고, 상기 제 2 및 제 4 증폭 전압을 차동적으로 수신하고 분할하도록 구성된, 전압 분할 회로를 구비하는 것을 특징으로 하는 장치.
  3. 서브레인지 ADC 시스템에 사용하기 위하여 아날로그/디지털 컨버터 (ADC) 단을 포함하는 장치에 있어서, 상기 ADC 단은,
    복수의 아날로그 입력 신호를 수신하고 증폭하여, 제 1, 제 2, 제 3, 및 제 4 증폭 아날로그 신호를 공급하도록 구성된 복수의 입력 증폭기로서, 상기 제 1 증폭 아날로그 신호는 제 1 증폭 전압을 가지며, 상기 제 2 증폭 아날로그 신호는 상기 제 1 증폭 아날로그 신호의 반전이고 제 2 증폭 전압을 가지며, 상기 제 3 증폭 아날로그 신호는 제 1 전압 오프셋 만큼 상기 제 1 증폭 전압과 다른 제 3 증폭 전압을 가지며, 상기 제 4 증폭 아날로그 신호는 제 2 전압 오프셋만큼 상기 제 2 증폭 전압과 다른 제 4 증폭 전압을 갖는, 복수의 입력 증폭기,
    상기 복수의 입력 증폭기에 결합되고, 상기 제 1 및 제 3 증폭 아날로그 신호를 수신하고 보간하며, 상기 제 2 및 제 4 증폭 아날로그 신호를 수신하고 보간하여, 복수의 아날로그 보간 신호를 공급하도록 구성된, 신호 보간 회로, 및
    상기 신호 보간 회로에 결합되고, 상기 복수의 아날로그 보간 신호를 수신하여 그 각각을 비교하고, 그에 따라 하나이상의 디지털 신호를 제공하도록 구성된 신호 비교 회로로서, 상기 하나이상의 디지털 신호의 각각은 표명 및 비표명 상태를 포함하는 신호 비교 회로
    를 구비하고,
    상기 신호 비교 회로는 하나이상의 전압 비교기를 구비하고, 그 각각은 상기 복수의 아날로그 보간 신호의 각각의 쌍을 비교하여 상기 하나이상의 디지털 신호중의 하나이상을 제공하는 것을 특징으로 하는 장치.
  4. 서브레인지 ADC 시스템에 사용하기 위하여 아날로그/디지털 컨버터 (ADC) 단을 포함하는 장치에 있어서, 상기 ADC 단은,
    복수의 아날로그 입력 신호를 수신하고 증폭하여, 제 1, 제 2, 제 3, 및 제 4 증폭 아날로그 신호를 공급하도록 구성된 복수의 입력 증폭기로서, 상기 제 1 증폭 아날로그 신호는 제 1 증폭 전압을 가지며, 상기 제 2 증폭 아날로그 신호는 상기 제 1 증폭 아날로그 신호의 반전이고 제 2 증폭 전압을 가지며, 상기 제 3 증폭 아날로그 신호는 제 1 전압 오프셋 만큼 상기 제 1 증폭 전압과 다른 제 3 증폭 전압을 가지며, 상기 제 4 증폭 아날로그 신호는 제 2 전압 오프셋만큼 상기 제 2 증폭 전압과 다른 제 4 증폭 전압을 갖는, 복수의 입력 증폭기,
    상기 복수의 입력 증폭기에 결합되고, 상기 제 1 및 제 3 증폭 아날로그 신호를 수신하고 보간하며, 상기 제 2 및 제 4 증폭 아날로그 신호를 수신하고 보간하여, 복수의 아날로그 보간 신호를 공급하도록 구성된, 신호 보간 회로, 및
    상기 신호 보간 회로에 결합되고, 상기 복수의 아날로그 보간 신호를 수신하여 그 각각을 비교하고, 그에 따라 하나이상의 디지털 신호를 제공하도록 구성된 신호 비교 회로로서, 상기 하나이상의 디지털 신호의 각각은 표명 및 비표명 상태를 포함하는 신호 비교 회로
    를 구비하고,
    상기 신호 비교 회로는,
    상기 복수의 아날로그 보간 신호의 각각의 쌍을 수신하고 비교하여 복수의 논리 신호를 제공하는 복수의 전압 비교기, 및
    상기 복수의 전압 비교기에 결합되고, 상기 복수의 논리 신호를 수신하고 논리적으로 프로세싱하여 상기 하나이상의 디지털 신호를 제공하는 논리 회로를 구비하는 것을 특징으로 하는 장치.
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