DE19742064C2 - Analog-Digital-Umsetzverfahren und Vorrichtung zu seiner Ausführung - Google Patents

Description

Die Erfindung betrifft ein Analog-Digital-Umsetzverfahren nach dem Oberbegriff des Anspruchs 1 und eine Vorrichtung zu seiner Ausfüh­ rung nach dem Oberbegriff des Anspruchs 12.

Einige bekannte Analog-Digital-Umsetzer sind so ausgelegt, daß sie zunächst den Eingangsspannungsbereich in grobe Schritte auflösen, welche unterschiedlichen Codes der höherstelligen digitalen Ausgangsbits entsprechen. Nachdem der angemessene Grobschritt ausgewählt worden ist, wird der Spannungsbereich entsprechend jenem Grobschritt in Feinschritte aufgelöst, die unterschiedlichen Codes der niedrigerstelligen digitalen Ausgangsbits entsprechen. Dieser Typ von Analog-Digital-Umsetzerarchi­ tektur ist als Unterbereichs-Analog-Digital-Umsetzer bekannt.

Bei mit Videorate arbeitenden Pipeline-Analog-Digital-Um­ setzern bearbeitet die erste Stufe den jüngsten Abtastwert, während die nächste Stufe das Unterbereichsergebnis, das aus dem vorherigen Abtastwert bestimmt wurde, bearbeitet usw. Jede Stufe hält ihr Zwischenergebnis zeitweilig in einem Abtast- und Halteverstärker. Diese Gleichzeitigkeit ermöglicht eine vollständige Umsetzung auf N bit pro einzelnem Taktzyklus, abweichend von Umsetzern mit sukzessiver Approximation, welche N Taktzyklen für eine N-bit-Umsetzung benötigen.

Fig. 13 illustriert einen bekannten Wurzel-2-Unter­ bereichs-Analog-Digital-Umsetzer in Pipelinekonfiguration, der ein di­ gitales Ausgangsbit pro Pipelinestufe erzeugt. Ein analoger Eingang Ain wird der ersten Pipelinestufe 101 präsentiert, welche das höchst­ stellige binäre Ausgangsdigital BN erzeugt. Während des nächsten Takt­ zyklus erzeugt die Stufe 113 für das zweithöchststellige Bit das nächsthöchststellige binäre Ausgangsdigit bN - 1. Nach N + 1 Taktzyklen wird das niedrigststellige Ausgangsbit b0 von der abschließenden Pipelinestufe erzeugt. Der verbleibende analoge Rest 115 repräsentiert den Quantisierungsfehler, der bei der Umsetzung unvermeidlich ist und jenseits der Auflösung, des Umsetzers liegt.

Auf dem Gebiet der Analog-Digital-Umsetzung ist die Erhöhung der Geschwindigkeit und der Genauigkeit der Umsetzung wünschenswert. Beispielsweise werden 5 MHz Abtastraten in einfachen CCD-Dokumentenscan­ nern benötigt, hochwertige Scanner und einfacherere Videoanwendungen be­ nötigen 10 MHz Abtastraten, und Standard-Rundfunkvideo-Camcorder benöti­ gen 20 MHz Abtastung. Darüberhinaus machen hochwertige Videoanwendungen mit Vorteil von Oversampling bei 25 MHz Gebrauch. Fahrzeugkollisionsver­ meidungsradarempfänger weisen Undersampling bei 25 MHz auf, und medizi­ nische Ultraschallscanner und professionelle Rundfunkstudio-Videoanlagen benötigen 40 MHz Abtastraten. Zusätzlich liegt bei digitalen Kommunika­ tionsanwendungen Undersampling im Bereich von 20 bis 25 MHz vor.

Gegenwärtig müssen Analog-Digital-Umsetzer bis zu 40 MHz Mega- Abtastwerte (MS/s) bei 12 bit pro Abtastwert erzeugen, während sie immer noch eine vernünftig niedrige Latenz haben müssen. Es gibt gegenwärtig verschiedene Techniken, diese Geschwindigkeiten zu erzielen. Beispielsweise sind parallelcodierte Simultanumsetzer, Mehrschrittumsetzer, Pipeline-Umsetzer und zeitlich verschränkte sukzessive Approximation einige dieser Techniken.

Simultane Analog-Digital-Codierung ist das schnellste Umsetzverfahren, weil es im wesentlichen in einem einzigen Schritt ausgeführt wird. Für einen mit N Bits codierten Ausgang wird die Eingangsspannung zu 2^N Komparatoren übertragen, von denen jeder den Eingang mit einer unterschiedlichen Referenzspannung vergleicht. Alle Komparatoren, deren Referenzspannung höher als die Eingangsspannung liegt, erzeugen einen logisch wahren Ausgang. Ein Prioritätscodierer erzeugt dann einen digitalen Ausgang entsprechend dem niedrigsten Komparator, dessen Ausgang aktiviert war. Die Verzögerungszeit vom Eingang vom Ausgang gleicht der Summe der Komparatoren plus Codierverzögerungen. Obwohl diese Latenz sich mit der Größe des codierten Ausgangs nicht deutlich erhöht, verdoppelt die schiere Größe der Schaltung sich mit jedem zusätzlichen gewünschten Ausgangsbit. Demgemäß macht die Abmessung von simultanen Analog-Digital-Umsetzern diesen Ansatz für viele moderne Anwendungsfälle prohibitiv teuer.

Mehrstufencodierung ist eine Variante der einfachen parallelen Simultancodierung. In der ersten Stufe werden die vier höchststelligen Bits durch einen Standard-4-bit-Simultanschaltkreis ähnlich dem oben diskutierten erzeugt. Ein 4-bit-Digital-Analog-Umsetzer setzt dann den Ausgang der ersten Stufe wieder in Analogform um. Die Spannungsdifferenz zwischen dem Eingang und dem Ausgang des Umsetzers wird dann in eine zweite Stufe eingegeben. Die zweite Stufe hat eine Referenzspannung, die das 2^-4-fache (1/16) der Referenzspannung ist, die in der ersten Stufe verwendet wird. Die zweiten höherstelligen vier Bits werden von der zweiten Stufe erzeugt, und ein weiterer 4-bit-Digital-Analog-Umsetzer setzt den Wert wieder zurück in ein analoges Signal um, das von der Differenz subtrahiert wird, die von dem Subtrahierkreis der vorhergehenden Stufe erhalten wird. Schließlich hat die letzte Stufe eine Referenzspannung, die das 2^-4-fache der vorhergehenden Stufe oder das 2^-8-fache (1/256) der ursprünglichen Referenzspannung beträgt. Diese Stufe erzeugt die vier niedrigststelligen Bits des Ergebnisses. Alle 12 Bits werden dann zwischengespeichert, und der Ausgang steht für Verwendung zur Verfügung.

Es gibt mehrere andere Typen von üblichen Analog-Digital-Umsetzern, welche Ladungsausgleich auf einem Kondensator verwenden, um die Analog- Digital-Umsetzung zu vereinfachen. Einige dieser Verfahren umfassen Spannungsfrequenzumsetzung, Einzelsteigungsintegration, Doppelstei­ gungsintegration, Delta-Sigma-Umsetzer und Umsetzer mit geschaltetem Kondensator.

Einige der oben erwähnten Analog-Digital-Umsetzer können als Pipeline aufgebaut werden. Ein typischer Analog-Digital-Umsetzer in Pipeline besteht aus J- Stufen mit K-bit, worin J.K = N. Beispielsweise erzeugen fünf Stufen (J = 5) jeweils 2 bit (K = 2), was zu einem 10-bit-Umsetzer führen würde.

Ein Analog-Digital-Umsetzer in Pipeline-Architektur ist wie in Fig. 13 und 14 gezeigt aufgebaut. Der in Fig. 13 gezeigte Umsetzer hat J Stufen mit einer Gesamtauflösung von N. Jede Stufe löst K Bits auf, von denen einige redundante Bits sein können, die bei der Korrektur von Fehlern verwendet werden, welche in vorhergehenden Stufen gemacht wurden. In dem in Fig. 13 und 14 dargestellten Beispiel beträgt K = 1. Die redundanten Bits werden durch einen Prozeß entfernt, der als digitale Fehlerkorrektur bezeichnet wird, und dieser Prozeß macht den Konverter toleranter gegenüber bestimmten Typen von Fehlern.

Jede Stufe des Umsetzers in Fig. 13 enthält einen Abtast- und Halteverstärker, bestehend aus Abtastschaltern und Haltekondensatoren, einen niedrigauflösenden Unterbereichs-Analog-Digital-Umsetzer, einen niedrigauflösenden Analog-Digital-Umsetzer und einen Subtrahierkreis. Jede Stufe umfaßt außerdem einen Operationsverstärker, der als negativ rückkoppelnde geschlossene Schleife konfiguriert ist. Im Betrieb tastet jede Stufe den Analogausgang der vorherigen Stufe ab und hält diesen Wert. Jede Stufe setzt dann den gehaltenen Analogwert in Digitalcode um. Der Digitalcode wird dann wieder zurück in Analogform umgesetzt. Schließlich wird der Digital-Analog-Ausgang von dem gehaltenen Eingang subtrahiert, wobei ein analoger Rest erzeugt wird, der verstärkt und zur nächsten Stufe übertragen wird.

In der Standardarchitektur, die auch als Reststilarchitektur bezeichnet wird, haben die Analog-Digital-Umsetzreferenzpegel eine feste Größe. Beispielsweise kann jede Stufe einen Bereich von 1 V haben. Wäh­ rend des binären Unterbereichsprozesses erfolgt eine Bestimmung, daß das Signal entweder im oberen Halbvoltbereich oder im unteren Halbvoltbe­ reich liegt. Dann erfolgt eine Subtraktion von einem halben Volt bezüg­ lich dieser Bestimmung oder auch nicht, und dann ist das Signal ein Rest, der nun auf den entsprechenden Halbvoltbereich bezogen ist. Da je­ doch jeder Bereich genau 1 V bemessen ist, muß das Signal, das auf den Halbvoltunterbereich bezogen ist, präzise mit dem Faktor von 2 verstärkt werden, um auf den festgelegten 1-V-Bereich bezogen zu sein. Da der Un­ terbereich genau die Hälfte eines Normalbereiches ist, ist ein exakter Verstärkungsfaktor von 2 erforderlich, um das Signal auf einen Pegel re­ lativ zu dem Normalbereich zurückzuführen. Der hier beschriebene Unter­ bereichsprozeß hat die Wirkung, eine präzise Verstärkung von 2 zu der Referenz und eine präzise Verstärkung von 2 zu dem Signal zu erzeugen, doch diese beiden Verstärkungen werden durch zwei unterschiedliche Me­ chanismen erreicht. Auf der Referenzseite wird der Unterbereich halber Größe zur vollen Größe, was einen präzisen Verstärkungsfaktor von 2 er­ gibt. Auf der Signalseite ist ein Operationsverstärker mit geschlossener Schleife mit einer genauen Schleifenverstärkung von 2 vorgesehen. Um ho­ he Genauigkeit zu erreichen, muß diese Referenzverstärkung von 2 und Si­ gnalverstärkung von 2 präzise aneinander angepaßt werden, und zwar in­ nerhalb der Auflösung des Analog-Digital-Umsetzers.

Der Operationsverstärker in dem Restverstärker jeder Stufe hat die geschlossene Schleife mit negativer Rückkopplung, um den benötigten genauen Verstärkungsfaktor zu erzielen. Die negative Rückkopplung hat die Tendenz, Geschwindigkeit für Genauigkeit zu opfern, da die Schaltung erst eingeschwungen ist, wenn die Signale sich mehrere Male durch den Verstärker und den Rückkopplungspfad ausgebreitet haben. Der Operations­ verstärker mit geschlossener Schleife bringt auch andere nachteilige Ne­ beneffekte mit sich, wie hohen Leistungs- und Platzbedarf.

Fig. 14 zeigt eine einzelne Stufe eines als Pipeline ausgeleg­ ten Analog-Digital-Umsetzers. Fig. 14 illustriert eine konventionelle Analog-Digital-Umsetzerstufe mit Wurzel-2-Unterbereich, welche ein digi­ tales Ausgangsbit erzeugt, das geeignet ist für die Verwendung in dem Unterbereichsumsetzer nach Fig. 13. Fig. 13 zeigt eine mehrstufige Pipe­ linearchitektur 101 unter Verwendung der einzelnen Stufe 100 aus Fig. 14. In Fig. 14 wird der analoge Eingang Vresi - 1 abgetastet und von dem Abtast- und Haltekreis 102 gehalten. Das Ergebnis wird dann in einen 1-bit-Digitalcode mittels eines Analog-Digital-Unterumsetzers 103 umge­ setzt. In der 1-bit-Stufe nach Fig. 14 ist der Digitaluntersetzer 103 ein einfacher Komparator, der den Spannungsbereich bei Vref/2 halbiert. In der ersten Stufe 104 des mehrstufigen Umsetzers 101 der Fig. 13 ist das digitale Ausgangsbit bN das höchststellige Bit des Ausgangs. Der Di­ gitalcode 105 wird dann mittels eines lokalen Digital-Analog-Umsetzers 106 verwendet, um das analoge Äquivalent 107 des 1-bit-Digitalcodes zu erzeugen. Ein Subtrahierkreis 108 substrahiert dann das analoge Äquiva­ lent des 1-bit-Digitalcodes von dem ursprünglichen Analogeingang 109, um einen Rest 110 zu erzeugen, bei dem es sich eigentlich um einen analogen Rest handelt. Ein Multiplizierkreis 112 multipliziert dann den resultie­ renden analogen Rest 110 mit 2, um den analogen Ausgang Vresi 111 zu er­ zeugen, der zur nächsten Stufe übertragen wird. Der resultierende Rest kann aus der folgenden Formel berechnet werden.

Vres_i = 2^K . (Vres_i-1 - Vdac_i) (1).

Jede Stufe kann identisch ausgelegt werden, nicht wie bei der mehrstufigen Simultancodierung, die weiter oben erörtert wurde, bei der jede folgende Stufe eine niedrigere Referenzspannung aufweist. In dem als Pipeline ausgelegten Analog-Digital-Umsetzer 101 hat, weil der Rest mit 2^K multipliziert wird, jede nachfolgende Stufe denselben Bereich von Eingangsspannungen, statt einen geometrisch in Richtung null abnehmenden Bereich.

Wenn der Digital-Analog-Umsetzer in jeder Stufe linear ist, wird der Ausgang des Digital-Analog-Umsetzers wie folgt repräsentiert.

Vdac_i = D_i . 2^-K . Vref (2)

In Gleichung (2) ist D_i die binäre Wiedergabe des digitalen K-bit-Codes, der in jeder Stufe bestimmt ist. D_i . 2^-K repräsentiert nur den Bruchteil von V_ref, der bereits codiert worden ist, und ist von dem analogen Rest Vres_i-1 abzuziehen. V_ref ist so eingestellt, daß die Ein­ gangsspannung Vres_i immer kleiner ist als V_ref. Der Rest wird mit 2^K multipliziert, bevor er zur nächsten Stufe übertragen wird.

Wenn K = 1 ist, hat der Digital-Analog-Umsetzer in jeder Stufe nur zwei mögliche Ausgangsspannungen. Diese Digital-Analog-Umsetzung wird immer linear sein, da es immer eine gerade Linie gibt, die zwischen zwei Punkten gezogen werden kann. In diesem Falle beträgt der ideale Verstärkungsfaktor jeder Umsetzerstufe 2. Durch Substituieren von K = 1 ergeben die Gleichungen (1) und (2) die folgende Restgleichung.

Vres_i = 2 . Vres_i-1 - D_i . Vref (3)

D_i = 1 falls Vres_i-1 < +Vref/2, und

D_i = 0 if Vres_i-1 < +Vref/2 (4)

Bei den bekannten Analog-Digital-Umsetzerstufen wird der Mul­ tiplizierkreis 112 typischerweise als ein Operationsverstärkerkreis mit negativer Rückkopplung realisiert. Der Operationsverstärker ist typi­ scherweise so ausgelegt, daß er einen sehr hohen Verstärkungsfaktor be­ sitzt. Oft gibt es, um einen sehr hohe Verstärkungsfaktor zu erreichen, mindestens zwei Verstärkungsstufen in dem Verstärker 112. Bei mehr als einer Verstärkungsstufe wird die Latenz zwischen Änderungen in dem Aus­ gang zu Änderungen in den Eingängen erhöht. Darüberhinaus erhöht der Kreis mit negativer Rückkopplung, der ausgeführt ist, um eine Verstär­ kung von genau 2 zu erzielen, die Einschwingzeit, da die Rückkopplungs­ schleife zusätzliche Latenzen einführt, wenn die Operationsverstärker­ eingänge sich als ein Ergebnis von Ausgangsänderungen selbst ändern. In der nicht idealen realen Welt ist es unmöglich, exakt die Transferfunk­ tion der Gleichung (3) zu realisieren. Ein realer Operationsverstärker hat keine unendliche Verstärkung und gelangt nicht augenblicklich auf seinen Arbeitspunkt, sondern hat stattdessen eine endliche Verstärkung und eine Einschwingzeit, die von null verschieden ist. Fehler infolge der endlichen Verstärkung und der von null verschiedenen Einschwingzeit in Stufe i werden durch ε_i repräsentiert. Vofs_i repräsentiert den Ge­ samtversatz in Stufe i infolge der Summe von Ladungsinjektionseffekten und Operationsverstärkerversatz. Wenn die drei Fehlerfaktoren α_i, ε_i und Vofs_i in die Ableitung eingeführt werden, ist die echte Transfer­ funktion die folgende.

Vres_i = [(2 + α_i) . Vres_i-1 - (1 + α_i)D_i . Vref](1 - ∈_i) + Vofs_i (5)

Verstärkungsfaktoränderungen im Verstärker 112 der Fig. 13 werden durch Kondensatorfehlanpassung und durch die endliche Verstärkung des Operationsverstärkers und Einschwingvorgänge hervorgerufen. Jeder der obigen Fehler, der den Verstärkungsfaktor beeinflußt, wird unter­ schiedliche Nichtlinearitätsprobleme mit dem Umsetzer hervorrufen. Wenn die Kaskade von N Umsetzern einen Verstärkungsfaktor von größer als 2^N hat und der Gesamtfehler größer als ein niedrigststelliges Bit ist, wird zumindest ein Ausgangscode des Analog-Digital-Umsetzers einem Bereich von Eingangsspannungen entsprechen, der größer ist als die minimal erforderlich Auflösung des Umsetzers. Wenn andererseits der Verstärkungsfaktor der Kaskade um zumindest ein niedrigststelliges Bit kleiner als 2^N ist, werden fehlende Ausgangscodes resultieren, da einige Ausgangscodes übersprungen werden, wenn der Eingang sich inkrementell ändert.

Wenn darüberhinaus der Restausgang einer Stufe zufällig aus irgendeinem Grunde über +V_ref oder unter null liegen sollte, werden die Ausgangsbits der verbleibenden nachfolgenden Stufen sich sämtlich auf +1 bzw. null verriegeln. Dies kann als eine Konsequenz irgendeiner der oben erwähnten Fehlerquellen erfolgen, etwa ein zu hoher Verstärkungsfaktor oder Vertikal- oder Horizontalverschiebung, wenn die Eingangsspannung gerade so liegt, daß sie den Ausgang der betreffenden Stufe außerhalb des akzeptablen Bereichs plaziert. Das Phänomen tritt auf, weil ein Aus­ gang über +V_ref oder unter null notwendigerweise die nächste Stufe mit einem Eingang versorgt, der außerhalb von deren vorgesehenem Bereich liegt. Jene Stufe wird die folgende Stufe mit einem Ausgang ansteuern, der zweimal so weit außerhalb des Bereichs liegt wie der Eingang. Im we­ sentlichen gilt, daß, sobald einmal der Ausgang einer Stufe aus dem Be­ reich heraus gelangt, dieser Überschuß für jede zusätzliche Stufe mit dem Verstärkungsfaktor multipliziert wird. Nach sehr wenigen Stufen geben alle verbleibenden Stufen Reste aus, die im wesentlichen entweder die positive oder die negative Versorgungsspannung sind, und alle ver­ bleibenden codierten Bits, die aus jener Stufe ausgegeben werden, errei­ chen die Leistungsversorgungsbegrenzung und sind bedeutungslos.

Die Fig. 15 illustriert graphisch die Auswahl des höchststel­ ligen digitalen Ausgangsbits in einem bekannten Umsetzer nach Fig. 13 und 14. Fig. 16 illustriert graphisch die Auswahl des niedrigstelli­ gen digitalen Ausgangsbits in einem solchen Umsetzer, und Fig. 17 illu­ striert graphisch die fehlerhafte Auswahl des niedrigststelligen digita­ len Ausgangsbits in diesem Umsetzer, wenn die Verstärkung des Restver­ stärkers von der vorhergehenden Stufe 3 beträgt, was um 50% höher liegt als die spezifizierte Verstärkung von 2.

Die Fig. 15 zeigt die Auswahl des höchststelligen digitalen Ausgangsbits in dem Umsetzer nach Fig. 13 und 14. Der gültige analoge Eingangsbereich für irgendeine gegebene Stufe erstreckt sich von 0 bis +Vref. Für analoge Resteingänge zwischen +Vref/2 und +Vref wird ein Bi­ närcode von 1 gewählt, während für Analogresteingänge zwischen 0 und +Vref/2 ein Binärcode von null gewählt wird. In Fig. 15 beträgt eine analoge Eingangsspannung I1 zu der Stufe des höchststelligen Bit etwa +11Vref/16, was in den b1 = 1 Entscheidungsbereich fällt. Der Rest von der ersten Stufe beträgt etwa 3Vref/16. Nach Multiplikation mit dem Wur­ zelfaktor von 2 beträgt der Resteingang 10 in die zweite Stufe etwa 3Vref/8.

Fig. 16 illustriert graphisch die Auswahl des niedrigststelli­ gen digitalen Ausgangsbits in dem Umsetzer nach Fig. 13 und 14, wenn die Verstärkung des Restverstärkers von der vorhergehenden Stufe genau 2 be­ trägt. Fig. 16 illustriert die Auswahl des niedrigststelligen Bits b0.

Da 3Vref/8 kleiner als Vref/2 ist, wird ein binäres Digit von null als b0 in der niedrigststelligen Stufe gewählt.

Fig. 17 illustriert graphisch die fehlerhafte Auswahl des niedrigststelligen digitalen Ausgangsbits in dem Umsetzer nach Fig. 13 und 14, wenn der Verstärkungsfaktor des Restverstärkers von der vorhergehenden Stufe 3 beträgt, was 50% höher liegt als die spezifizierte Wurzelverstärkung von 2. Wenn der Verstärkungsfaktor des Verstärkers 112 3 anstatt 2 beträgt, ist der analoge Resteingang 10 in die zweite Stufe fehlerhafterweise 9Vref/16 anstatt des korrekten Wertes von 3Vref/8. Da 9Vref/16 größer als Vref/12 ist, wird als Digit für b0 unkorrekterweise eine 1 gewählt.

Aus der WO 95/20270 ist ein Analog-Digital-Umsetzer in Pipeline- Architektur mit einer konventionellen Analog-Digital-Stufe und einem nachgeschalteten digitalen Korrekturschaltkreis bekannt. Am Ausgang der Analog- Digital-Stufe wird ein einem analogen Eingangssignal entsprechendes digitales Ausgangswort erzeugt und im Korrekturschaltkreis digital verarbeitet, um Verstärkungsfehler und Offsetfehler der Analog-Digital-Stufe möglichst zu korrigieren.

Aufgabe der Erfindung ist es, ein Verfahren für die Analog-Umsetzung nach dem Oberbegriff des Anspruchs 1 zu schaffen, das unempfindlich gegenüber Änderungen der Verstärkung ist, mit hoher Geschwindigkeit durchführbar ist, weniger komplizierte Schaltungen benötigt, nur wenig empfindlich gegenüber Komponentenwerten ist, und bei dem ferner niedrige Leistungsversorgungserfordernisse und geringer Leistungsumsatz vorliegen.

Diese Aufgabe wird entsprechend dem Oberbegriff des Anspruchs 1 gelöst.

Weitere Ausgestaltungen von Vorrichtungen, die die Ausführung des Verfahrens ermöglichen, sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

Die Erfindung führt zu einem neuartigen Typ von Analog-Digital-Umsetzer mit Differentialfaktorverstärkern, offener Schleife und analogen Schaltern, um eine Pipeline oder Kaskade zu realisieren, bei der die Unterbereichsaufteilung in mehreren Stufen erfolgt und jede Stufe den Eingang mit einer feineren Unterteilung als die vorhergehende Stufe auflöst.

Dieses Konzept eliminiert die einen Präzisionsverstärkungsfaktor verlangenden Operationsverstärker mit geschlossener Schleife und ersetzt sie durch einen Differentialverstärker mit einer offenen Schleife mit ungenauem Verstärkungsfaktor, der als "Feinbereichstransferverstärker" bezeichnet wird. Durch dessen Verwendung anstelle von Operationsverstärkern mit Präzisionsschleife mit negativen Rückkopplungsschaltungen ergibt sich eine Anzahl von Vorteilen.

Da die Referenzspannungen durch denselben Pfad verstärkt werden wie die Unterbereichssignale, ergibt sich Unempfindlichkeit ge­ genüber dem Verstärkungsfaktor. Da die hohe Präzision des Verstärkungs­ faktors nicht erforderlich ist, kann man Verstärker mit offener Schleife ohne Rückkopplung verwenden, was einen Betrieb mit höherer Geschwindig­ keit ermöglicht. Da die komplizierten Operationsverstärker-Rückkopplungsschaltungen durch sehr einfache Fein­ bereichstransferverstärker ersetzt sind, ergeben sich kleinere Chip­ größen und geringere Herstellungskosten. Da der präzise Verstärkungsfak­ tor nicht benötigt wird, ist die Schaltung weniger empfindlich gegenüber Komponentenwerten und damit weitgehend immun gegen Herstellungsprozeßva­ riationen. Da Verstärker mit offener Schleife verwendet werden, benötigt man keine Hochleistungsversorgungsquellen oder sogar mehrere Versor­ gungsquellen, wie sie oft bei bekannten Analog-Digital-Umsetzern benö­ tigt werden. Zusätzlich ist der Leistungsverbrauch der Schaltung gemäß der Erfindung gegenüber jenem bei Operationsverstärkern mit geschlosse­ ner Rückkopplungsschleife herabgesetzt.

Gemäß einer bevorzugten Ausführungsform der Vorrichtung umfaßt jede Stufe des Umsetzers zwei Feinbereichstransferverstärker, Abtastschalter und Haltekondensatoren, einen niedrig auflösenden Unterbereichs-Analog-Digital-Umsetzer und einen Widerstandsleiter. Die Abtastschalter verhalten sich wie Digital-Analog-Umsetzer. Im Betrieb verstärkt jede Stufe das analoge Unterbereichssignal, das aus der vorhergehenden Stufe abgetastet und gehalten wurde. Jede Stufe setzt dann den gehaltenen Analogwert in einen Digitalcode um. Der Digitalcode wird verwendet, um die Transferschalter zu betätigen, um das angemessene Unterbereichsresultat für die nächste Stufe auszuwählen. Gemäß dieser bevorzugten Ausführungsform sind die Transferschalter Analogschalter, die die Funktion sowohl des Abtastens als auch des Unterbereichstransfers ausführen, wobei das Ergebnis auf den Haltekondensatoren am Eingang des Feinbereichstransferverstärkers der nächsten Stufe gehalten wird.

Im Gegensatz zu der bekannten Technik, bei der der Referenz­ verstärkungsfaktor von 2 und Signalverstärkungsfaktor von 2 genau inner­ halb der Auflösung des Analog-Digital-Umsetzers aneinander angepaßt wer­ den müssen, besteht bei der vorliegenden Erfindung kein Erfordernis prä­ ziser Verstärkungsfaktoren, da die Referenz nicht festliegend ist, son­ dern tatsächlich durch denselben Verstärkungspfad verstärkt wird, den das Signal selbst durchläuft. Deshalb sind der Referenzverstärkungsfak­ tor und der Signalverstärkungsfaktor einander gleich, selbst dann, wenn keiner von ihnen präzise bei 2 läge. Die Zwischenstufenverstärker sind einfache Offenschleifen-Differenzverstärker mit einer ziemlich ungenau­ en absoluten Verstärkung. Da Referenz und Signal beide mit diesem unge­ nauem Verstärkungsfaktor beaufschlagt werden, werden sie um die gleiche Größe verstärkt.

Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.

Fig. 1 zeigt graphisch die Auswahl des höchststelligen digita­ len Ausgangsbits in einem zweistufigen Wurzel-2-Unterbereichungs- Analog-Digital-Umsetzer.

Fig. 2 zeigt graphisch in entsprechender Weise die Auswahl des niedrigststelligen digitalen Ausgangsbits.

Fig. 3 ist analog zu Fig. 17 und zeigt, daß das niedrigstelli­ ge digitale Ausgangsbit korrekt gewählt wird, obwohl die gleichen ungün­ stigen Verhältnisse wie in Fig. 17 zugrundegelegt werden.

Fig. 4 zeigt einen unverriegelten analogen Eingangsvorverar­ beitungsblock, der als Eingang die analoge Eingangsspannung erhält und der als Ausgänge erzeugt: das gepufferte, nicht invertierte Unterberei­ chungssignal, das gepufferte, invertierte Referenzpegelsignal mit Ver­ schiebung, das gepufferte, nicht invertierte Referenzpegelunterbereichs­ signal mit Verschiebung und das gepufferte, invertierte Unterbereichssi­ gnal, das in die höchststellige Unterbereichsumsetzersetzer einzugeben ist.

Fig. 5 zeigt die vier Ausgänge des Blocks nach Fig. 4 in Ab­ hängigkeit von einer linear zunehmenden analogen Eingangsspannung.

Fig. 6 zeigt einen unverriegelten zweistufigen Wurzel-2-Unter­ bereichs-Analog-Digital-Umsetzer gemäß einer Ausführungsform.

Fig. 7 zeigt eine Stufe eines getakteten Wurzel-2-Unterbereichs-Analog- Digital-Umsetzers gemäß einem Aspekt.

Fig. 8 zeigt eine Stufe eines abgewandelten getakteten Wurzel-2- Unterbereichs-Analog-Digital-Umsetzers.

Fig. 9 zeigt einen 5-bit-Wurzel-2-Unterbereichs-Analog- Digital-Umsetzer in Pipelinekonfiguration gemäß einer anderen Ausführungsform, die für den Aufbau unter Verwendung entweder der Stufe nach Fig. 7 oder nach Fig. 8 geeignet ist.

Fig. 10 zeigt ein Zeitlagediagramm zur Erläuterung der verschiedenen digitalen Schaltsteuersignale und Takte entsprechend den drei separaten 2-bit- Analog-Digital-Umsetzungen unter Verwendung eines Umsetzers mit Stufen, wie sie in Fig. 8 dargestellt sind.

Fig. 11 zeigt eine abgewandelte Stufe eines ungetakteten Wurzel-2- Unterbereichs-Analog-Digital-Umsetzers.

Fig. 12 zeigt einen 6-bit-Analog-Digital-Umsetzer in Pipelinekonfiguration in einer anderen Ausführungsform, die für den Aufbau unter Verwendung von Stufen gemäß Fig. 11 geeignet ist.

Die Fig. 13 bis 17 wurden oben bereits erörtert.

Fig. 1, 2 bzw. 3 sind analog den Fig. 15, 16 bzw. 17.

Fig. 1 zeigt die Auswahl des höchststelligen Digitalausgangsbits in einem zweistufigen Wurzel-2-Unterbereichs-Analog-Digital-Umsetzer. Das in Fig. 1 dargestellte Beispiel ist dasselbe wie das nach Fig. 15. Das Verhältnis des Spannungsbereichs innerhalb des ausgewählten Entscheidungsbereichs oberhalb des Eingangs I1 zu dem Spannungsbereich innerhalb des ausgewählten Entscheidungsbereichs unter dem Eingang I1 beträgt A/B oder (Vref - I1)/(I1 - Vref/2).

Fig. 2 illustriert die Auswahl des niedrigststelligen digitalen Ausgangsbits in dem Umsetzer, wenn die Verstärkung des Unterbereichsignalsverstärkers von der vorhergehenden Stufe genau 2 ist. Die Entscheidungskriterien, die hier gezeigt sind, sind exakt dieselben wie in Fig. 16 dargestellt. Das Verhältnis des gültigen Spannungsbereichs über 10 zu dem gültigen Spannungsbereich unter 10 ist gleich A/B.

Fig. 3 illustriert, wie das niedrigststellige digitale Aus­ gangsbit korrekt gewählt wird, obwohl der Verstärkungsfaktor des Unter­ bereichssignalverstärkers von der vorhergehenden Stufe 3 ist, also 50% größer als die spezifizierte Verstärkung von 2. Es wird nämlich nicht nur das Unterbereichssignal mit dem Verstärkungsfaktor multipliziert, sondern auch die Referenzspannungen werden mit demselben Verstärkungsfaktor multipliziert. Deshalb wird der ausgewählte Unterbereich von der vorhergehenden Stufe mit dem Verstärkungsfaktor so multipliziert, daß der gültige Eingangsbereich für die zweite Stufe 3 × Vref/2 ist. Das Verhältnis des gültigen Eingangsbereichs oberhalb des Unterbereichssignalwertes zu dem gültigen Eingangsbereich unterhalb des Unterbereichssignalwertes (A/B) wird aufrechterhalten. Die Entscheidungsbereiche werden ebenfalls entsprechend dem Verstärkungsfaktor der vorhergehenden Stufe eingestellt. Demgemäß wird b0 = 1 gewählt, wenn das analoge Unterbereichssignal zwischen 3Vref/4 und 3Vref/2 liegt, während b0 = 0 gewählt wird, wenn das analoge Unterbereichssignal zwischen 0 und 3Vref/4 liegt.

In der nachfolgenden Beschreibung wird nicht der übliche Dachstrich verwendet, um eine Inversion anzuzeigen, sondern ein vorangestellter Schrägstrich.

Fig. 4 zeigt einen ungetakteten analogen Eingangsvorverarbeitungsblock 400. Der Block erhält die analoge Eingangsspannung als Eingang und erzeugt als Ausgänge: den gepufferten, nicht invertierten Unterbereichssignaleingang, den gepufferten, invertierten Referenzunterbereichssignaleingang mit Pegelverschiebung, den gepufferten, nicht invertierten Referenzunterbereichssignaleingang mit Pegelverschiebung und den gepufferten, invertierten Unterbereichssignaleingang, einzugeben in die höchststellige Unterbereichsumsetzerstufe. Der analoge Eingang Ain 414 wird in ein komplementäres Paar von Analogsignalen mittels eines Differentialpuffers 401 aufgespalten. Der Differentialpuffer 401 erzeugt komplementäre analoge Ausgänge 402 und 403. Die analogen Ausgänge sind "komplementär", weil ihre analogen Summen eine Konstante sind. Demgemäß ist die Summe der Spannungen von den beiden Ausgängen 402 und 403 des Differentialpuffers 401 konstant.

Die Signale VinR und /VinR werden durch Stromquellen 408 und 409 erzeugt, die Strom durch die Widerstände 410 bzw. 411 ziehen und da­ durch Spannungsabfälle erzeugen, die auf Vin bzw. /Vin bezogen sind. Da die Widerstände 410 und 411 im wesentlichen gleich sind, und die Strom­ quellen 408 und 409 im wesentlichen gleich sind, werden auch die Span­ nungsabfälle gleich sein, derart, daß VinR gegenüber Vin um die gleiche Größe versetzt sein wird, wie /VinR gegenüber /Vin versetzt ist. Alle vier Signale Vin, /Vin, VinR, /VinR ändern sich über der Zeit, wenn der analoge Signaleingang Ain den Wandler sich über der Zeit ändert. Die Er­ zeugung von VinR durch den Vorverarbeitungsblock 400 hat die Wirkung, daß dem Analogsignal ein Referenzversatzwert zugefügt wird. Diese Zufü­ gen ergibt sich als ein konstanter Versatz gegenüber Vin und hängt nicht von einem spezifischen Wert von Vin ab. In gleicher Weise ist /VinR im­ mer gegenüber /Vin um dieselbe konstante Größe versetzt, unabhängig von dem Augenblickswert von /Vin. Fig. 5 zeigt etwas schematisiert die Be­ ziehungen zwischen diesen vier Signalen, die durch den Block 400 der Fig. 4 erzeugt werden.

Die Differentialpufferausgänge 402 und 403 werden mittels Bi­ polartransistoren 404 bzw. 405 pegelverschoben, um komplementäre Ausgän­ ge Vin und /Vin zu erzeugen. Die Spannungen an den komplemtären Ausgän­ gen Vin 406 und /Vin 407 sind typischerweise ein Spannungsabfall einer vorwärts vorgespannten Diode unterhalb der Spannungen an den Differenti­ alpufferausgängen 402 und 403. Die Stromquellen 408 und 409 ziehen glei­ che Ströme durch die Widerstände 410 und 411. Wenn die Widerstände 410 und 411 jeweils Widerstände gleich R haben und die Stromquellen 408 und 409 jeweils den Wert i haben, dann sind der gepufferte, nicht invertier­ te Unterbereichssignaleingang (Vin 406) und der gepufferte, nicht inver­ tierte Referenzunterbereichssignaleingang mit Pegelverschiebung (VinR 412) durch die Gleichung verknüpft: Vin = VinR + IR, und Entsprechendes gilt für die Beziehung zwischen den invertierten Größen. Darüberhinaus sind Vin 406 und /Vin 407 komplementär und summieren sich vorzugsweise zu der Referenzspannung Vref + IR, während VinR 412 und /Vin 413 komple­ mentär sind und sich vorzugsweise zu Vref - IR summieren.

Fig. 5 zeigt die vier Ausgänge des ungetakteten Analogein­ gangsvorverarbeitungsblocks 400, wie in Fig. 4 dar­ gestellt, in Abhängigkeit von einer linear zunehmenden analogen Ein­ gangsspannung Ain auf Leitung 414.

Fig. 6 zeigt einen ungetakteten zweistufigen Wurzel-2-Unterbe­ reichs-Analog-Digital-Umsetzer gemäß einer Ausführungsform. Für die Um­ setzung, die eine kleine Anzahl von Ausgangsbits erzeugt, ist die Ver­ stärkung der analogen Unterbereichssignale nicht erforderlich. Deshalb sind Analog-Unterbereichssignalverstärker nicht wesentlich für die Brauchbarkeit des Umsetzers. Diese Konfiguration ist in Fig. 6 gezeigt.

Hinter der ersten Stufe werden die Ausgänge der Schalterbank 601 zu einem Paar von Widerstandsketten geführt, die aus den Widerstän­ den 602, 603, 604 und 605 bestehen. Die Analogsignale, die den Enden dieser Widerstandsketten zugeführt werden, erscheinen in einer interpo­ lierten Weise an den Knotenpunkten 606 und 607. In dieser Ausführungs­ form wird davon ausgegangen, daß die Widerstände 602, 603, 604 und 605 gleich sind, so daß der Komparator 608 abgeglichene Eingänge aufweist, wenn die Analogeingänge die Skalenmitte des ausgewählten Unterbereichs von der vorhergehenden Stufe repräsentieren. Der Ausgang H0 des Kompara­ tor 608 ist das niedrigststellige Bit des Umsetzers 600.

Die Einfügung von Unterbereichssignalverstärkern (wie in Fig. 7 dargestellt) dient dazu, die Signalamplitude relativ zu Rauschen und zu Fehlern, die von der Existenz nicht idealer Komponenten herrühren, zu erhöhen und so das Signal-Rausch-Verhältnis und die Fehlerabweisung in einem realen Analog-Digital-Umsetzer zu verbessern, wie er etwa in Fig. 9 dargestellt ist. Unterbereichssignalverstärker sind nicht wesentlich für die Brauchbarkeit des Umsetzers, sind jedoch wichtig für das Erzielen des besten möglichen Verhaltens in einem realen hochauflösenden Analog-Digital-Umsetzer.

Fig. 7 zeigt eine Analog-Digital-Umsetzerstufe eines getakte­ ten Wurzel-2-Unterbereichsumsetzers. In Fig. 7 empfängt der Differenti­ alverstärker 701 Vin und /VinR, welche er differentiell verstärkt, wäh­ rend der Differentialverstärker 72 VinR und /Vin empfängt und differen­ tiell verstärkt. Der präzise Wert des Verstärkungsfaktors des Verstär­ kers 701 bzw. Verstärkers 702 ist nicht kritisch, doch sollten der Ver­ stärker 701 und der Verstärker 702 im wesentlichen gleiche Verstärkung haben. Herstellungsprozeßveränderungen und Betriebstemperaturveränderun­ gen rufen typischerweise kleinere Änderungen der Verstärkungsfaktoren der Verstärker 701 und 702 hervor. Obwohl deshalb die Verstärkungsfakto­ ren der Verstärker 701 und 702 so ausgelegt sind, daß sie genau gleich der Wurzel der Umsetzung sind, werden sich in der Praxis die Verstär­ kungsfaktoren wahrscheinlich geringfügig gegenüber ihren Auslegungswer­ ten verändern.

Im Gegensatz zu dem Bekannten sind geringfügige Veränderungen in den Verstärkungsfaktoren der Differentialverstärker 701 und 702 tole­ rierbar, ohne die Funktion des Umsetzers nachteilig zu beeinflussen. Ähnlich wie bei den bekannten Umsetzern ist es gemäß der Erfindung erforderlich, daß die Differentialverstärker 701 und 702 in einer gegebenen Stufe gleiche Verstärkungsfaktoren haben. Es ist jedoch nicht erforderlich, daß sie Verstärkungsfaktoren exakt gleich der Wurzel der Stufenumsetzung haben. Da in der Praxis die Differentialverstärker 701 und 702 in ähnlicher oder identischer Weise innerhalb eines integrierten Schaltkreises ausgelegt werden, wird irgendein Prozessor oder eine Temperaturveränderung, die den Verstärkungsfaktor eines der Verstärkers beeinflußt, auch den Verstärkungsfaktor des anderen Verstärkers in identischer Weise beeinflussen. Deshalb ist die Genaugikeit der Umsetzungen selbst dann garantiert, wenn Verstärkungsfaktoränderungen der Verstärker 701 und 702 auftreten.

Da der Verstärker 701 ein Differentialverstärker ist, werden, wenn die Eingänge Vin 703 bzw. /VinR 704 gleich sind, die Ausgänge 705 und 706 vorzugsweise gleich sein. In der Praxis jedoch kann der Verstär­ ker 701 einen Eingangs-/Ausgangs-Versatz haben, der die Genauigkeit oder Auflösung des Umsetzers als Ganzes beeinflussen kann. Wenn beispielswei­ se die Eingänge auf 703 und 704 gegeneinander kurzgeschlossen werden, kann die Spannung am Ausgang 705 um eine Versatzspannung Vofs von der Spannung am Ausgang 706 abweichen. Die von null verschiedenen Versatzspannungen können in allen in dem Umsetzer verwendeten Verstär­ kern existieren.

Die Ausgänge der Verstärker 701 und 702 werden einem Paar von Widerstandsketten zugeführt, die aus Widerständen 707, 709 und 708, 710 bestehen. Die Analogsignale, die den Enden dieser Widerstandsketten zu­ geführt werden, erscheinen in interpolierter Weise an den Knotenpunkten 711, 712. Wenn beispielsweise die Widerstände 707 und 709 gleichen Wi­ derstandswert haben, wird die Spannung am Knotenpunkt 711 genau in der Mitte zwischen den Spannungen an den Endpunkten 705 bzw. 713 liegen. Die Knotenpunkte 711 und 712 werden als Eingänge zu dem Komparator 714 ge­ führt. In dieser Ausführungsform werden die Widerstände 707, 708, 709 und 710 als gleich angenommen, derart, daß der Komparator 714 abgegli­ chene Eingänge aufweist, wenn die analogen Eingänge bei der Mitte des Skalenvollbereichs liegen. Der Komparator 714 erkennt die Schwelle und legt eine logische 1 an den Ausgang für Analogsignale oberhalb der Ska­ lenmitte und eine logische 0 an den Ausgang H für Analogsignale unter der Skalenmitte. In der in Fig. 7 dargestellten Ausführungsform führt der Ausgang L des Komparator 714 das logische Komplement des Ausgangs H.

Der Komparatorausgang H liefert ein positives Logikauswahlsteuersignal an die Schalter 715, 716, 717 und 718 der Schalterbank 719. Die Schalter in der Schalterbank 719 bilden im wesent­ lichen vier 2 : 1-Analog-Multiplexer. In Fig. 7 sind die Schalter in der Schalterbank 719 als komplementäre Transmissionsgatter mit einem positi­ ven Logik- und einem negativen Steuereingang dargestellt. In CMOS-Aus­ führung bestehen die Transmissionsgatter 715 bis 718 und 720 bis 723 aus einem p-Kanal- und einem n-Kanal-Transistor, deren Source und Drain mit den analogen Eingängen und Ausgängen der Schalter verbunden sind. Die negativen Logiksteuersignale steuern die p-Kanal-Transistoren an, wäh­ rend die positiven Logiksteuersignale die n-Kanal-Transistoren ansteu­ ern. Ein CMOS-Transmissionsgatter bildet einen sehr guten analogen Schalter. Es besteht jedoch kein Erfordernis, daß die Schalter komplementäre Transmissionsgatter sind. Wie beispielsweise in Fig. 6 dargestellt, sind die Schalter in der Schalterbank 601 einfache Durch­ laßtransistoren vom n-Typ mit einem positiven Logiksteuereingang, jedoch ohne negativen Logiksteuereingang. Komplementäre Zweitransistor-Trans­ missionsgatter sind typischerweise robustere Schalter, die in der Lage sind, Spannungen über den gesamten Bereich der analogen Spannungen zu übertragen. Im Gegensatz dazu können Einzeltransistor-Durchlaßtransis­ toren nur Spannungen innerhalb eines kleineren Bereichs schalten. Beispielsweise können Durchlaßtransistoren vom n-Typ nicht akkurat hohe Spannungen nahe der positiven Versorgungsspannung übertragen, die verwendet werden, um logische Einsen zu codieren, welche ihre Gates ansteuern.

Wenn in Fig. 7 der Komparatorausgang H eine logische 1 ist, werden die Schalter 715 bis 718, die von H gesteuert werden, geschlos­ sen und lassen deshalb die oberen analogen Unterbereichssignale 705, 706 und interpolierten Knotenspannungen 711, 712 als Eingänge zu den Abtast- und Halteverstärkern 724 bzw. 725 durch. Wenn der Komparatorausgang H eine logische 0 ist, wird der Komparatorausgang L eine logische 1. In diesem Falle werden dann die Schalter 720 bis 723, die von L gesteuert werden, geschlossen und lassen deshalb die unteren analogen Unterbe­ reichssignale 711, 712 und 713, 726 als Eingänge zu den Abtast- und Hal­ tepuffern 724, 725 durch. Abtast- und Haltepuffer 724 und 725 bilden ein Mittel für die Erleichterung der Pipeline-Bildung.

Fig. 8 zeigt eine getaktete Analog-Digital-Wandlerstufe 800 mit Wurzel-2-Unterbereich entsprechend einer anderen Ausführungsform. In Fig. 8 wirken vier Haltekondensatoren 801, 802, 803 und 804 mit den Schaltern in der Schalterbank 805 zusammen, um die Abtast- und Halte­ funktion für die gegebene Stufe zu realisieren. Diese Haltekondensatoren 801 bis 804 wirken als analoge Spannungsspeicherelemente ähnlich den Ab­ tast- und Haltepuffern 724 und 725 in Fig. 7. Die Haltekondensatoren 801 und 804 ermöglichen, analoge Signale an den Ausgängen 806 bis 809 der Stufe zeitweilig zu halten, während die nachfolgende Stufe die Verarbei­ tung der Analogsignale ausführt. Die von den Schaltern in der Schalter­ bank 805 und den Haltekondensatoren 801 bis 804 ausgeführten Abtast- und Haltefunktionen sind wesentlich für die pipelineartige Erstreckung des Analog-Digital-Umsetzers auf mehrere Stufen. Durch Speichern von Zwi­ schenergebnissen auf Haltekondensatoren kann jede Stufe ihre Signale un­ abhängig in einer Pipelineweise verarbeiten. Die Schalter in der Schal­ terbank 805 der Fig. 8 müssen einem doppelten Zweck dienen, um die Pipe­ linebildung zu unterstützen. Erstens wirkt die Schalterbank 805 als ein analoger Multiplexer für die Unterbereichauswahl. Zweitens implementiert die Schalterbank 805 den Abtastabschnitt der Abtast- und Haltefunktion, während die Haltekondensatoren 801 bis 804 die Haltefunktion realisieren.

Damit sich die Stufe 800 des in Fig. 8 dargestellten Unterbereichs- Analog-Digital-Umsetzers in einem als Pipeline aufgebauten Umsetzer richtig verhält, muß das Öffnen und Schließen der Schalter in der Schalterbank 805 in richtiger Weise zeitlich vorgenommen werden. Deshalb muß ein Takteingang 810 in die Stufe 800 eingeführt werden. In dem in Fig. 8 dargestellten Beispiel erzeugt ein Asynchronkomparator 811 komplementäre digitale Ausgänge H und L, die dann durch den Zeitlage-Controller 812 zwischengespeichert werden, bevor sie von der Stufe 800 als Digitalausgang der Stufe ausgegeben werden. Der Zeitlage-Controller erzeugt auch die Signale Ln und Hn sowie Lp und Hp, die verwendet werden, um die positiven Logiksteuereingänge bzw. negativen Logiksteuereingänge der Schalter in der Schalterbank 805 zu steuern. Im Falle, daß keine negativen Logiksteuereingänge für die Schalter in der Schalterbank 805 existieren, können die Signale Hp und Lp aus der Schaltung entfernt werden.

Die Fig. 8 zeigt den Zeitlage-Controller 812 als einen separaten Logikmodul neben dem Komparator 811. Diese Konfiguration dient jedoch nur der Erläuterung, nicht der Beschränkung. Bei einer anderen Ausführungsform sind Komparator 811 und Zeitlage-Controller 812 in einen strobo-abgetasteten Komparator (nicht dargestellt) kombiniert, der logischerweise dieselben Eingänge und Ausgänge aufweist wie der Komparator 811 und der Zeitlage-Controller 812. In einem als Pipeline aufgebauten Konverter bearbeitet jede Stufe eine getrennte Umsetzung. Sobald einmal die 1-bit-Umsetzung einer gegebenen Stufe ausgeführt worden ist und das resultierende Unterbereichssignal zu den Haltekondensatoren für die nächste Stufe übertragen worden ist, müssen alle Schalter in der Schalterbank 805 geöffnet werden, um zu verhindern, daß jüngere Umsetzungen die älteren Umsetzungen überschreiben, die bereits in der Pipeline sind. Die Schalter in der Schalterbank 805 funktionieren gemeinsam mit den Kondensatoren 801 bis 804 als ein Abtast- und Haltekreis.

Fig. 9 zeigt einen fünfstufigen Unterbereichs-Analog-Digital Umsetzer 900 vom Wurzel-2-Pipeline-Typ. Diese Architektur eliminiert die in bekannten Stufen vorhandenen Operationsverstärker mit geschlossener Schleife. Der Analog-Digital-Umsetzer hat ebenfalls J Stufen mit einer Gesamt-Analag-Digital-Umsetzauflösung N. Jede Stufe löst K Bits auf, von denen einige redundante Bits sein können, die bei der Korrektur von in vorhergehenden Stufen aufgetretenenen Fehlern verwendet werden. Die re­ dundanten Bits werden durch einen Prozeß entfernt, der als Digitalfeh­ lerkorrektur in einer bekannten Pipeline-Architektur bezeichnet wird. Es versteht sich von vornherein, daß die Erfindung auf Unterbereichs-Ana­ log-Digital-Umsetzer ausgedehnt werden kann, die irgendeine Anzahl von Stufen besitzen und digitale Ausgänge irgendeiner Anzahl von binären Di­ gits liefern. Generell umfaßt der Umsetzer 900 einen Vorverarbeitungs­ block 901, der die vier Signale Vin, /Vin, VinR und /VinR erzeugt, wobei /Vin das analoge Komplement von Vin und /VinR das analoge Komplement von VinR ist. Diese Ausführungsform des Vorverarbeitungsblocks 901 ist sehr ähnlich der der Fig. 4 mit der Ausnahme, daß die in Fig. 9 dargestellte Vorverarbeitungsfunktion einen getakteten Analog-Abtast- und Haltepuffer 902 umfaßt, der den Ausgang des Differentialpuffers 401 zwischenspei­ chert, um so einen getakteten Pipeline-Betrieb des Umsetzers 900 zu er­ möglichen. Die Plazierung des Abtast- und Haltepuffers 902 in Fig. 9 dient nur der Illustration. Der Abtast- und Haltepuffer 902 und der Dif­ ferentialpuffer 401 könnten gegeneinander vertauscht werden, ohne die Funktion des Umsetzers 900 zu beinflussen, obwohl möglicherweise der Mi­ nimumtaktzyklus des Umsetzers 900 beeinflußt würde, wenn der kritische Umsetzerpfad sich innerhalb des Vorverarbeitungsblocks befindet.

Der Differentialpuffer 401 empfängt das einendige analoge Ein­ gangssignal Ain und erzeugt zwei komplementäre Signale, die dann von ei­ nem Differential-Abtast- und Halteverstärkerschaltkreis 902 abgetastet werden, der die komplementären analogen Eingangssignale bereitstellt, die von den Analog-Digital-Umsetzerstufen benötigt werden.

Die Pipeline-Schaltung 900 umfaßt vier Pipelinestufen 903, 904, 905 und 906, bei denen es sich jeweils um eine der in Fig. 8 darge­ stellten Stufen 800 handelt. Die abschließende Stufe 907 ist eine Reali­ sierung des Unterkreises 813 der Fig. 8. Da die letzte Stufe 907 keiner­ lei Unterbereichssignal zu irgendeiner niedrigerstelligen Stufe über­ trägt, braucht die Endstufe 907 nicht die Schaltermatrix 805 oder die Haltekondensatoren 801 bis 804, wie in Fig. 8 dargestellt, zu enthalten.

In der bevorzugten Konfiguration wird jede stromabliegende Stufe von einer alternierenden Phase des Taktes angesteuert. Demgemäß werden die Vorverarbeitungs-Abtast- und Haltestufe 902 und die zweite Stufe 904 sowie vierte Stufe 906 von der positiven Polarität des Taktes CLK angesteuert, während die erste, dritte und fünfte Stufe 903, 905 bzw. 907 von dem invertierten Takt /CLK angesteuert werden. Die Verar­ beitung eines gegebenen Analog-Digital-Umsetzzyklus wird verzögert, wäh­ rend das Signal sich durch die Pipeline ausbreitet. Demgemäß erzeugt die erste Stufe 903 ihren Digitalausgang 908 einen halben Taktzyklus, bevor der digitale Ausgang 909 der zweiten Pipelinestufe 904 ausgegeben wird. Die digitalen Ausgänge 910, 911 und 912 der dritten Stufe 905, vierten Stufe 906 und fünften Stufe 907 werden jeweils mit einem halben Taktzy­ klus Verzögerung gegenüber der vorhergehenden Stufe erzeugt. Demgemäß wird der Digitalausgang 912 der letzten Stufe 907 um zwei vollständige Taktzyklen später als der Digitalausgang 908 der ersten Stufe 903 er­ zeugt. Damit alle digitalen Ausgangsbits für eine gegebene Umsetzung während der Taktperiode erzeugt werden, puffert eine Serie von vier Latchschaltungen 913 das höchststellige digitale Ausgangsbits, eine Se­ rie von drei Latchschaltungen 914 puffert das nächststellige digitale Ausgangsbit, eine Serie von zwei Latchschaltungen 915 puffert das dritt­ niedrigststellige Bit b2 und eine einzelne Latchschaltung 916 puffert das zweitniedrigststellige Bit b1. Das niedrigststellige digitale Aus­ gangsbit b0 ist nicht gepuffert.

Fig. 10 ist ein Zeitlagediagramm zur Illustration der ver­ schiedenen digitalen Schaltsteuersignale und Takte entsprechend drei se­ paraten 2-bit-Analog-Digital-Umsetzern unter Verwendung eines Umsetzers mit Stufen, wie in sie in Fig. 8 dargestellt sind, und unter Erzeugung eines analogen Unterbereichssignals von der Stufe des niedrigststelligen Bits für weitere Umsetzung durch niedrigerstellige Stufen, die hier nicht weiter erläutert werden. Der in Fig. 10 simulierte 2-bit-Pipeline- Umsetzer umfaßt eine erste Stufe, die durch die positive Polarität des Taktes CLK getastet wird, und eine zweite Stufe, die durch die negative Polarität des Taktes /CLK getaktet wird.

Das Signal "Analog-Eingang-HSB-Stufe" (höchststelliges Bit) illustriert die Gültigkeitszeit für den Analogeingang zu der Stufe des höchststelligen Bits bei dem Umsetzer. Während der tiefliegenden Phase von CLK sind alle Schaltsteuersignale Hn1, Hp1, Ln1 und Lp1 der Stufe des höchststelligen Bits auf Pegel gesetzt, welche die Schalter aus­ schalten. Während der niedrigliegenden Phase von CLK schwingt der Kompa­ rator auf seine Bitentscheidung ein. Wenn der Takt CLK hochgeht, werden die entsprechenden Schalter für diese Stufe geschlossen.

Die niedrigstellige Bitstufe des Umsetzers wird von /CLK ge­ taktet. Während der hochliegenden Phase von /CLK werden die Schaltsteu­ ersignale Hn0, Hp0, Ln0 und Ln0 der Stufe für das höchststellige Bit auf Pegel gesetzt, welche die Schalter ausschalten. Während der tiefliegen­ den Phase von /CLK schwingt der Komparator auf seine Bitentscheidung ein. Wenn der Takt /CLK hochgeht, werden die entsprechenden Schalter für die niedrigststellige Bitstufe geschlossen.

In dem in Fig. 10 dargestellten Beispiel ist der Analogeingang 1001 zur ersten Stufe auf einem Pegel, der schließlich eine Umsetzung von 10 ergeben wird. Demgemäß erfaßt die MSB-Stufe eine 1. Bei der An­ stiegsflanke 1002 des CLK erkennt die HSB-Stufe eine 1, und demgemäß wird das Signal Hn1 aktiviert, während das Signal Hp1 deaktiviert ist. Ln1 bleibt deaktiviert, während Lp1 aktiviert bleibt, um so die Schal­ ter, die von jenen Signalen gesteuert werden, offen zu lassen.

Während die von Hn1 und Hp1 gesteuerten Schalter während der hochliegenden Phase von CLK geschlossen werden, wird der obere Unterbe­ reich zu den Haltekondensatoren übertragen, welche die NSB-Stufe spei­ sen. Bei der Abfallflanke von CLK 1003 werden alle Schaltersteuersignale für die HSB-Stufe wieder auf Pegel gesetzt, die alle Schalter in der HSB-Stufe öffnen.

Während der hochliegenden Phase von CLK zwischen seiner An­ stiegsflanke 1002 und Abfallflanke 1003 sind alle Steuersignale Hn0, Hp0, Ln0 und Lp0 für die NSB-Stufe so konfiguriert, daß sie die Schalter der NSB-Stufe auslassen, während das Unterbereichssignal von der HSB- Stufe zu den Haltekondensatoren übertragen wird. Die Anstiegsflanke 1004 des invertierten Taktes /CLK kann mit der Abfallflanke 1003 des nicht invertierten Taktes CLK zusammenfallen oder kann um eine hinreichende Nichtüberlappungsperiode verzögert sein. In jedem Falle wird bei der An­ stiegsflanke 1004 des invertierten Taktes das Schaltsteuersignal Ln0 ak­ tiviert und das geschaltete Steuersignal Lp0 wird deaktiviert, da der Komparator der NSB-Stufe feststellt, daß das Unterbereichssignals, das zu ihm übertragen wurde, in den unteren Unterbereich fällt.

Bei der Abfallflanke 1005 des invertierten Taktes werden die Schaltsteuersignale für die NSB-Stufe auf Pegel zurückgebracht, die alle Schalter in der NSB-Stufe öffnen.

In der Zwischenzeit wurde ein zweiter HSB-Stufen-Analogeingang 1007 für eine separate Umsetzung zu den Eingängen der HSB-Stufe geführt. Dieser Analogeingang ist bei einem Spannungspegel, der schließlich zu einer Umsetzung von 01 führen wird. Koinzident mit der Abfallflanke 1005 des invertierten Taktes CLK oder nach einer kurzen Nichtüberlappungspe­ riode triggert die Anstiegsflanke 1006 des nicht invertierten Taktes CLK die Aktivierung von Ln1 und die Deaktivierung von Lp1, was eine Erfas­ sung von 0 für die HSB-Stufe anzeigt und den Transfer des resultierenden Unterbereichssignals zu den Haltekondensatoren ermöglicht, welche die NSB-Stufe speisen.

Koinzident mit oder nach einer kurzen Nichtüberlappungsperiode seit der Abfallflanke 1008 des nicht invertierten Taktes CLK triggert die Anstiegsflanke 1009 des invertierten Taktes /CLK die Aktivierung des NSB-Schaltsteuersignals Hn0 und die Deaktivierung des NSB-Schaltsteuer­ signals Hp0, was die Erkennung einer 0 durch die NSB-Stufe anzeigt.

Bei der Abfallflanke 1010 des invertierten Taktes /CLK schließen die NSB-Steuersignale Hn0 und Hp0 die Schalter in der NSB-Stu­ fe. Dann triggert die Anstiegsflanke 1011 des Taktsignals CLK das Schließen der Schalter entsprechend den Steuersignalen Hn1 und Hp1 in Reaktion auf die dritte separate Analog-Digital-Umsetzung 1012, die schließlich zu einer Umsetzung von 1 in dem höchststelligen Bit führt.

Wie oben unter Bezugnahme auf Fig. 7 diskutiert, ist es auch möglich, die Schalter in der Schalterbank 719 ausschließlich als einen Unterbereich-Wählmultiplexer zu verwenden, gefolgt von einer unabhängigen Abtast- und Haltefunktion 724 und 725. In jener Konfiguration ist die Zeitlage der Steuersignale H und L viel einfacher, und der Ausgang des Komparators 714 braucht nicht getaktet zu werden, da die Abtast- und Haltepuffer 724 und 725 die Zeitlage zwischen den Stufen steuern. Abhängig von der Konstruktion der Abtast- und Haltepuffer 724 und 725 und der benötigten Analog-Abtastfrequenz des Umsetzers insgesamt ist es möglich, daß jede Pipelinestufe den Ausgang um einen vollen Taktzyklus verzögert, oder durch einen halben Taktzyklus, wie in der in Fig. 8 dargestellten und in Verbindung mit der Zeitlage in Fig. 10 beschriebenen Stufe.

Fig. 11 illustriert eine Analog-Digital-Umsetzerstufe vom ungetakteten Wurzel-4-Unterbereichstyp entsprechend einer weiteren Ausführungsform der Erfindung. Gemäß dieser wird der Analog-Digital-Umsetzer auf zwei oder mehr Bits pro Stufe ausgedehnt. Fig. 11 illustriert eine Umsetzerstufe, die zwei Bits des digitalen Ausgangs pro Stufe auflöst. Fig. 11 enthält einen simultanen Analog-Digital- Unterumsetzer 1105, der decodierte digitale Ausgangsbits k, l, m und n liefert. Die digitalen Ausgangsbits k, l, m und n werden decodiert, weil nur eines von ihnen zu irgendeiner gegebenen Zeit aktiviert werden kann. Deshalb werden von den Ausgangssignalen k, l, m und n nur vier mögliche Zustände angenommen. Die decodierten digitalen Ausgangssignale k, l, m und n liefern die Un­ terbereichswählsignale, die das Umschalten zu der Schalterbank 1101 steuern. Wie dargestellt, ist die 2-bit-Stufe 1100 asynchron. Dies ist jedoch nur illustrativ. Die Mehrbitstufe kann mehr als zwei Bits pro Stufe umfassen. Darüberhinaus kann die Mehrbitstufe 1100 synchron sein unter Verwendung von entweder Abtast- und Haltepuffern, wie in Fig. 7 dargestellt, oder eines Zeitlage-Controllers, der die Signale k, l, m und n puffert, wie in Fig. 8 und 10 illustriert.

Fig. 12 zeigt einen 6-bit-Analog-Digital-Umsetzer vom Wurzel-4- Unterbereichs-Pipelinetyp in einer weiteren Ausführungsform, geeignet für den Aufbau unter Verwendung von Stufen gemäß Fig. 11. Fig. 12 zeigt einen 6-bit- Unterbereichs-Analog-Digital-Umsetzer 1200, der unter Verwendung von 2-bit- Stufen aufgebaut ist, wie sie in Fig. 11 dargestellt wurden. Der Umsetzer 1200 umfaßt einen Vorverarbeitungsblock 1201 mit einem Abtast- und Haltepuffer 1202. Der Unmsetzer 1200 in Fig. 12 umfaßt 2-bit-Stufen 1203 und 1204, die Realisationen der Schaltung 1100 aus Fig. 11 sind. Da die letzte Stufe 1205 keine Analog-Unterbereichssignale zu irgendwelchen nachfolgenden Stufen zu übertragen braucht, umfaßt die Endstufe 1205 nur die Ausgangsbiterfassungsschaltung 1104 aus Fig. 11, jedoch nicht die Schaltermatrix 1101. Die vier decodierten Signale 1206 aus der höchststelligen Stufe 1203 repräsentieren die k, l, m bzw. n Bits von der betreffenden Stufe. In ähnlicher Weise repräsentieren die decodierten Signale 1207 die digitalen Ausgänge von Stufe 1204, während die decodierten Signale 1208 den digitalen Ausgang von der niedrigstel­ ligen Stufe 1205 repräsentieren. Der Festwertspeicher 1209 akzeptiert die decodierten Ausgangssignale 1206, 1207 und 1208 als Eingang und er­ zeugt codierte Ausgänge D5, D4, D3, D2, D1 bzw. D0 als Ausgang. Das ROM 1209 kann als drei separate Vier-Eingabe-ROMs realisiert werden oder al­ ternativ als eine Vierundsechzig-Eingabe-ROM. Der ROM 1209 könnte auch als eine Kombinationslogik realisiert sein.

Es braucht zwar der exakte Wert der einzelnen Unterbereichssi­ gnaleverstärkungen nicht kritisch zu sein, doch müssen die verstärkten Unterbereichssignalwerte innerhalb der Leistungsversorgungsbeschränkun­ gen bleiben. Deshalb darf bei einem N-Bit-Wurzel-2-Umsetzer die Gesamtverstärkung der N Stufen nicht zu hoch sein, derart, daß irgendein Zwischenbereichssignal jenseits des Betriebsbereichs der Schaltkreise wäre. In der Praxis hat diese positive Verstärkungsfaktorfehlerdecke­ lung, die durch die Leistungsversorgungen erzwungen wird, keinerlei Probleme für Umsetzer mit bis zu 12 vollständig codierten digitalen Ausgangsbits dargestellt.

Ferner brauchen die Verstärkungsfaktoren der Feinbereichs­ transferverstärker nicht notwendigerweise eine ganze Zahl oder gleich einer Leistung von 2 sein. Die Verstärkungsfaktoren können bei irgendei­ nem Wert gewählt werden, derart, daß die gewünschten Geschwindigkeits- und Rauschpegel innerhalb des Umsetzers erreicht werden. Ferner ist es nicht erforderlich, daß irgendeine der einzelnen Stufen eine Anzahl von Bits auflöst, die gleich einer Potenz von 2 wäre. Irgendeine ganze Zahl von Bits kann aufgelöst werden, mit der Maßgabe, daß von Potenzen von 2 abweichende Zahlen zu etwas komplizierteren digitalen Prozeßschritten und ROM-Codierungen führen.

Claims (23)

1. Verfahren zum Analog-Digital-Umsetzen eines Anfangssignals (A_in) nach dem Unterbereichsprinzip, bei dem die Umsetzung in Stufen vom höchststelligen Bit bis zum niedrigststelligen Bit erfolgt und der Rest aus jeder Stufe in der nächsten Stufe umgesetzt wird, gekennzeichnet durch die Schritte:

• - Verstärken des analogen Eingangssignals und Erzeugen von von ihm abgeleiteten Signalen, nämlich eines ersten Signals (V_in) mit einer ersten verstärkten Spannung, eines zweiten, zum ersten inversen Signals (/V_in) mit einer zweiten verstärkten Spannung, eines dritten Signals (V_inR) mit dritter verstärkter Spannung, das gegenüber dem ersten Signal um einen ersten Spannungsversatz unterschiedlich ist, und eines vierten Signals (/V_inR) mit vierter verstärkter Spannung, das gegenüber dem zweiten Signal um einen zweiten Versatz unterschiedlich ist,
• - Interpolieren des ersten und dritten verstärkten Analogsignals und Interpolieren des zweiten und vierten verstärkten Analogsignals und Erzeugen einer Mehrzahl von analogen Interpolationssignalen in Übereinstimmung damit, und
• - Vergleichen einzelner analoger Interpolationssignale aus der Mehrzahl und Erzeugen, in Übereinstimmung damit, eines oder mehrerer digitialer Signale, bei denen jedes aktivierte und deaktivierte Zustände umfaßt.

2. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt der Differentialverstärkung des ersten und vierten analogen Eingangssignals und den Schritt der Differentialverstärkung des zweiten und dritten analogen Eingangssignals.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Schritt der Erzeugung der analogen Interpolationssignale die Spannungsteilung der betreffenden verstärkten Analogsignale umfaßt.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Vergleichsschritt umfaßt:

• - Vergleichen von Paaren einzelner analoger Interpolationssignale und Erzeugen, in Übereinstimmung damit, einer Mehrzahl von Logik­ signalen, und
• - logische Verarbeitung der Mehrzahl von Logiksignalen und Er­ zeugen, in Übereinstimmung damit, des einen oder der mehreren digitalen Signale.

5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch den Schritt des Auswählens, in Übereinstimmung mit dem einen oder den mehreren digitalen Signalen, unter den ersten, zweiten, dritten und vierten verstärkten Analogsignalen und der Mehrzahl von analogen Inter­ polationssignalen und Erzeugen, in Übereinstimmung damit, von ersten, zweiten, dritten und vierten analogen Ausgangssignalen, die ein Paar der Mehrzahl von analogen Interpolationssignalen einschließen.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die analogen Ausgangssignale zwischengespeichert werden.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die analogen Ausgangssignale auf Kondensatoren zwischengespeichert werden.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekenn­ zeichnet, daß das erste und das zweite analoge Eingangssignal empfangen werden, der erste und der zweite Spannungsversatz erzeugt werden und in Übereinstimmung damit das dritte und das vierte analoge Eingangssignal erzeugt werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Anfangssignal (A_in) in ein analoges Differentialsignal umgesetzt wird, das das erste und das zweite Eingangssignal ergibt.

10. Verfahren nach einem der Ansprüche 1 bis 9, gekennzeichnet durch Zwischenspeicherung des einen oder der mehreren digitalen Signale.

11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch ge­ kennzeichnet, daß die digitalen Signale zum Adressieren einer Speicher­ schaltung verwendet werden, aus der eine Mehrzahl von Digitaldaten aus­ lesbar ist.

12. Vorrichtung zum Durchführen des Verfahrens nach einem der Ansprüche 1 bis 11 mit einer Mehrzahl von Umsetzerstufen, welche Stufen gekennzeichnet sind durch eine Mehrzahl von Eingangsverstärkern (701, 702) für die ersten bis vierten analogen Eingangssignale, durch eine an die Eingangsverstärker angekoppelte Signalinterpolationsschaltung (707-710) für Interpolation zwischen dem ersten (V_in) und dritten (V_inR) analogen Eingangssignal sowie zwischen den zweiten (/V_in) und vierten (/V_inR) analogen Eingangssignal, und durch einen an die Interpolations­ schaltung angekoppelten Signalvergleichsschaltkreis (714) zum Erzeugen des mindestens einen digitalen Ausgangssignals (H, L).

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Mehrzahl von Eingangsverstärkern einen ersten Differentialverstärker (701) für das erste und vierte analoge Eingangssignal und einen zweiten Differentialverstärker (702) für das zweite und dritte analoge Eingangs­ signal umfaßt.

14. Vorrichtung nach Anspruch 12 oder 13, dadurch gekennzeich­ net, daß die Interpolationsschaltung eine mit dem ersten und dritten anaalogen Eingangssignal beaufschlagte Spannungsteileranordnung (707, 709) und eine mit dem zweiten und vierten analogen Eingangssignal beauf­ schlagte Spannungsteileranordnung (708, 710) umfaßt.

15. Vorrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß der Signalvergleichsschaltkreis mindestens einen Spannungskomparator (714) umfaßt.

16. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Signalvergleichsschaltkreis eine Mehrzahl von Spannungskomparatoren für Empfang und paarweisen Vergleich einzelner analoger Interpolations­ signale und Erzeugen einer Mehrzahl dementsprechender Logiksignale (k, l, m, n) und eine an die Mehrzahl von Komparatoren angekoppelte Logik­ schaltung umfaßt, die die Logiksignale zu dem oder den Digitalsignal(en) verarbeitet.

17. Vorrichtung nach Anspruch 12 zur Durchführung des Verfah­ rens nach Anspruch 5, gekennzeichnet durch eine an die Interpolations­ schaltung (707-710) angekoppelte Wählschaltung (719, 805).

18. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Wählschaltung eine Mehrzahl von Schaltern (715-718, 720-723) umfaßt, von denen jeder mindestens ein digitales Steuersignal (H, L) empfängt und dementsprechend die analogen Ausgangssignale durchschaltet.

19. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Wählschaltung für das Durchschalten der analogen Ausgangssignale auf Halteschaltkreise (801-804) ausgebildet ist.

20. Vorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Halteschaltkreise je einen Kondensator umfassen.

21. Vorrichtung nach einem der Ansprüche 12 bis 20, gekennzeichnet durch einen an die Mehrzahl von Eingangsverstärker angekoppelten Vorverarbeitungsblock (402-411), an den die ersten und zweiten analogen Eingangssignale angelegt sind und der den ersten und zweiten Spannungsversatz für die Erzeugung des dritten und vierten analogen Eingangssignals generiert.

22. Vorrichtung nach Anspruch 21, gekennzeichnet durch einen an den Vorverarbeitungsblock angekoppelten Umsetzer (401) für das Ableiten eines das erste und zweite analoge Eingangssignal bildenden differentiellen analogen Signals (auf 402, 403) aus dem Anfangssignal.

23. Vorrichtung nach einem der Ansprüche 12 bis 22, gekennzeichnet durch eine Mehrzahl von Latch-Schaltungen (913-916), die an die Stufen höherstelliger Bits angekoppelt sind, um die zeitliche Differenz gegenüber den niedrigerstelligen Bits der erzeugten Digitialsignale auszugleichen.