DE2922550A1 - Verfahren und geraet zur umsetzung von analog- in digitaldaten und umgekehrt - Google Patents

Description

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Executive Offices, Bendix Center, 22. Mai 1979

Southfield, Mich.48076, USA. Akte M-4955

Verfahren und Gerät zur Umsetzung von Analog- in Digitaldaten und umgekehrt

Die Erfindung betrifft ein Verfahren und ein Gerät zur Umsetzung von Daten zwischen dem Analog- und Digitalformat, insbesondere Analog-Digital- sowie Digital-Analogumsetzer, welche stabile jedoch nicht Präzisionsbauteile zur Durchführung der Umsetzung und der damit verbundenen Arbeitsweise verwenden.

Es sind viele Analog-Digital- und Digital-Analogumsetzer zur Umwandlung von Signalen aus dem Analog- in das Digitalformat und umgekehrt vorhanden. Im allgemeinen wird bei einer Umsetzung von Digitaldaten in entsprechende Analogdaten jedes Bit des Digitalsignals in einen normalisierten oder stellenwertentsprechenden Gegenwert in Abhängigkeit von der Bitstelle umgesetzt und zu allen anderen proportional normalisierten Analogsignalen addiert, um ein analoges Gesamtsignal zu erzeugen, welches dem Digitalsignal entspricht. Ein normales Verfahren der Umsetzung eines Analogsignals in digitale Form besteht darin, das Analogsignal nacheinander mit Untertei-

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lungen eines Bezugssignals zu vergleichen, wobei jede Unterteilung ein Bit darstellt, das mit anderen Unterteilungen über eine zweite Potenz in Beziehung steht.

Gleich, ob die Umsetzung analog-digital oder digital-analog ist, die Umsetzer brauchen im allgemeinen Bauteile von verhältnismäßig hoher Präzision, um eine entsprechende Genauigkeit und Auflösung zu gewährleisten. Wenn die Bauteildaten nicht innerhalb enger Toleranzen ihrer Nennwerte gehalten werden, spiegelt sich die Kumulativwirkung der zu großen Toleranzen in den umgesetzten SignalMwieder, die nicht genau dem ursprünglichen Signal entsprechen. Übermäßige Bauteiltoleranzen können vor allem bewirken, daß ein Analogsignal in ein Digitalsignal umgesetzt wird, das in einem oder mehreren der Bits niedrigerer Ordnung inkorrekt ist und ebenso kann ein Digitalsignal in ein Analogsignal umgesetzt werden, dessen Größe einem ähnlichen, jedoch verschiedenen Digitalsignal entspricht. Kurz, die Genauigkeit des Umsetzers ist eine direkte Funktion der Genauigkeit der Bauteile oder, anders ausgedrückt, die Anzahl der Bits, die von einem Umsetzer verarbeitet werden kann, wird durch die Genauigkeit der Bauteile des Umsetzers begrenzt.

Die gegenwärtige Entwicklung der elektronischen Technik geht in Richtung Mikroelektronik, wo die LSI-Technik (integrierte Technik) es ermöglicht, daß eine gesamte Schaltung in monolithischer Form auf einem einzelnen Plättchen untergebracht werden kann. Wenn eine Schaltung in genügend hohen Stückzahlen produziert werden soll, bietet die integrierte Technik erhebliche Einsparungen in Abmessungen und Kosten. Eine anerkannte Einschränkung der integrierten Technik ist jedoch die Unmöglichkeit, eine genaue Toleranzkontrolle

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der Schaltbauteile durchzuführen. (Siehe J.D. Meindl, "Microelectronic Circuit Elements" (Schaltbauteile der Mikroelektronik), Science American, September 19 77, S.70-76.) Es gibt Verfahren zur Verbesserung der Genauigkeit der Bauteildaten, z.B. den Laserschnitt, jedoch auch diese Verfahren haben ihre Einschränkungen und erfordern zusätzliche Herstellungskosten für die Plättchen, die so hoch sein können, daß sie den Kosten-Wirkungsgrad der Monolithschaltungen aufheben.

Der gegenwärtige Stand der Technik gestattet es, Digital-Analogsowie Analog-Digitalumsetzer auf einem integrierten Schaltungsplättchen mit einer oberen Genauigkeitsgrenze von 2 bis 2 maximal herzustellen, d.h. zehn bis zwölf Bits. Die allgemeine Genauigkeit der integrierten Schaltbauteile läßt im allgemeinen keine Konstruktion von Umsetzern mit einer Auflösung über diesen Bit-Pegel

hinaus zu. Es gibt jedoch viele Anwendungen für Umsetzer mit bis zu sechzehn Bits.

Die Aufgabe der Erfindung besteht darin, den Wirkungsgrad der integrierten Technik mit einer Umsetzerkonstruktion und einem damit verbundenen Arbeitsverfahren zu nutzen, wobei ungenaue Bauteildaten ohne entsprechende Verringerung der Umsetzergenauigkeit mit eingeplant sind.

betrifft
Die Erfindung ' ein Verfahren und ein Gerät zur Umsetzung von Analog-Digitaldaten oder Digital-Analogdaten, die einen hohen Grad an Umsetzergenauigkeit bietet, ohne Umsetzer-Präzisionsbauteile zu erfordern.

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Die Erfindung erwägt einen Umsetzer und ein damit verbundenes Arbeits- oder Betriebsverfahren, welches die Umsetzung in zwei Hauptgängen durchführt. Im Falle der Analog-Digitalumsetzung besteht der erste Gang in der Umwandlung des Analogsignals in eine einzigartige Digitaldarstellung in einem allgemeinen Digitalformat; das verallgemeinerte Digitalformat braucht nicht notwendigerweise auf einem Codierplan zu beruhen, bei welchem jede digitale Bitstelle eine Potenz von zwei darstellt. Auf der zweiten Stufe oder im zweiten Arbeitsgang wird die einzigartige Digitaldarstellung im verallgemeinerten Digitalformat in eine Gegenwertdarstellung im Binärformat umgesetzt, d.h. daß jetzt jede Bitstelle eine Potenz von zwei darstellt. Im umgekehrten Verfahren der Digital-Analogumsetzung wird das normale binäre Digitalsignal zuerst in ein Gegenwertsignal im allgemeinen Digitalformat verwandelt. Der zweite Arbeitsgang ist dann die Umsetzung des allgemeinen digitalisierten Signals in seinen analogen Gegenwert.

Die Erfindung ist allgemein auf Umsetzer anwendbar, welche Bauteile mit einem gegebenen Verhältnis zueinander verwenden, gleich ob es 2:1, 1:1 oder ein anderes Verhältnis ist. Beispielsweise ein Digital-Analogumsetzer mit Stellwertwiderständen besitzt N Widerstände für die Umsetzung eines Digitalsignals von N-Bits in ein Analogsignal, in welchem jeder der N Widerstände einen Widerstandswert mit einem Verhältnis von 2:1 zum Widerstand in der unmittelbar vorangehenden Stufe hat. Andere herkömmliche Ausführungsformen von Umsetzern erreichen im wesentlichen die gleiche Gewichtung oder Stellwertgebung eines jeden Digitalbits in Abhängigkeit von seiner Bitstellung durch Verwendung von Bauteilen mit einem vorgegebenen Verhältnis zu einander.

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Die Erfindung kann bei einem Umsetzer verwendet werden, dessen Bauteile gegenüber den herkömmlichen Bauteiltoleranzen für Umsetzer ungenau sind. Insbesondere besitzt jeder Bauteil eine Toleranzgrenze, doch diese ist größer als die normal zugelassenen Toleranzgrenzen für die bestimmte Umsetzerauslegung und die Anzahl der von ihm zu verarbeitenden Digitalbits. Die Verwendung von ungenauen Umsetzerbauteilen wird durch den Einsatz zusätzlicher Bits zur Korrektur von Fehlern ausgeglichen. Ein auf diese Weise abgeänderter Umsetzer leistet Digital-Analog- und Analog-Digitalpräzisionsumsetzungen, jedoch nicht notwendigerweise in Übereinstimmung mit herkömmlichen binären Digitalcodes. Anders ausgedrückt: Für jedes digitale Eingangssignal erzeugt der modifizierte Digital-Analogumsetzer ein Analogsignal von einer einzigen Größe, und für jedes Analogsignal einer bestimmten Größe erzeugt der Analog-Digitalumsetzer ein einzigartiges Digitalsignal, jedoch nicht notwendigerweise im gewöhnlichen Binär- oder Zweierpotenzformat codiert. Der nichtbinäre Digitalcode wurde vorstehend als allgemeiner Digitalcode gekennzeichnet.

Erfindungsgemäß wird daher ein zweiter oder sekundärer Umsetzungsgang in Betracht gezogen, in welchem der verallgemeinerte Digitalcode in einen Binär-Digitalcode oder umgekehrt übersetzt wird. Der jedem einzelnen Umsetzer zugeordnete allgemeine Digitalcode gilt einzig und allein für diesen Umsetzer wegen der Ungenauigkeit seiner Bauteildaten. Somit wird jeder Umsetzer durchgemessen, um zu ermitteln, welches Ausgangssignal sich für jeden Pegel eines Eingangssignals ergibt. Eine Tabelle oder eine andere Art von Kreuzverweis wird erzeugt, um eine Umsetzung zwischen dem einzig dem Umsetzer zugeordneten allgemeinen Digitalcode und dem herkömmli-

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chen binären Digitalcode durchzuführen. Die Umsetzung zwischen dem allgemeinen Digitalcode und dem binären Digitalcode kann über ein erschöpfendes Meßverfahren geschehen, das bei allen neu hergestellten integrierten Plättchen (LSI chips) durchgeführt wird. Andererseits kann auch eine statistische Probenentnahme von Meßsignalen verwendet werden.

Bei einem bevorzugten Ausführungsbeispiel der Erfindung wird die Umsetzung zwischen den Codearten als Sichttabelle in einem programmierbaren Festwertspeicher (PROM) oder einem ähnlichen Speicher durchgeführt. Der allgemeine Digitalcode des Analog-Digital-Umsetzers dient als Adresse für den entsprechenden Binär-Digitalcode. Die Übersetzung zwischen den Codearten wird dadurch erreicht, daß der allgemeine Digitalcode auf die Adressenleitungen des programmierbaren Festwertspeichers (PROM) gegeben wird und, daß der an dieser Adresse gespeicherte entsprechende binäre Digitalcode abgerufen wird. Umgekehrt wird bei einem Digital-Analogumsetzer das binäre Digitaleingangssignal als Adresse für das entsprechende Wort im allgemeinen Digitalcode verwendet.

Obwohl in der vorstehenden Beschreibung ein binärer Digitalcode als gewünschter oder herkömmlicher Digitalcode gilt, ist die Erfindung auf jeden gewünschten Digitalcode angwendbar. Die Bits des gewünschten Digitalcodes können jede Gruppe gewünschter Beziehungen zwischen den Bits aufweisen, beispielsweise auch den binär codierten Dezimalcode oder den Gray-codierten Binärcode.

Die Stellenwertzuordnung der n+m Bits des Sondercodes kann nach dem Muster des normalen n-Bitcodes ausgelegt werden. Beispielswei-

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se können η-Bits des n+m Bitcodes den gleichen Nennstellstellenwert haben wie die Bits des n-Bitcodes. Die m Bits des n+m Bitcodes können den gleichen Nennstellenwert haben wie einige Bits niedriger Ordnung des n-Bitcodes. Andererseits brauchen die n+m Bits des Sondercodes nicht nach dem Muster der Bits des normalen n-Bitcodes auftreten oder diese wiederholen. Die einzige Begrenzung des Sondercodes ist, daß jeder Analogwert in der durch den normalen n-Bitcode repräsentierten Reihe auch genau durch den Sondercode (n+m)-Bit dargestellt werden kann. Beispielsweise der (n+m)-Bitcode kann zwischen benachbarten Bitstellenwerten kleinere Verhältnisse aufweisen anstelle einer direkten Kopie von η Bits nach dem normalen n-Bitcode und m Bits als Wiederholung von einem oder mehreren gewählten Bits des n-Bitcodes. Auch andere Änderungen sind innerhalb dieses allgemeinen Rahmens der Erfindung zulässig.

Auf diese Weise kann die Erfindung eine große Anzahl von Digital-Analog- und Analog-Digitalumsetzerkonstruktionen an die integrierte Technik anpassen und eine hohe Umwandlungsgenauigkeit erzielen, ohne durch die eingebauten ungenauen Parameterwerte der integrierten Schaltungsbauteile begrenzt zu werden.

Die Erfindung ist nachstehend näher erläutert. Alle in der Beschreibung enthaltenen Merkmale und Maßnahmen können von erfindungswesentlicher Bedeutung sein. Die Zeichnungen zeigen: Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Analog-

Digitalumsetzers und seiner Arbeitsweise. Fig. 2 ein Blockschaltbild eines erfindungsgemäßen Digital-

Analogumsetzers und seiner Arbeitsweise. Fig. 3 einen Stromlaufplan eines allgemeinen parallel—arbei-

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tenden Digital-Analogumsetzers.

Fig. 4 einen Stromlaufplan eines allgemeinen erfindungsgemäßen parallel-arbeitenden Digital-Analogumsetzers.

Fig. 5 einen weiteren Stromlaufplan eines allgemeinen erfindungsgemäßen parallel-arbeitenden Digital-Analogumsetzers.

Fig. 6 einen Stromlaufplan eines erfindungsgemäßen parallelarbeitenden Digital-Analogumsetzers mit gewichteten oder Stellenwertwiderständen.

Fig. 7 einen Stromlaufplan eines erfindungsgemäßen parallelarbeitenden Digital-Analogumsetzers mit Widerstandskette .

Fig. 8 ein Blockschaltbild eines allgemeinen seriell-arbeitenden Digital-Analogumsetzers.

Fig. 9 ein Blockschaltbild eines allgemeinen erfindungsgemäßen seriell-arbeitenden Digital-Analogumsetzers.

Fig. 10 einen Stromlaufplan eines erfindungsgemäßen allgemeinen Analog-Digitalumsetzers mit Parallelrückführung.

Fig. 11 einen Stromlaufplan eines erfindungsgemäßen Servo- oder Regel-Analog-Digitalumsetzers.

Fig. 12 einen Stromlaufplan eines erfindungsgemäßen Analog-Digitalumsetzers für Ketten-Näherungsverfahren.

Fig. 13 ein Blockschaltbild eines allgemeinen seriell-arbeitenden Analog-Digitalumsetzers.

Fig. 14 ein Blockschaltbild eines erfindungsgemäßen allgemeinen seriell-arbeitenden Analog-Digitalumsetzers.

Fig. 15 ein Blockschaltbild eines erfindungsgemäßen Analog-Digitalumsetzers in Kaskadenschaltung.

Fig. 16,17 Blockschaltbilder des ersten und zweiten Typs von

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Einzelbitumsetzungsstufen, welche die benummerten Analog-Digitalumsetzungsstufen der Fig. 15 bilden.

Fig. 18 ein Taktkurvendiagramm mit Darstellung der Beziehung der verschiedenen Taktsignale, welche in den Umsetzern der vorstehenden Figuren wirken.

Fig. 19 ein Blockschaltbild eines erfindungsgemäßen Analog-Digitalumsetzers, der durch einen programmierbaren Rechner oder Festwertspeicher gesteuert wird.

Fig. 20 ein Blockschaltbild eines erfindungsgemäßen Digital-Analogumsetzers, der durch einen programmierbaren Rechner oder Festwertspeicher gesteuert wird.

Fig. 21-23 Ablaufdiagramme mit Darstellung des ersten, zweiten und dritten Verfahrens zur Kalibrierung eines erfindungsgemäßen Analog-Digitalumsetzers.

Die Erfindung ist eine Verbesserung der Konstruktion und Arbeitsweise von Geräten zur Umsetzung von Daten von analoger in digitale Form und umgekehrt. Die Verbesserung betrifft die Lockerung der normalerweise strengen Toleranzen für die Bauteile dieser Umsetzer.

In der herkömmlichen Umsetzertechnik werden die Bauteiltoleranzen durch die gewünschte Genauigkeit des Umsetzers bestimmt. Je höher die Genauigkeit, um so enger sind die Bauteiltoleranzen. Es ist daher vorteilhaft, eine verbesserte Umsetzertechnik mit zugeordnetem Arbeitsverfahren zu entwickeln, welche eine hohe Umsetzgenauigkeit ohne eine entsprechende Herabsetzung der Bauteiltoleranzen bietet. Ein unmittelbarer Vorteil einer solchen Umsetzertechnik wäre die Möglichkeit, die Auslegung und das Arbeitsverfahren

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bzw. die Betriebsweise an großseriengefertigte integrierte Schaltungen anzupassen, wo die Unmöglichkeit einer strengen Kontrolle der Bauteildaten auf einem integrierten Schaltungsplättchen die Umsetzergenauigkeit in dieser Technik beschränkt hat.

Über_sichtsmäßig wird die Umsetzung erfindungsgemäß in zwei Verfahrensschritten oder -gangen durchgeführt, gleich ob es sich um eine Analog-Digitalumsetzung oder eine Digital-Analogumsetzung handelt. Der erste Arbeitsgang ist in beiden Fällen die Umsetzung von der Originalform des Signals in einen digitalen Sondercode mit einer Anzahl von Überschußbits gegenüber der Anzahl der Bits des normalen Digitalcodes. Wenn beispielsweise der normale Digitalcode ein n-Bitwort beinhaltet, besitzt der Sonderdigitalcode ein (n+m)-Bitwort. Die zusätzlichen η-Bits werden im allgemeinen ausgewählt, um bestimmte Bits niedriger Ordnung des n-Bitwortes zu wiederholen oder abzubilden. Die zweite Stufe oder der zweite Arbeitsgang im Umsetzungsverfahren verwandelt dann das (n+m)-Bitwort in Abhängigkeit von einem vorgegebenen Verhältnis zwischen dem digitalen Sondercode und dem normalen n-Bitcode in seine endgültige Form.

Der (n+m)-Bit digitale Sondercode ist eine einmalige Funktion eines jeden erfindungsgemäßen Umsetzers und ist praktisch eine Zufallserscheinung in einem zulässigen Bereich von Möglichkeiten. Die Bauteildaten eines jeden Umsetzers weisen eine Toleranz auf, die größer ist als die zulässige Toleranz bei einem normalen Umsetzer von gleicher Genauigkeit. Die erweiterten Toleranzen sorgen dafür, daß der Umsetzer ein analoges (oder digitales) Eingangssignal in ein entsprechendes digitales (oder analoges) Ausgangssignal übersetzt, dessen Wert oder Größe nicht ohne Kenntnis der Ist-Werte des Bau-

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-yr-3? 292255Q

teils dieses speziellen Umsetzers bestimmt werden kann. Somit ist das Verhältnis zwischen den Eingangs- und Ausgangssignalen des Umsetzers einmalig für diesen Umsetzer und spiegelt die Ist-Daten der verwendeten Bauteile wieder.

Ein erfindungsgemäßer Umsetzer kann größere Bauteiltoleranzen durch Erhöhung der Anzahl der Bitstellen im digitalen Sondercode aufweisen. Insbesondere verwendet ein Wort des digitalen Sondercodes n+m Bits, um eine Genauigkeit von η Bits zu erzielen, wobei η = 1,2... ist. Die zusätzlichen η Bits werden meist gewählt, um die Bits mit der niedrigsten oder zweitniedrigsten Stellenzahl des normalen η-Bit Digitalwortes zu wiederholen oder abzubilden.

Die Erfindung wird nachstehend anhand einer Anzahl verschiedener Ausführungsbeispiele beschrieben, insbesondere als abgeänderte Ausführungsformen von Analog-Digital- und Digital-Analogumsetzern, die in den folgenden Artikeln veröffentlicht wurden: Schmid, D/A Conversion (Digital-Analogumsetzung), Electronics Design 22, 24. Oktober 1968, S.49-88; Schmid, A/D Conversion, Part 1 (Analog-Digitalumsetzung, Teil 1), Electronic Design 25, 5. Dezember 1968, S.49-72 und Schmid, A/D Conversion, Part 2 (Analog-Digitalumsetzung, Teil 2), Electronic Design 26, 19. Dezember 1968, S.57-76. Die Erfindung ist jedoch nicht auf die Anwendung der in diesen Artikeln oder in dem dort angezogenen Schrifttum bekanntgemachten speziellen Umsetzertypen beschränkt»

Fig. 1 ist ein Blockschaltbild für einen erfindungsgemäßen Analog-Digitalumsetzer (A/D). Die Funktion des A/D besteht darin, ein analoges Eingangssignal zu empfangen und dieses in seinen Gegen-

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INSPECTED

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wert als η-Bit Binär-Digitalausgangssignal umzusetzen. Die Wahl eines Binärcodes für das Ausgangssignal dient jedoch lediglich dem Erlauterungsbeispiel. Andere Formen von Digitalcodes können ebensogut erfindungsgemäß verwendet werden. Die Anordnung der Fig. 1 wird wie folgt beschrieben:

Ein Signal für den Zustand einer physikalischen variablen Größe liegt über eine Leitung 14 an einem Meßfühler oder Meßwertwandler 12 an. Der Meßfühler 12 gibt ein entsprechendes Analogsignal, normalerweise eine elektrische Spannung oder einen Strom an eine Leitung 16 ab. Das Analogsignal auf der Leitung 16 liegt an einem Analog-Sonderdigitalumsetzer 18 an. Dieser setzt das Analogsignal in ein digitales (n+m)-Bitwort in einem digitalen Sondercode um, der nur für diesen Umsetzer gilt. Das (n+m)-Bitwort gelangt über ein Kabel 20 an einen Codewandler 22. Die Aufgabe des Codewandlers besteht darin, das digitale (n+m)-Bitwort in ein entsprechendes digitales binärcodiertes n-Bitwort umzusetzen. In der Praxis kann der Codewandler 22 ein Speicher mit einer Tabelle sein, welche die Umsetzung zwischen dem digitalen (n+m)-Bitwort im digitalen Sondercode und dem entsprechenden digitalen n-Bitwort im digitalen Binärcode besorgt. Ein Verfahren besteht darin, das digitale (n+m)-Bitwort als Adresse für die Speicherstelle des entsprechenden digitalen binären n-Bitwortes zu verwenden.

Fig. 2 ist ein Blockschaltbild für einen erfindungsgemäßen Digital-Analogumsetzer (D/A). Die Aufgabe des D/A-Umsetzers besteht darin, ein digitales n-Bitsignal binärcodiert oder in einem anderen Digitalcode zu erhalten und es in ein gleichwertiges Analogsignal umzusetzen. Der D/A-Umsetzer ist nachstehend beschrieben:

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' ORIGINAL INSPECTED

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Der D/A-ümsetzer der Fig. 1 umfaßt einen Codewandler 32, an welchem über ein Kabel 34 ein binäres n-Bit-Digitalsignal anliegt. Der Codewandler 32 setzt das digitale n-Bit-Binärsignal in ein entsprechendes (n+m)-Bitwort in einem digitalen Sondercode um, das am Kabel 36 anliegt. Das (n+m)-Bitwort im Sondercode gelangt an einen Umsetzer 38. Dieser setzt das (n+m)-Bitwort in ein gleichwertiges Analogsignal um, das an einer Leitung 40 anliegt. Das Analogsignal auf der Leitung 40 gelangt zu einem Stellglied 42, welches es verstärkt oder anderweitig puffert, bevor es über eine Leitung 44 an ein Analoggerät gelangt.

Der Codewandler 32 kann wie der Wandler 22 der Fig. 1 eine Tabelle enthalten, welche jedes Digitalwort im binären n-Bit-Digitalcode mit seinem entsprechenden Digitalwort im digitalen (n+m)-Bitsondercode in Beziehung setzt. Das binäre n-Bitwort kann als eine Adresse verwendet werden, um die Speicherstelle mit dem digitalen (n+m)-Bit-Sonderwort zu adressieren oder abzurufen.

Die Umsetzer 18 und 38 der Fig. 1 und 2 sind zweckmäßigerweise abgeänderte Formen bekannter Umsetzer, welche Sonderstufen oder Takte umfassen, um die zusätzlichen m-Bits des digitalen Sondercodes zu verarbeiten. Die Fig. 4,5,6,7 und 9 zeigen D/A-Umsetzer, die sich als Umsetzer 3 8 der Fig. 2 eignen. Die Fig. 10,11,12,13,14 und 15 zeigen A/D-Umsetzer, die sich als Umsetzer 18 der Fig. 1 eignen. Die einzelnen Umsetzer in den genannten Figuren werden nachstehend näher erläutert.

D/A-Umsetzer

D^A-Umsetzer

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Die Fig. 4,5,6 und 7 sind Varianten von parallel-arbeitenden D/AUmsetzern, die sich für die Erfindung eignen. Vor einer detaillierten Beschreibung der einzelnen Figuren sei eine kurze Übersicht über die Grundlagen des allgemeinen parallelen D/A-Umsetzers anhand der Fig. 3 gegeben.

Fig. 3 ist ein Blockschaltbild einer allgemeinen Ausführungsform eines parallelen D/A-Umsetzers. Innerhalb dieser allgemeinen Einteilung gibt es mehrere Umsetzer-Typen, einschließlich: D/A-Umsetzer mit gewichtetem oder Stellenwertwiderstand, D/A-Umsetzer mit Widerstandskette, D/A-Umsetzer für gewichtete oder stellenwertgerechte Spannung und D/A-Umsetzer mit invertierter Widerstandskette. Die allgemeine Darstellung dieser Umsetzer der Fig. 3 wird nachstehend kurz beschrieben:

Der Umsetzer umfaßt Stufen, deren Anzahl gleich ist der Anzahl der Bits im digitalen Eingangswort IN. Jeder Stufe ist ein Analogschalter S(1), S(2), S(3), ... S(N) von der Art eines einpoligen Ein-Aus-Schalters zugeordnet. Jeder dieser Schalter S besitzt eine Steuerklemme 54, an welcher der Wert des Eingangsbits für seine entsprechende Bitstelle anliegt. Wenn der auf der Leitung 54 (i) anliegende Bitwert IN(i) hochpegelig ist, d.h. eine binäre Eins, dann koppelt der Schalter S(i) eine Bezugsspannung V auf einer Leitung 56(i) an eine Leitung 58(i), die mit einem Widerstandsnetzwerk 60 verbunden ist. Wenn der Bitwert niederpegelig ist, d.h. eine binäre Null, entkoppelt der Schalter S(i) die Leitungen 56 und 58.

Das Widerstandsnetzwerk 60 kann eine beliebige Form haben, wie nachstehend anhand der Fig. 6 und 7 näher erläutert wird. Das Netzwerk 60 ist intern in Stufen unterteilt, deren Zahl gleich ist der Anzahl

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der Bits im digitalen Eingangswort IN. Jede Stufe übersetzt das Signal, das auf einer zugeordneten Leitung 58 anliegen kann₇ in einen Strom, der an eine zugeordnete Leitung 62 abgegeben wird. Der Strom einer jeden Stufe wird in Abhängigkeit von der Gewichtung der Bitstelle dieser Stufe normalisiert oder stellenwertgerecht erzeugt, d.h. die Größenordnung des Bits bestimmt die Größe des Stromes auf der zugeordneten Leitung 62. Im Falle eines binären Digitalumsetzers wird jede Stufe gegenüber einer benachbarten Stufe

in um den Faktor 2 gewichtet. Bei diesem Verhältnis fließt der Stufe der höchsten Ordnung ein Strom von 1/2, in der zweithöchsten Stufe ein Strom von 1/4 und in der η-ten Stufe ein Strom von der Größe von 1/2ⁿ. Die "Gewichtung" oder "das Gewicht" einer Bitstelle soll im folgenden ihren äquivalenten Analogwert bedeuten.

Die Ströme in allen Ausgangsleitungen 62 werden am Knotenpunkt

vereinigt und einem Verstärker 66 eingespeist. Dieser gibt ein verstärktes Analogsignal auf eine Leitung 68 ab, welches die Summe der Ströme aller Stufen darstellt und der analoge Gegenwert des digitalen Eingangssignals IN ist.

Fig. 4 ist ein gegenüber der Fig. 3 erfindungsgemäß abgeänderter D/A-Umsetzer. Dieser ist in Stufen unterteilt, deren Anzahl gleich ist der Anzahl der Bits im digitalen Eingangswort IN. Jetzt ist jedoch das digitale Eingangswort im digitalen Sondercode (n+m)-Bit, wie es durch das Kabel 36 der Fig. 2 angedeutet wurde.

Den einzelnen n+m-Stufen ist ein Schalter S(D, S (2), S (3), ... S(N,0), ... S(N,M) zugeordnet. Die einzelnen Schalter S Ci) sind analoge einpolige Ein-Aus-Schalter mit einer Steuerklemme 74 (i).

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Das an der Steuerklemme 74 (i) anliegende Signal ist der Wert des Bits für die i-te Bitstelle. Wenn der Bitwert hoch ist, d.h. eine digitale Eins, koppelt der Schalter S(i) eine Bezugsspannung V an einer Klemme 76 (i) zu einer Ausgangsklemme 78 (i) durch. Wenn der Bitwert niedrig ist, d.h. eine binäre Null, entkoppelt der Schalter die Leitung 76 (i) von der Leitung 78 (i).

Ein Widerstandsnetzwerk 80 erhält sein Eingangssignal von den einzelnen den Schaltern S zugeordneten Leitungen 78. Das Widerstandsnetzwerk 80 ist intern in eine Anzahl von n+m-Stufen unterteilt. Jede einzelne Stufe des Widerstandsnetzwerks 80 überträgt das Signal auf der Leitung 78 in einen stellwertentsprechenden Strom in Abhängigkeit von der Bitstelle der Stufe. Die stellwertentsprechenden Ströme können auf verschiedene Weise gewählt werden. Nach Fig. 4 erzeugt die Stufe der höchsten Ordnung einen Strom auf einer Leitung 82(1) von 1/2, die Stufe der nächsthöheren Ordnung ein Signal auf einer Leitung 82(2) von 1/4 usw. Bei dem gezeigten Ausführungsbeispiel erzeugt die i-te Stufe der ersten η-Stufen einen Strom mit einem Wert von 1/2¹.

Die m-Endstufen folgen jedoch nicht dem Binärverhältnis zwischen den ersten η-Stufen. Beim erfindungsgemäßen Ausführungsbeispiel werden die m-Stufen niedriger Ordnung gewählt, die Gewichtung oder Stellenwertentsprechung der η-ten Stufe zu wiederholen. Die n-te Stufe ist nominell das Bit der niedersten Ordnung eines digitalen η-Wortes, in welchem das digitale (n+m)-Bitwort ursprünglich codiert war. Anders ausgedrückt, heißt dies, daß das Widerstandsnetzwerk 80 m Wiaderholungsstufen des Bits der niedersten Ordnung umfaßt. Der von den einzelnen Ausgangsleitungen 82(n,O) bis 82(n,m) geführ-

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te Strom ist gleich 1/2ⁿ. Durch Verwendung von Wiederholungsbits niedriger Ordnung können die Toleranzgrenzen für die in den einzelnen n+m-Stufen verwendeten Bauteile über die Toleranzpegel hinaus erweitert werden, die normalerweise für einen Umsetzer mit einer Genauigkeit von η-Bits zugelassen sind.

Alle Ströme in den Leitungen 82 werden am Knotenpunkt 84 addiert und an einen Verstärker 86 zur Verstärkung in ein analoges Ausgangssignal auf einer Leitung 88 geleitet, und dieses Signal ist das analoge Gegenstück zum ursprünglichen digitalen η-Bit Binärsignal.

Wie bereits erwähnt, können die stellwertgewichteten Ströme auch auf andere Weise gewählt werden. Beispielsweise der auf der Leitung 82(i) kann auch, wenn der entsprechende Digitalbitwert hochpegelig ist, gleich I/K¹ sein, wenn für i ein Wert zwischen 1 und n+m gilt. K kann ein beliebiger Normierungsfaktor sein, der kleiner ist als 2 aber größer als 1, so daß K^m+n größer ist oder gleich 2ⁿ. Durch Verwendung eines K-Wertes kleiner als 2 werden die Bauteiltoleranzen proportional zur Differenz von 2 gelockert.

Fig. 5 zeigt einen zweiten anderen erfindungsgemäßen parallelgeschalteten D/A-Umsetzer. Auch dieser D/A-Umsetzer besitzt n+m-Stufen, deren Anzahl gleich ist der Zahl der Bits im digitalen Eingangswort IN, wie es durch das Kabel 36 der Fig. 2 angezeigt wurde.

Den einzelnen Stufen ist ein analoger einpoliger Ein-Aus-Schalter S(1), S (2), S (3) usw. zugeordnet. Zu jedem Schalter S(i) führt eine Steuerleitung 94 (i), auf welcher der Bitwert für diese Bitstellung im digitalen Eingangswort anliegt. Wenn das Bit an der i-ten Stelle

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hochpegelig ist, d.h. eine binäre Eins ist, koppelt der Schalter S(i) eine Bezugsspannung auf einer Leitung 96(i) an eine Ausgangsklemme 98 (i) durch. Wenn der i-te Bitwert niederpegelig ist, d.h. eine binäre Null, entkoppelt der Schalter S(i) die Leitung 96(i) von der Leitung 98 (i).

Am Eingang eines Widerstandsnetzwerkes 100 liegen die Signale auf den Leitungen 98 an. Das Widerstandsnetzwerk 100 ist intern in eine Anzahl von n+m-Stufen unterteilt. Jede interne Stufe des Netzwerks 100 ist stellwertentsprechend gewichtet und erzeugt einen normierten Ausgangsstrom auf einer Leitung 102, wenn das Eingangssignal auf der zugeordneten Leitung 98 hochpegelig ist. Bei einem normalen Binärverhältnis zwischen den Stufen wäre der in der i-ten Leitung 102(i) fließende Strom um den Faktor 2 größer als der Strom in der Leitung 102(i+1).

Bei dem erfindungsgemäßen D/A-Umsetzer werden jedoch bestimmte Bits niedriger Ordnung durch m-Stufen wiederholt. Besonders das n-2. Bit wird einmal wiederholt, dann das n-1. Bit zwei Mal oder öfter; und das n-te Bit wird ein Mal wiederholt. Die Verwendung der Wiederholbits niedriger Ordnung bewirkt, das Ströme, die für Wiederholung gewichtet sind, in den Leitungen 102 fließen.

Die Ströme in den Leitungen 102 werden am Knotenpunkt 104 summiert und als Eingangssignal an einen Verstärker 106 abgegeben. Dieser gibt ein Signal an eine Leitung 108 ab, welches das analoge Gegenstück des ursprünglichen digitalen n-Bitwortes ist.

Fig. 6 ist ein parallel-arbeitender erfindungsgemäßer D/A-Umsetzer,

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welcher ein stellenwertentsprechendes Widerstandsnetzwerk wie das Widerstandsnetzwerk 90 der Fig. 4 verwendet. Der D/A-Umsetzer ist in eine Anzahl von n+m-Stufen unterteilt. Jeder Stufe ist ein analoger einpoliger Umschalter S zugeordnet. Die einzelnen Schalter S besitzen eine Steuerklemme 114, an welcher der Bitwert für die Bitstelle dieses Schalters anliegt. Bei diesem Ausführungsbeispiel besitzt jeder Schalter S auch eine Masseklemme 118, die gemeinsam mit der Masseklemme der anderen Schalter gelegt ist und auf Nullpotential gehalten wird,. Wenn der an der Steuerklemme 114 anliegende Bitwert hochpegelig ist, steuert der Schalter eine Bezugsspannung V auf einer Leitung 116 zu einer Ausgangsleitung 120 durch. Wenn der Bitwert an der Steuerklemme 114 niederpegelig ist, steuert der Schalter S das Massepotential auf einer Leitung 118 zur Leitung 120 durch.

Jede Stufe des Wxderstandsnetzwerkes umfaßt einen Widerstand 122, dessen ohmsche Wert entsprechend seiner Stelle im Netzwerk ausgelegt ist. Wenn das Signal auf der Leitung 120 (i) hochpegelig ist, erzeugt ein Widerstand 122 (i) einen im Verhältnis zum Stellenwert der i-ten Bitstelle normierten Strom. Die Stufe der höchsten Ordnung besitzt einen Widerstand 122(1} mit einem ohmschen Wert von R und erzeugt einen Strom von 1/2. Die nächstniedere Stufe besitzt einen Widerstand 122(2) von 2R und erzeugt einen Strom von 1/4. Bei diesem Ausführungsbeispiel gilt diese Anordnung für die ersten η Stufen, d.h. die i-te Stufe weist einen Widerstand 122 (i) auf, der gleich ist 2^~ 'R und erzeugt einen Strom gleich 1/2¹.

Bei dem in Fig. 6 dargestellten Umsetzer ist die Zahl m gleich 2, und die beiden letzten Stufen sind so gewählt, daß sie die Stellen-

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wertentsprechung mit der η-ten Stufe wiederholen, die nominell das Bit der niedrigsten Ordnung im digitalen η-Bit Binärcode darstellt. Jede der beiden Wiederholungsstufen weist einen Widerstand 122(n,1) und 122(n_/2) auf, dessen ohmsche Wert gleich ist dem Widerstand 122(n,O) der η-ten Stufe, d.h. 2 'r. Daher ist der Strom in den Leitungen 124(n,1) und 124(n,2) gleich dem Strom in der Leitung 124(n,O).

Die in allen Leitungen 124 fließenden Ströme werden am Knotenpunkt 126 zusammenaddiert. Die addierten Ströme liegen an einem Verstärker 128 an, welcher an eine Leitung 130 ein analoges Ausgangssignal abgibt, welches den analogen Gegenwert des ursprünglichen digitalen η-Bit Binärsignals darstellt. Der Verstärker 128 besitzt einen Rückführungswiderstand 132 zur Stabilisierung seines Ausgangssignals .

Fig. 7 zeigt eine weitere Ausfuhrungsform eines erfindungsgemäßen parallel-arbeitenden D/A-Umsetzers, insbesondere eines D/A-ümsetzers mit Widerstandskette. Der D/A-Umsetzer ist in eine Anzahl von n+m-Stufen unterteilt. Die einzelnen Stufen umfassen einen analogen einpoligen Umschalter S. Jeder Schalter S besitzt eine Steuerklemme 140, an welcher der Bitwert für diese Bitstelle anliegt. Jeder Schalter S ist auch mit einer Masseklemme 1 46 bestückt, die mit den Masseklemmen der anderen Schalter zusammengeführt ist und auf Nullpotential gehalten wird. Wenn der an der Steuerklemme 14O(i) anliegende Bitwert hochpegelig ist, steuert der Schalter S(i) eine Bezugsspannung V von der Klemme 144(i) an eine Ausgangsklemme 148(i). durch. Wenn der an der Steuerklemme 14O(i) anliegende Bitwert niederpegelig ist, koppelt der Schalter S(i) das Massepotential auf

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einer Leitung 146(i) an die Klemme 148(i) an.

Die Spannung auf den einzelnen Leitungen 148 liegt an einem Widerstand 150 mit einem Nennwert von 2R an. Die einzelnen benachbarten Widerstände 150 sind normalerweise über einen Widerstand 152 mit einem Nennwiderstand von R zusammengeschaltet. Eine Ausnahme besteht jedoch bei den wiederholt normierten Stufen. Bei dem Ausführungsbeispiel der Erfindung wird die dem Bit der niedrigsten Größenordnung entsprechende Stufe, d.h. die n-te Bitstelle ein Mal wiederholt. Die Widerstände 150 für jede Wiederholungsstufe sind direkt ohne zwischengeschalteten Widerstand 152 zusammengekoppelt.

Ein Widerstand 156 mit einem Nennwert von 2R ist zwischen den Widerstand 150 der rechtesten oder der Stufe der höchsten Größenordnung und den Eingang eines Verstärkers 158 geschaltet. Das am Verstärkerausgang 162 anliegende Analogsignal ist der analoge Gegenwert des ursprünglichen digitalen binären n-Bitsignals, das umgesetzt werden sollte. Ein Rückführungswiderstand 164 ist zwischen eine Ausgangsleitung 162 des Verstärkers und den Eingang des Verstärkers 160 gekoppelt, um den Verstärker 158 zu stabilisieren.

Die Arbeitsgrundlagen eines D/A-Umsetzers mit Widerstandskette sind allgemein bekannt. Der die einzelnen Widerstände 152(i) durchfließende Strom wird in gleichen Teilen am gemeinsamen Knotenpunkt der Widerstände 150 und 152(i-1) abgezweigt. Der Anteil einer jeden Stufe wird durch die ihr zugemessene Strommenge gemessen, die in den Widerstand 156 fließt. Da jede Stufe mehr entfernt vom Widerstand 156 wird, verringert sich ihr Beitrag um die zweite Potenz. Dieses Prinzip ist für ein Widerstandskettennetzwerk allgemein be-

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kannt und kann leicht aus dem Kirchoffsehen Gesetzt abgeleitet werden.

Die dem Schalter S(N,1) zugeordnete Wiederholungsstufe wird jedoch gleich mit der dem Schalter S(N,O) zugeordneten Stufe normiert, welche die dem Widerstand 156 nächstnähere Stufe ist. Da die Widerstände 150 dieser Stufen nicht über einen Widerstand 152 miteinander verbunden sind, erfährt der Ausgangsstrom dieser beiden Stufen eine gleiche Anzahl von Teilschritten, ehe er den Widerstand 156 erreicht. Somit sind die beiden am meisten links befindlichen Stufen, die den Schaltern S(N,1) und S(N,O) zugeordnet sind, gleich normalisiert oder stellenwertentsprechend ausgelegt.

Der D/A-Umsetzer mit Widerstandskette der Fig. 7 dient lediglich als Beispiel für eine Anzahl von möglichen Ausführungen, welche sich für den Einsatz bei der Erfindung eignen. Beispielsweise können zwei benachbarte Stufen sich wiederholend oder periodisch stellenwertentsprechend ausgelegt werden, indem die Widerstände 150 einer jeden Wiederholungsstufe direkt gekoppelt werden und der zwischengeschaltete Widerstand 152 entfernt wird. Die Widerstandswerte müssen auch berechnet werden, um die richtigen Ströme in den Widerstand 156 einzuspeisen. Dann werden die erforderlichen Widerstandswerte nicht mehr nur R und 2R sein.

Fig. 8 ist ein Blockschaltbild einer allgemeinen Ausführungsform eines seriellen D/A-ümsetzers. Fig. 9 zeigt eine schematische Darstellung, im Gegensatz zur Fig. 8, eines erfindungsgemäßen seriellen D/A-ümsetzers. Eine Erläuterung der Funktionsprinzipien eines

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allgemeinen seriellen D/A-Umsetzers als Grundlage für die Erfindung ist vorteilhaft. Daher wird eine kurze Beschreibung eines seriellen D/A-Umsetzers der Fig. 8 vor einer Detailbesehreibung des erfindungsgemäßen D/A-ümsetzers der Fig. 9 gegeben.

Der serielle D/A-ümsetzer der Fig. 8 umfaßt einen ersten Schalter S{1). Dieser ist ein analoger einpoliger Ein-Aus-Schalter mit einer Steuerklemme 172. An dieser liegt jedes Bit eines digitalen Eingangswortes seriell an, wobei das Bit mit der niedrigsten oder letzten Stellenzahl zuerst erscheint. Das Anliegen der einzelnen Bits wird mit dem Auftreten eines Taktimpulses 0 synchronisiert. Dieser Taktimpuls 0 ist in der ersten Zeile des Taktimpulsdiagramms der Fig. 18 dargestellt. Wenn der an der Steuerklemme 172 anliegende Bitwert hochpegelig ist, steuert der Schalter S(D eine Bezugsspannung V auf einer Leitung 174 zur Ausgangsleitung 176 durch. Wenn der an der Steuerklemme 172 anliegende Bitwert niederpegelig ist, entkoppelt der Schalter S(D die Leitung 174 von der Leitung 176.

An einem Summierverstärker 178 liegt als erstes Eingangssignal die Spannung auf der Leitung 176 und als zweites Eingangssignal ein Rückführungssignal auf einer Leitung 180 an. Der Summierverstärker erzeugt ein Ausgangssignal auf einer Leitung 182, welches die verstärkte Summe der an den Leitungen 180 und 176 anliegenden Eingangssignale ist.

Das verstärkte Differenzsignal auf der Leitung 182 gelangt an einen Normierungsverstärker 184, der ein Ausgangssignal an eine Leitung 186 abgibt, welches halb so groß ist wie das Eingangssi-

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gnal auf der Leitung 182. Das Signal auf der Leitung 186 gelangt an einen anderen Schalter S(3). Der Schalter S(3) ist ein einpoliger Umschalter mit einer Steuerklemme 200. An dieser liegt das periodische Taktsignal 0 an. Während einer halben Taktperiode ist 0 hochpegelig und während der anderen Halbperiode niederpegelig (Fig. 18). Wenn 0 hochpegelig ist, koppelt der Schalter S(3) eine Leitung 202 an die Ausgangsleitung 186 an. Dadurch gelangt das Signal auf der Leitung 186 an einen Analogspeicher 204, normalerweise eine Kapazität. Der Analogspeicher 204 ist über eine Leitung 206 an Masse gekoppelt. Während der zweiten Hälfte der Taktperiode entkoppelt der Schalter S(3) die Leitungen 186 und 202 und koppelt die Leitungen 2O2 und 2O8 zusammen. Während dieses Zeitintervalls gelangt das im Analogspeicher 204 gespeicherte Signal über eine Leitung 210 als Rückführungssignal an den Eingang 180 des Summierverstärkers 178. Außerdem liegt dieses Signal als Ausgangssignal an einer Klemme 212 an.

Die Umsetzung des seriellen digitalen Eingangswortes in ein gleichwertiges Analogsignal erfolgt über Zyklen oder Perioden, deren Anzahl gleich ist der Anzahl der Bits im digitalen Eingangswort. Insbesondere, wenn das digitale Eingangswort η-Bits enthält, dann liegt das gleichwertige Analogsignal als das Ausgangssignal an der Klemme 212 nach n-Taktperioden an.

Die einfachste Form des erfindungsgemäßen seriellen D/A-Umsetzers ist gleich der der Fig. 8 mit einer Ausnahme: der Normierungsverstärker 184 erzeugt ein Ausgangssignal auf der Leitung 186, das größer ist als die Hälfte seines Eingangssignals auf der Leitung 182 jedoch kleiner als sein Eingangssignal. Das serielle Eingangs-

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signal auf der Leitung 172 umfaßt jetzt n+m-Bits, und das analoge Ausgangssignal auf der Leitung 212 liegt nach n+m-Taktperioden an. Wenn der Verstärkungsgrad des Normierungsverstärkers 1/K ist, dann muß K groß genug sein, so daß K größer ist oder gleich 2 .

Fig. 9 zeigt einen erfindungsgemäßen seriellen D/A-Umsetzer. Dieser umfaßt die gesamte Schaltung des seriellen D/A-Umsetzers der Fig. 8 plus bestimmter weiterer Bauteile, die für ein digitales Eingangssignal mit m wiederholt oder periodisch gewichteten Extra-Bits sorgt.

Der erfindungsgemäße serielle D/A-Umsetzer umfaßt einen Schalter S(1). Dieser ist ein einpoliger Ein-Aus-Schalter mit einer Steuerklemme 172. An der Steuerklemme liegen seriell geordnete Bits des digitalen Eingangswortes an. Im vorliegenden Falle sei angenommen, daß das digitale Eingangswort n+m Bits besitze, wie durch das Kabel 36 der Fig. 2 angezeigt wurde. Wenn der Bitwert auf der Leitung 172 hochpegelig ist, schaltet der Schalter S(D eine Bezugsspannung auf der Leitung 174 an die Leitung 176 durch. Wenn der Bitwert auf der Leitung 172 niederpegelig ist, entkoppelt der Schalter S(1) die Leitungen 174 und 176.

Ein Summierverstärker 178 hat einen ersten Eingang mit dem Eingangssignal auf der Leitung 176 und einen zweiten Eingang für ein Rückführungssignal auf der Leitung 180. Der Summierverstärker 178 erzeugt ein Ausgangssignal auf einer Leitung 182, das die verstärkte Summe der Signale auf den Leitungen 180 und 176 darstellt.

Die Leitung 182 verzweigt sich in zwei parallele Signalleitungen

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182a und 182b. Ein erster Normierungsverstärker 184 erhält das Signal auf der Leitung 182a. Das Ausgangssignal des Verstärkers 184 liegt auf einer Leitung 1 86 an und weist eine Hälfte der Amplitude des Signals auf der Leitung 182a auf.

Ein zweiter Normierungsverstärker 188 erhält ein Signal auf einer Leitung oder einem Signalweg 182b. Bei dem gezeigten Ausführungsbeispiel besitzt der zweite Normierungsverstärker 188 einen Verstärkungsgrad von 1, und das auf einer Leitung 190 anliegende Ausgangssignal ist gleich dem Eingangssignal auf der Leitung 182b. Im praktischen Ausführungsbeispiel der Erfindung, bei welchem der Normierungsfaktor des zweiten Normierungsverstärkers 188 gleich 1 ist, kann der Verstärker zugunsten einer Direktverbindung zwischen den Leitungen 182b und 190 entfallen. Praktisch ist die Wahl eines Normierungsfaktors von 1 für den zweiten Normierungsverstärker 188 gleichwertig mit einer solchen Direktverbindung.

An einem zweiten Schalter S(2) liegen die Signale der Leitungen 186 und 182 an. Der Schalter S(2) ist ein einpoliger Umschalter mit einer Steuerklemme 192. Das an der Steuerklemme 192 anliegende Signal wird durch den Ausgang eines NOR-Tors 194 geregelt. Die Anzahl der Eingangsklemmen des NOR-Tors 194 ist gleich der Zahl der m Extrabits. An allen Eingangsklemmen des NOR-Tors liegt ein Taktsignal T an, das während der dem entsprechenden Wiederholungsbit zugeordneten Taktperiode hochpegelig ist. Das Kurvenbild der Fig. 18 zeigt schematisch das Taktsignal T für jedes n+m Bit des digitalen Eingangswortes .

Wenn eines der am NOR-Tor 194 anliegenden Eingangssignale T hoch-

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pegelig ist, ist das Ausgangesignal des NOR-Tors an der Steuerklemme 192 niederpegelig. Ein niederpegeliges Steuersignal bewirkt, daß der einpolige Umschalter S(2) die Leitungen 190 und 196 aneinanderkoppelt.

Wenn keines der am NOR-Tor 194 anliegenden Eingangssignale T hochpegelig ist, ist das Ausgangssignal des NOR-Tors an der Steuerklemme 192 hochpegelig. Ein hochpegeliges Steuersignal bewirkt, daß der zweipolige Ein-Aus-Schalter S(2) die Leitungen 186 und 196 zusammenkoppelt. Die Zusammenkopplung der Leitungen 186 und 196 war die Normalbeziehung im früheren seriellen D/A-Umsetzer der Fig.

An einem dritten Schalter S(3) liegt das Ausgangssignal über eine Leitung 196 des zweiten Schalters S(2) an. Der Schalter S(3) ist ein analoger einpoliger Umschalter mit einer Steuerklemme 200. An

der Steuerklemme 200 liegt das periodische Taktsignal 0 an. Während der ersten Hälfte eines jeden Taktes, wenn 0 hochpegelig ist, koppelt der Schalter S(3) die Leitungen 196 und 202 zusammen. Diese Zusammenkopplung bietet eine Bahn für das Signal auf der Leitung 196 zum Analogspeicher 204, normalerweise eine Kapazität. Eine Klemme 206 des Speichers 204 ist an Masse geführt. \

Während der zweiten Hälfte des Taktsignals 0 entkoppelt der Schalter S(3) die Leitungen 196 und 202 und koppelt die Leitungen 202 sowie 208 zusammen. Die Leitung 208 zweigt in eine erste Leitung 210 ab, welche den im Speicher 204 gespeicherten Signalwert zum Eingang 180 des Summierverstärkers 178 als Rückführungssignal zurückführt. Eine zweite Abzweigung 212 stellt eine Klemme für das analoge Ausgangssignal dar.

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ORIGINAL INSPECTED

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Der erfindungsgemäße serielle D/A-Umsetzer setzt das digitale (n+m)-Bit-Eingangswort in das gleichwertige Analogsignal nach n+iri Wiederholungszyklen über den Umsetzer um. D.h., das an der Klemme 212 anliegende analoge Ausgangssignal ist nach der n+m-fachen Taktperiode das analoge Gegenstück zum Original des digital-binären n-Biteingangssignal.

Der erfindungsgemäße serielle D/A-Umsetzer der Fig. 9 ist die Grundausführung einer Klasse von erfindungsgemäßen seriellen D/A-Umsetzern. Insbesondere ist der Umsetzer der Fig. 9 als Grundmodell von einem oder mehreren der folgenden erfindungsgemäßen seriellen D/AUmsetzer typen vorgesehen: Shannon-Rack-Dekodiergerät, D/A-Abtast-Halte-Umsetzer, periodischer D/A-Umsetzer und D/A-Umsetzer zum Ladungsausgleich. Alle diese angeführten Sonderumsetzer sind als Ausführungsbeispiele des früheren Standes der Technik im ersten des vorstehend erwähnten Artikels von Schmid beschrieben.

IV. A/D-Umsetzer
A_._Parallele_A^D-Umsetzer

Das Blockschaltbild der Fig. 1 zeigt einen erfindungsgemäßen A/D-ümsetzer mit einem Analog-Digital-Sonderumsetzer 18. Es gibt eine Anzahl von bekannten Umsetzerarten, die erfindungsgemäß abgeändert werden können, um als Analog-Digital-Sonderumsetzer 18 zu arbeiten. Insbesondere sind die in den Fig. 10,11,12,14 und 15 dargestellten A/D-Umsetzer Ausfuhrungsformen von bekannten A/D-Umsetzertypen, die erfindungsgemäß abgeändert worden sind. Die in diesen Figuren gezeigten einzelnen Umsetzerarten werden nachstehend näher erläutert.

Fig. 10 zeigt ein schematisches Schaltbild eines allgemeinen erfin-

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ORiGINAL INSPECTED

dungsgemäßen parallel-arbeitenden A/D-Rückführungsumsetzers. Der A/D-Umsetzer umfaßt eine Summierschaltung 222 mit einem ersten Eingang 224, an welchem eine analoge Eingangs spannung V₇. anliegt und einer zweiten Eingangsleitung 226, welche die Rückführungsspannung V„ führt, die zur Analogspannung V,. entgegengesetzter Polarität ist. Die Summierschaltung 222 erzeugt ein Fehler- oder Differenzsignal V_auf einer Leitung 228, welches die Differenz zwischen dem

XL

analogen Eingangssignal und den Rückführungsspannungen darstellt.

An einer Schwellwertschaltung 230 liegt das Differenzsignal V_

XL

über die Leitung 228 an. Die Aufgabe der Schwellwertschaltung besteht darin, einen Additions- oder Subtraktionszählimpuls +E oder -E in Abhängigkeit von der Polarität des Differenzsignal V_

zu erzeugen. Die Schwellwertschaltung besitzt Steuereingangsleitungen 232 und 234, die auf dem Pegel von oberen und unteren Schwellwertspannungen +V_TH und ~V_TH gehalten werden. Der Absolutwert der Schwellwertspannungen wird als Funktion der Größe des Bits für die letzte Stelle im digitalen (n+m) Bitausgangswort gewählt. Wenn die Differenzspannung V positiver ist als die positive Schwellwertspannung ⁺V_T„, dann gibt die Schwellwertspannung 230 einen Additionsimpuls +E an eine Leitung 236 ab. Wenn die Differenzspannung V„ negativer ist als die negative Schwellwertspannung, dann gibt die Schwellwertschaltung 230 ein Subtraktionssignal -E an eine Leitung 238 ab.

Am Eingang einer logischen und Speicherschaltung 240 liegen das Additionssignal +E und das Subtraktionssignal -E an. Die Aufgabe der logischen und Speicherschaltung 240 besteht in der Addition oder Subtraktion über ein digitales (n+m) Bitwort in Abhängigkeit

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von Signalen auf den Leitungen 236 und 238. Die logische und Speicherschaltung erstellt eine Bitstelle für jeden Zählimpuls, der über die Leitungen 236 oder 238 her anliegt. Das Ausgangssignal der logischen und Speicherschaltung 240 ist ein digitales (n+m) Bitwort, das an die Leitungen 242(1), (2), ... (n) ... (n+m) abgegeben wird.

Ein parallel-arbeitender D/A-Umsetzer 244 erhält als Eingang das digitale (n+m)-Bitwort auf den Leitungen 242. Der parallele D/AUmsetzer 244 kann z.B. einer der vorstehend beschriebenen parallelarbeitenden D/A-Umsetzer sein. Der Umsetzer 244 besitzt n+m Umsetzerstufen entsprechend den Bits auf den Leitungen 242. Eine Bezugsspannung -V von negativer Polarität liegt auf einer Leitung 246 am Umsetzer 244 an. Das Ausgangssignal des Umsetzers 244 liegt auf der Leitung 226 als Rückführungsspannung V an. Praktisch ist die Rückführungsspannung V_ das analoge negative Äquivalent des digitalen (n+m)-Bitworts auf der Leitung 242. Der Vergleich des analogen Eingangssignals V mit dem Rückführungssignal V_ bestimmt, ob das Digitalwort auf den Leitungen 242 kleiner, größer ist als oder gleich ist dem analogen Eingangssignal V.. Das digitale (n+m)-Bitwort auf der Leitung 242 bestimmt nach 2 Zyklen oder einer

en

kleiner Anzahl von Wiederholungen des Umsetzers das digitale Ausgangswort im Sondercode, das durch das Kabel 20 der Fig. 1 angezeigt wurde.

Fig. 11 zeigt einen erfindungsgemäßen Servo-A/D-Umsetzer. Der Servo-A/D-Umsetzer ist eine Untergruppe des allgemeinen parallelen Rückführungs-A/D-Umsetzers der Fig. 10.

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Der Servo-A/D-Umsetzer ist logisch in drei verschiedene Stufen unterteilt: eine Summier- und Schwellwertstufe 252, eine Additions-Subtraktionszählstufe 254 sowie eine D/A-Umsetzungsstufe 256. Diese Stufen werden im folgenden einzeln erörtert.

Die allgemeine Aufgabe der Summier- und Schwellwertstufe 252 besteht darin, einen Vergleich des Rückfuhrungssignals der D/A-Umsetzungsstufe 256 mit einer analogen Eingangsspannung V- durchzuführen und in Abhängigkeit davon, ob der Vergleich zeigt, daß das Rückfuhrungssignal kleiner oder größer als das analoge Eingangssignal ist, ein Additions- oder Subtraktionszählsignal zu erzeugen.

Die Summier- und Schwellwertstufe 252 umfaßt einen Gleichspannungsverstärker 258 mit hohem ^erstärkungsgrad. Am Eingang des Verstärkers 258 liegt der vom Knotenpunkt 260 aus/fließende Strom an. Der Eingangsstrom ist der Unterschied zwischen einer ersten Stromkomponente I_Ä, die von dem an einem Widerstand 262 anliegenden analogen Eingangssignal V, erzeugt wird und einer zweiten Stromkomponente I , die in einer Leitung 318 als Ausgang der D/A-Umsetzerstufe 256 fließt. Die Differenz zwischen den Strömen I und I_F ergibt sich als verstärkte Fehler- oder Differenzspannung V„ an einer Ausgangsleitung 264.

Die Ober-und UntetgreTKre—der Fehler- oder Differenzspannung V_ wird durch einen oberen und unteren Rückführüiigsweg 266 und 270 begrenzt. Der obere Rückführungspfad 266 umfaßt zwei in Reihe geschaltete Dioden 268a und 268b. Die Anode der Diode 268a ist an den Knotenpunkt 260 geführt/ und die Kathode der Diode 26 8b mit

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der Ausgangsleitung 264 verbunden, um die Differenzspannung V_ß auf Werte zu begrenzen, die kleiner sind als zirka 1,2V. Auch der untere Rückführungsweg 270 umfaßt zwei in Reihe geschaltete Dioden 272a und 272b. Die Kathode der Diode 272a ist an den Knotenpunkt 260, und die Anode der Diode 272b an die Ausgangsleitung 264 geführt, um V auf Werte zu begrenzen, die positiver sind als etwa -1,2V.

Die Differenzspannung V„ liegt zuerst über einen Widerstand 278 am Emitter eines NPN-Transistors 276 an. Die Basis des Transistors 276 ist an Masse geführt, und sein Kollektor wird über einen Widerstand 282 durch eine Bezugsspannung V_D_ beaufschlagt.

Die Differenzspannung V liegt auch an der Basis eines weiteren NPN-Transistors 290 über einen Widerstand 286 an. Der Emitter des Transistors 290 wird auf Massepotential gehalten, und sein Kollektor wird durch die Bezugs spannung V über einen Widerstand 296 erregt.

Wenn die Differenzspannung V innerhalb einer bei 0 V liegenden toten Zone mit einem Radius von ca. 0,6V liegt, sperren beide Transistoren 276 und 290. Wenn jedoch das Differenzsignal V_p negativ ist und außerhalb des Bereichs der toten Zone liegt, wird die Basis-Emitter-Spannung des Transistors 276 groß genug, um diesen durchzusteuern. Dies zeigt einen negativen Fehler an und bewirkt, daß das Additionssignal +E auf einer Leitung 284 anliegt. In der umgekehrten Lage, in welcher die Differenzspannung V„ außerhalb der toten Zone liegt und positiv ist, wird die Basis-Emitter-Spannung des Transistors 290 genügend groß, damit dieser Transistor

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durchsteuert. Dies zeigt einen positiven Fehlerzustand an und bewirkt, daß das Subtraktionssignal -E auf einer Leitung 298 anliegt.

Die Additions- und Subtraktionszählstufe 254 umfaßt einen (n+m) Bit-Additions-Subtraktionszähler 300. Am Eingang des Zählers 300 liegen die Zählsignale über die Leitungen 284 und 298 sowie ein Taktsignal 0 über eine Leitung 302 an. Der Zähler 300 addiert oder subtrahiert einmal bei jedem Taktsignal in Abhängigkeit vom Auftreten der Zählsignale +E oder -E auf den Leitungen 284 und 298. Das Ausgangssignal des Zählers 300 ist ein digitales (n+m) Bitwort auf den Leitungen 304(1),(2),...(n),...(n+m).

Die D/A-Umsetzerstufe 256 führt eine Digital-Analogumsetzung des auf den Leitungen 304 geführten digitalen (n+m)-Bitwortes durch. Die D/A-Umsetzerstufe 256 umfaßt einen Schaltkreis 306 mit n+m Analogschaltern und einem damit zusammenwirkenden Widerstandsnetzwerk 314 mit n+m Umsetzerstufen.

Am Eingang des Schaltnetzwerkes 306 liegt über eine Leitung 304 das digitale (n+m)-Bitwort an. Eine umgekehrte Bezugsspannung -V

liegt auf einer Leitung 308 für jeden n+m-Analogschalter an. Ebenso ist eine Masseklemme 310 mit einer anderen Klemme der einzelnen n+m-Analogschalter gekoppelt. Die einzelnen Analogschalter sind vorzugsweise einpolige Umschalter, welche -V_ an ihre zugeordnete

Ausgangsleitung 312 durchsteuern, wenn der Bitwert an der entsprechenden Eingangsleitung 304 hochpegelig ist, und die Masseklemme 310 an ihre zugeordnete Ausgangsleitung 312 durchsteuern, wenn der Bitwert an ihrer entsprechenden Eingangsleitung 304 niederpegelig

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ist. Somit steht am Ausgang des Schaltkreises 306 auf der Leitung 312 die Bezugsspannung -V an, wenn eine binäre Eins oder ein hochpegeliges Signal auf der entsprechenden Eingangsleitung 304 erscheint, und Massepotential auf den Leitungen 312, wenn eine binäre Null oder ein niederpegeliges Signal an der entsprechenden Eingangsleitung 304 anliegt.

An jeder Stufe des (n+m)-Bit-Widerstandsnetzwerkes 314 liegt das Ausgangssignal der entsprechenden Stufe des Schaltkreises 306 an. Das Widerstandsnetzwerk 314 kann beispielsweise eine in Fig. 7 und anhand dieser Figur beschriebene Widerstandskette sein.

Eine Masseklemme 316 bietet einen Masseanschluß für das Widerstandsnetzwerk 314. Das Ausgangssignal des Widerstandsnetzwerks 314 ist ein Rückführungsstrom I_, der in einer Leitung 318 zum Knotenpunkt 260 fließt. Der Rückführungsstrom I ist das analoge Stromäquivalent zum digitalen (n+m)-Bitwort auf den Leitungen 304.

Das Ausgangssignal des Servo-A/D-Umsetzers 250 ist das an den Leitungen 304 anliegende digitale (n+m)-Bitwort, falls kein Signal +E oder -E anliegt, oder spätestens das mit 2^(n+m> multiplizierte Taktsignal. Dieses digitale (n+m)-Bitwort entspricht dem am Kabel 20 der Fig. 1 anliegenden Signal.

Fig. 12 zeigt einen A/D-Umsetzer für Reihennäherungswerte, der eine weitere Art des allgemeinen A/D-ümsetzers der Fig. 10 darstellt. Der A/D-ümsetzer für Reihennäherungswerte ist erfindungsgemäß gegenüber der herkömmlichen Form abgeändert und wird nachstehend näher beschrieben.

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Der Reihennäherungs-A/D-Umsetzer umfaßt einen Verstärker 322, welcher an einem Knotenpunkt 228 ein Ausgangesignal erzeugt, das die verstärkte Summe der in den Knotenpunkt 324 fließenden Ströme darstellt. Eine in den Knotenpunkt fließende Stromkomponente ist der analoge Eingangsstrom I_ft, der durch Anlegen der analogen Eingangsspannung V^ an die Eingangsklemme des Widerstandes 326 erzeugt wird. Die andere Stromkomponente ist ein in einer Leitung 334 fließender Rückfuhrungsstrom I_. Die Polarität des Rückführungs-Stroms I ist der des analogen Eingangsstroms I, entgegengesetzt und daher ist der vom Knotenpunkt 324 zum Verstärker 322 fließende Strom die Größendifferenz zwischen diesen beiden Strömen.

Der Verstärker 322 besitzt eine Rückführungsleitung 330 einschließlich einer Zenerdiode 332, deren Aufgabe es ist, die Ausgangsspannungsschwankungen des Verstärkers in einem Bereich von -0,6 V bis + 3,0 V zu begrenzen, wobei ein Pegel von 0,6 V anzeigt, daß der Absolutwert des analogen Eingangsstroms I größer ist als der Rückführungsstrom I , und der Pegel von + 3,0V zeigt an, daß der Absolutwert des analogen Eingangsstroms I kleiner ist als der Rückführungsstrom I_. Es gibt keine Daten zur Anzeige, wenn die Größe der Ströme gleich ist, da diese Daten für den Umsetzerbetrieb nicht erforderlich sind.

Das Ausgangssignal des Verstärkers 322 liegt direkt an einem Eingang eines NAND-Tores 336 an. Das andere über eine Leitung 348 am NAND-Tor 336 anliegende Signal ist die Zeitableitung des umgekehrten Taktsignals 0. Dieses Signal entsteht dadurch, daß das invertierte Taktsignal auf einer Leitung 340 einem Differenzierglied 344 eingespeist wird. Das Ausgangssignal des Differenziergliedes

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wird über die Leitung 3 48 direkt an das NAND-Tor 336 angekoppelt.

Ein anderes NAND-Tor 338 besitzt einen einzigen Eingang und dient als Inversionsschaltung für die Zeitableitung des Taktsignals 0. Das Taktsignal 0 liegt vor allem über eine Leitung 342 an einem anderen Differenzierglied 346 an. Das Ausgangssignal des Differenziergliedes 346 gelangt direkt über eine Leitung 350 an das NAND-Tor 338.

Das Taktsignal 0 liegt auch als Eingangssignal an einem Taktgeber 352 mit N+M+2 Stufen an. Der Taktgenerator 352 erzeugt eine Gruppe von mindestens n+m+2 Taktsignalen T₁,T»,..-T₊/-.-^T _n+m+2 · ^Der Taktgenerator kann als ein (n+m+2)-Bit-Ringzähler ausgeführt sein, dessen n+m+2 Flipflops als Schieberegister geschaltet sind und der zusätzlich eine weitere Schaltlogik aufweist, um die erste Stufe auf eins zu stellen, wenn alle anderen Stufen auf Null stehen. Dieser Ringzähler kann sehr wirtschaftlich mit einem seriellen Eingabe- und einem parallelen Ausgabe- Schieberegister gebaut werden.

Eine Gruppe von n+m bistabilen Klinken- oder Riegelschaltern 370 (1),370(2),...370(n+m) entspricht den n+m Bits des digitalen Ausgangswortes des Umsetzers. Die bistabilen Verriegelungsschalter sind untereinander identisch, und eine Beschreibung des Verriege^ lungsschalters 370(1) gilt für alle anderen.

Der Verriegelungsschalter 370(1), der der Verriegelungsschalter der höchsten Größenordnung oder Stellenzahl ist, besitzt einen Anschalteingang S und einen Löscheingang R. Der Verriegelungsschalter 370(1) wird angesteuert, d.h. sein Ausgangssignal wird hochpegelig,

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wenn das an einem seiner Anschaltklemmen anliegende Signal niederpegel ist, und der Schalter wird gelöscht, d.h. sein Ausgangssignal wird niederpegelig, wenn das an einem seiner Anschaltklemmen anliegende Signal niederpegelig ist. Der Verriegelungsschalter 370 (1) erhält Eingangssignale über Leitungen 366 und 368, die eine Funktion der Gruppe von n+m Taktsignalen T, des Taktsignals 0 sowie des Differenzsignals vom Verstärker 322 sind. Vor allem liegt das Ausgangssignal des NAND-Tors 336 auf der Leitung 347 über eine Leitung 362 als Eingangssignal an einem NAND-Tor 356 an. Das andere Eingangssignal auf einer Leitung 346 ist das diesem Verriegelungsschalter entsprechende Taktsignal, in diesem Falle T₁. Das gleiche Taktsignal liegt auch als Eingangssignal über eine Leitung 360 an einem anderen NAND-Tor 354 an. Das andere Eingangssignal des NAND-Tores 354 ist die umgekehrte Zeitableitung des Taktsignals 0. Dieses Signal wird auf einer Leitung 358 geführt, die mit der Ausgangsleitung 349 des NAND-Tores 338 verbunden ist.

Der Ausgangszustand des Verriegelungsschalters 370(1), d.h. das auf einer Leitung 372(1) anliegende Signal erfährt während der Taktperiode T1 die folgende Umsetzung. Der Riegel wird zunächst dadurch angesteuert, daß ein niederpegeliges Signal auf der Leitung 366 anliegt. Dies wird durch Durschalten des Taktsignals T₁ und der Inversion der Zeitableitung des Taktsignals 0 über das NAND-Tor 354 erreicht. Der Verriegelungsschalter 370(1) bleibt angesteuert, wenn das Ausgangssignal des Verstärkers am Knotenpunkt für diese Taktperiode niederpegelig ist und damit anzeigt, daß die durch diesen Verriegelungsschalter dargestellte Bitstelle gebraucht wird, um das analoge Eingangssignal V anzunähern. Andererseits wird der Verriegelungsschalter gelöscht, wenn das Ausgangssignal

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des Verstärkers am Knotenpunkt 328 hochpegelig ist und damit anzeigt, daß die durch diesen Verriegelungsschalter dargestellte Bitstelle nicht erforderlich ist, um das analoge Eingangssignal anzunähern. Um diesen Verriegelungsschalter bei Bedarf zu löschen, liegen das Ausgangssignal des Verstärkers am Knotenpunkt 328 und die Zeitableitung des umgekehrten Taktsignals auf der Leitung 248 am NAND-Tor 336 an. Das Ausgangssignal des NAND-Tors 336 auf der Leitung 362 sowie das Taktsignal T₁ liegen am NAND-Tor 356 an. Wenn das Ausgangssignal des Verstärkers am Knotenpunkt 328 niederpegelig ist, wird der Verriegelungsschalter 370(1) nicht gelöscht. Wenn jedoch das Signal am Knotenpunkt 328 hochpegelig ist, wird der Verriegelungsschalter gelöscht.

Der grundlegende Vorgang wird n+m Male wiederholt, d.h. einmal für jeden Verriegelungsschalter.

Am Eingang eines parallelen (n+m)-Bit D/A-Umsetzers 380 liegen die

Signale auf Leitungen 372(1),372(2), 372(n+m) an. Die Aufgabe des

D/A-Umsetzers 380 besteht darin, ein digitales (n+m)-Bit-Eingabewort in einen entsprechenden Rückführungsstrom I auf der Leitung 33 4 umzusetzen. Der D/A-Umsetzer 380 kann einer von mehreren vorstehend beschriebenen Typen von Umsetzern sein. Die einzelnen Stufen n+m des D/A-Umsetzers 380 werden durch eine negative Bezugsspannung -V_ auf einer Leitung 382 beaufschlagt. Die einzelnen Stufen sind auch über eine Leitung 384 an Masse abgeschlossen.

Das digitale (n+m)-Bit-Ausgangswort des Umsetzers im Sondercode liegt auf den Leitungen 372 nach der n+mten Taktperiode an. Die Signale auf den Leitungen 372 liegen am Eingang eines Ausgangsschalt-

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kreises 374 an. Die Schaltung 374 besitzt eine Steuerklemme, an welcher das Taktsianal ^T _n+m+i anliegt. Der Ausgangsschaltkrexs 374
gibt bei Anliegen des Taktsignals T .. das digitale (n+m) Bitwort im Sondercode aus. Der Umsetzer kann wieder neu für eine weitere A/D-Umsetzung angesteuert werden, indem alle Riegelschalter 370 gelöscht werden. Somit liegt das Inversionssignal des Taktsignals
^Tn+m+2 ^{an den L}öschklemmen R der Verriegelungsschalter 370 an, um diese für eine weitere Umsetzung zu löschen.

Eine weitere allgemeine Ausführungsform eines erfindungsgemäßen
A/D-Umsetzers,der als Analog-Digital-Sonderumsetzer 18 der Fig. 1 dienen kann, ist der serielle A/D-Umsetzer. Fig. 13 ist ein allgemeines schematisches Modell bekannter Ausführungsformen eines seriellen A/D-Umsetzers. Fig. 14 ist der erfindungsgemäß abgeänderte allgemeine Umsetzer der Fig. 13. Eine kurze Beschreibung des allgemeinen seriellen A/D-Umsetzers der Fig. 13 diene als Grundlage zur Erläuterung des erfindungsgemäßen seriellen A/D-Umsetzers der Fig. 14.

Der serielle Rückführungs-A/D-Umsetzer setzt ein analoges Eingangssignal V. auf einer Leitung 392 in ein äquivalentes binäres η Bit-Digitalwort in der Form einer Reihe von Digitalbits um, welche an einer Ausgangsklemme 424 anliegen. Der serielle Rückführungs-A/D- Umsetzer,—330 umfaßt einen ersten Schalter S(1). Der Schalter S(1) ist ein einpoliger Umschalter mit einer Steuerklemme 396, an welcher der Anfangstaktimpuls T₁ anliegt." Die Takt impulse T₁ ,T-,...T können von einem Ringzähler 456 in Abhängigkeit eines Taktsignals 0 erzeugt werden.

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Wenn das Taktsignal T₁ hochpegelig ist, koppelt der Schalter S(1) eine Leitung 392, auf welcher die analoge Eingangsspannung V anliegt, an die Leitung 398 an. Wenn das Taktsignal T. niederpegelig ist, d.h. zu allen anderen Zeitpunkten mit Ausnahme der Anfangstaktperiode, koppelt der Schalter S(1) die Leitung 394, auf welcher das Rückführungssignal anliegt, an die Leitung 398 an.

Das Signal auf der Leitung 398 liegt an einem ersten Eingang eines Summier- oder AdditionsVerstärkers 400 an. Eine Leitung 402 ist an einen zweiten Eingang des Additionsverstärkers 400 geführt, auf welcher die Negativspannung des Ausgangssignals eines anderen Schalters S(2) anliegt. Der Schalter S(2) ist ein analoger einpoliger Umschalter mit einer Steuerklemme 410, welche ein digitales Rückführungssignal führt. Wenn das Signal an der Steuerklemme 410 hochpegelig ist, wird eine Leitung 406, welche eine Bezugsspannung V führt, an eine Ausgangsleitung 412 angekoppelt. Wenn das Rückführungssignal an der Steuerklemme 410 niederpegelig ist, koppelt der Schalter S(2) eine Leitung 408, die auf Massepotential liegt, an die Ausgangsleitung 412. Das Signal auf der Leitung 412 liegt an einem Verstärker 404 an, dessen Normierungsfaktor -1 ist. Das Ausgangssignal des Verstärkers 404 liegt auf der Leitung 402 als die negative Spannung des Signals auf der Leitung 412 an.

Der Additionsverstärker 400 erzeugt ein Signal auf einer Leitung 414, welche die Summe der EingangsSignaIe auf den Leitungen 398 und 402 darstellt. Bei einem anderen Ausführungsbeispiel der Erfindung können der Additionsverstärker 400 und der Verstärker 404 durch eine Vergleichsschaltung oder eine ähnliche Art von Vorrichtung ersetzt werden, welche ein Differenzsignal für die Differenz

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zwischen den Signalen auf den Leitungen 398 und 412 erzeugt.

Eine Vergleichsschaltung 418 besitzt eine erste Eingangsklemme 416, an welcher das Differenzsignal von einer Leitung 414 her anliegt. Die Vergleichsschaltung 418 ist mit einer zweiten, negativen Eingangsklemme 420 versehen, an welcher die halbe Bezugsspannung V/2 anliegt. Wenn die Größe des Signals an der ersten Eingangsklemme 416 gleich ist der Größe des Signals an der zweiten Eingangsklemme 420 oder diese übersteigt, erzeugt die Vergleichsschaltung 418 ein hochpegeliges Digitalsignal auf einer Leitung 422. Wenn umgekehrt die Größe des Signals an der zweiten Eingangsklemme 420 die Größe des Signals an der ersten Eingangsklemme 416 übersteigt, erzeugt die Vergleichsschaltung 418 ein niederpegeliges Digitalsignal auf der Leitung 422.

Das Digitalsignal auf der Leitung 422 hat in zweierlei Hinsicht Bedeutung. Zuerst erscheint es an einer Ausgangsklemme 424 als Bitwert für die entsprechende Taktperiode im digitalen η-Bit binären Ausgangswort. Zweitens liegt das Digitalsignal auf der Leitung auf der Leitung 410 als digitales Rückführungssignal für den Schalter S(2) an.

Das auf der Leitung 414 als Ausgangssignal des Additionsverstärkers 400 anliegende Differenzsignal gelangt auch über eine Leitung 426 als Eingangssignal an einen Normierungsverstärker 428. Meist ist der Normierungsfaktor des Verstärkers 428 zwei. Somit ist das auf einer Leitung 430 anliegende Ausgangssignal des Verstärkers doppelt so groß wie das Differenzsignal.

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An einem Schalter S(4) liegt als Eingangssignal das verstärkte normalisierte Signal von der Leitung 430 her an. Der Schalter S(4) ist ein analoger einpoliger Umschalter mit einer Steuerklemme 450. An dieser Steuerklemme 450 liegt das Taktsignal 0 an. Wenn dieses hochpegelig ist, koppelt der Schalter S(4) die Leitung 430, auf welcher das normalisierte Differenzsignal anliegt an eine Leitung 452 an, welche die Eingangsklemme für einen Analogspeicher darstellt. Dieser ist im allgemeinen eine Kapazität und dient zur Speicherung des Signals auf der Leitung 430. Bei niederpegeligem Taktsignal 0 verbindet der Schalter S(4) die Leitungen 452 und 394. Damit kann der Analogspeicher 454 eine gespeicherten Daten an die Leitung 39 4 abgeben, welche ihrerseits die gespeicherten Daten als analoges Rückführungssignal dem Schalter S(D einspeist.

Die Arbeitsweise des seriellen A/D-Rückführungsumsetzers 390 läßt sich am besten durch ein Verfahrensbeispiel erläutern. Zu diesem Zweck sei angenommen, daß n=4, V_s = 13, V= 16 und V/2 = 8 und, daß der Normierungsfaktor des AdditionsVerstärkers 400 1 ist. Der verfahrensmäßige Ablauf wird nachstehend näher beschrieben. Während der Anfangstaktperiode, wenn T₁ hochpegelig ist, liegt die analoge Eingangsspannung V,. durch den Schalter S(1) an der Leitung 398 an. Zunächst ist das digitale Rtickführungssignal auf der Leitung 410 niederpegelig und der Wert der Signale auf den Leitungen 412 und 402 ist gleich Null. Somit besitzt das Differenzsignal am Ausgang der Vergleichsschaltung 418 einen Wert von 13. Der Wert 13 auf der Leitung 416 ist größer als der Wert 8 auf der Leitung 420 und daher ist das Ausgangssignal der Vergleichsschaltung auf der Leitung 422 hochpegelig. Auch das Differenzsignal liegt am Normierungsverstärker 428 an. Das Ausgangssignal des Normierungsverstärkers be-

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sitzt einen Wert von 26 genauso wie das analoge Rückführungssignal auf der Leitung 394.

Während der zweiten Taktperiode hat das Signal auf der Leitung 398 einen Wert von 26, und das Signal auf der Leitung 402 einen Wert von -16.

- 44 -

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- 4^- b*

Daher ist das Differenzsignal auf der Leitung 414 gleich 1o. Das Signal auf der Leitung 416 hat einen Wert von 1o, und das Signal auf der Leitung 42o einen Wert von 8, und somit ist das zweite Bit im digitalen m-Bit-Ausgangswort ebenso hochpegelig wie das digitale Rückführungssignal auf der Leitung 41o. Das Differenzsignal wird durch den Verstärker 428 auf einen Wert von 2o normalisiert und somit wird auch das analoge Rückführungssignal auf der Leitung 394 ebenso bewertet.

Während der dritten Taktperiode hat das Signal auf der Leitung einen Wert von 2o, und das Signal auf der Leitung 4o2 von -16. Somit hat das Differenzsignal einen Wert von 4. Das Signal auf der Leitung 416 hat einen Wert von 4, und das Signal auf der Leitung 42o einen Wert von 8. Daher ist das Signal auf der Leitung 422 niederpegelig und bewirkt, daß das dritte Bit im digitalen n-Bitausgangswort ebenso wie das digitale Rückführungssignal auf der Leitung 41o niederpegelig ist. Das Differenzsignal wird vom Verstärker 428 ebenso wie das analoge Rückführungssignal auf der Leitung 394 auf einen Wert von 8 normalisiert.

Während der vierten Taktperiode ist der Signalwert auf der Leitung 398 8, und der Signalwert auf der Leitung 4o2 O. Somit hat das Differenzsignal auf der Leitung 414 einen Wert von 8. Der Signalwert auf der Leitung 416 ist 8, ebenso wie der Signalwert auf der Leitung 42o, und daher ist das Digitalsignal auf der Leitung 422 hochpegelig. Daraus ergibt sich, daß das vierte Bit des digitalen m-Bitausgangssignals hochpegelig ist. Diese Folge von vier Takten

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erzeugte das richtige digitale n-Bitäquivalenzsignal, d.h. 11o1 ist das Gegenstück zu 13 im binären Digitalcode.

Die einfachste erfindungsgemäß abgeänderte Ausführungsform des seriellen A/D-Umsetzers ist gleich dem Beispiel der Fig. 13 mit einer Ausnahme: Der Normierungsverstärker 428 besitzt einen Normierungsfaktor K, der kleiner ist als 2, jedoch größer als 1. Der serielle Ausgang 424 umfaßt jetzt m+n-Bits. K muß groß genug sein, so daß K^m+n größer ist oder gleich 2ⁿ.

Fig. 14 zeigt einen erfindungsgemäßen seriellen A/D-Rückführungsumsetzer. Der A/D-Umsetzer der Fig. 14 umfaßt den gesamten A/D-Umsetzer der Fig. 13 sowie zusätzliche erfindungsgemäße S.chaltbauteile. Unter Berücksichtigung der vorangehenden Detailbeschreibung des A/D-Umsetzers der Fig. 13 werden beim A/D-Umseter der Fig. nur solche zusätzlichen Schaltbauteile beschrieben, die zur Erläuterung der Erfindung erforderlich and.

Das auf der Leitung 414 als Ausgangssignal des Additionsverstärkers 4oo anliegende Differenzsignal gelangt nun auf eine zusätzliche Leitung 432. Das Differenzsignal auf der Leitung 432 liegt am Eingang eines zweiten Normierungsverstärkers 434 an. Der Normierungsverstärker 434 hat im gezeigten Ausführungsbeispiel einen Normierungs-

es
faktor von 1,/ist jedoch möglich, auch andere Normierungsfaktoren zu wählen, die kleiner sind als 2. Wird ein Normierungsfaktor 1 gewählt, wie im Ausführungsbeispiel, dann ist der zweite Normierungsverstärker 434 gleich einer Direktverbindung zwischen den

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Leitungen 432 und 436.

Zwischen die Ausgänge des ersten und zweiten NormierungsVerstärkers 428,434 sowie den Schalter S(4) ist ein Schalter S(3) gelegt. Der Schalter S(3) ist ein analoger einpoliger Umschalter mit einer Steuerklemme 4 38. An der Steuerklemme 438 liegt das Ausgangssignal eines ODER-Tors 44o, das mit m-Eingangsklemmen bestückt ist. Bei dem erfindungsgemäßen Ausführungsbeispiel liegen an den m-Eingangsklemmen des ODER-Tors 44o die Taktsignale T₁-T an. Die Taktsignale T können aus einem Ringzähler 456 als Funktion des Taktsignals 0 erzeugt werden. Während der den gewählten Taktsigna η n+1 n+m zugeordneten Taktperioden ist das Ausgangssignal des ODER-Tors 44o auf der Leitung 438 hochpegelig. Zu allen anderen Zeitpunkten ist das Signal auf der Leitung 4 38 niederpegelig.

Wenn das Signal an der Steuerklemme 438 niederpegelig ist, koppelt der Schalter S(3) die Leitung 43o, auf welcher das vom Verstärker 428 normalisierte Differenzsignal anliegt, an eine Leitung 442 an. Wenn das Signal an der Steuerklemme 438 hochpegelig ist, koppelt der Schalter S(3) die Leitung 436, auf welcher das vom Verstärker 434 normalisierte Differenzsignal anliegt, an die Leitung 442 an. Diese gibt das normalisierte Differenzsignal in vorbeschtriebener Weise an den Schalter S(4) weiter.

Die Wahl von bestimmten Taktsignalen T bestimmt, in welchen Bitstellungen des digitalen (n+m)-Bitausgangswortes nebeneinander-

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- 47,

-it

liegende Bitsteilen Wiederholungsbits sind. Beim Ausführungsbeispiel der Erfindung bewirkt die Wahl der letzten m-Taktsignale als Eingangssignale des ODER-Tors 44o, daß die letzten m-Bits des digitalen (n+m)-Bitausgangswortes den Stellenwertes des η-ten Bit wiederholen. Andere Bits können ebenfalls als Eingangssignal für das ODER-Tor 44o als Wiederholbits gewählt werden. Somit wird das digitale (n+m)-Bitausgangswort durch die Folge der Bitwerte erzeugt, die an der Klemme 424 des A/D-ümsetzers nach n-m-Taktperioden anliegen.

Der serielle A/D-Rückführungsumsetzer der Fig. 13 gilt als allgemeines Beispiel für mehrere bekannte Arten von seriellen A/D-Rückführungsumsetzern. Unter diesen Arten von Umsetzern ist (1) A/D-Umlauf umsetzer mit EinzeJ. verstärker, (2) A/D-Umlauf umsetz er mit Doppelverstärker und (3) A/D-Umsetzer für Ladungsausgleich. Diese drei Umsetzerarten sind mit ihrer unveränderten nicht erfindungsgemäßen Ausführungsform im zweiten der vorstehend angezogenen Artikel von Schmid beschrieben.

C. A/D-Kaskadenumsetzer

Fig. 15 ist ein erfindungsgemäßer A/D-Kaskadenumsetzer. Er setzt ein analoges Eingangssignal auf einer Leitung 464 in ein entsprechendes digitales (n+m)-Bitausgangswort parallel auf Leitungen 488 oder seriell auf einer Leitung 49o um.

Der A/D-Kaskadenumsetzer umfaßt einen Abtasthaltekreis 462, an welchem das analoge Ehgangssignal von der Leitung 464 her anliegt.

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-y-n

Der Abtasthaltekreis 462 wird durch ein Taktsignal 0 gesteuert, das über eine Leitung 468 an ihm anliegt, welche die Verbindung mit einer Taktsignalleitung 47o herstellt.

Der A/D-Kaskadenumsetzer umfaßt eine Anzahl von einzelnen A/D-Einzelbitumsetzungsstufen A/D (1), A/D (2), ... A/D (N), ... A/D (m+n) Für jedes Bit im digitalen (n+m)-Bitausgabewort gibt es eine A/D-Einbitumsetzungsstufe.

Die Anschlüsse für die einzelnen n+m-Stufen können anhand der ersten ümsetzungsstufe A/D (1) beschrieben werden. An der ersten Umsetzungasbufe liegt eine gleiche aufgelistete analoge Eingangsspannung V₁ über eine Leitung 476 (1) her an, die in diesem Augenblick gleich ist dem analogen Eingangssignal V₃.. Eine Bezugsspannung V/2 auf einer Leitung 472 gelangt an eine Leitung 474(1) und liegt an der ümsetzungsstufe A/D (1) an. Der der Ümsetzungsstufe entsprechende Bitwert wird an eine Leitung 478(1) abgegeben. Eine weitere Ausgangsleitung 476(2) führt das analoge Eingangssignal V₂ zur nächsten Einzelbitumsetzungsstufe.

Zusammengefaßt arbeitet der A:D-Kaskadenumsetzer wie folgt. An der ersten Einzelbitumsetzungsstufe A/D (1) wird das analoge Eingangssignal V₁ mit dem Bezugssignal V_R/2 verglichen, um zu ermitteln, ob die erste Bitstelle eine binäre 1 oder O ist. Ist das analoge Eingangssignal V₁ größer als V-,/2, so ist der Bitwert für diese Stelle gleich 1. Umgekehrt, wenn V„/2 größer ist als V₁, dann ist

x\ I

der Bitwert dieser Stelle gleich O. Bei einer normalen binären

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Ausführungsform des A/D-Kaskadenumsetzers wird das Bezugssignal V„/2 vom analogen Eingangssignal subtrahiert, wenn der Bitwert 1 ist, und die Differenz wird mit 2 multipliziert, um ein analoges Eingangssignal für die nächste Einzelbitumsetzungsstufe zu ergeben.

Fig. 16 zeigt den inneren Aufbau einer Einzelbitumsetzungsstufe der Fig. 15 in normaler Binärform. Fig. 16 zeigt η Einzelbitumsetzungsstufen des in Fig. 15 dargestellten A/D-Kaskadenumsetzers.

Nachstehend ist als Beispiel eine binäre Einzelbitumsetzungsstufe A/D (i) beschrieben. Die analoge Eingangsspannung V₁ der vorausgehenden Einzelbitumsetzungsstufe liegi^tiber eine Leitung 476 (i)an. Die Bezugsspannung V_n/2 liegt über eine Leitung 474 (i) an. Eine Vergleichsschaltung 496 besitzt eine positive Eingangsklemme 492, an welcher die analoge Eingangsspannung V. anliegt sowie eine negative Eingangsklemme 494, an welcher die Bezugsspannung V_R/2 anliegt. Die Vergleichsschaltung 496 erzeugt ein digitales Ausgangssignal, dessen Wert von den relativen Größen seiner Eingangssignale abhängt. Wenn der Signalwert an der Eingangsklemme 492 den Signalwert an der Eingangsklemme 494 übersteigt, dann ist das digitale Ausgangssignal der Vergleichsschaltung hochpegelig und auf einer Leitung 478 (i) erscheint die binäre 1. Wenn andererseits der Signalwert an der Eingangsklemme 494 den Signalwert an der Eingangsklemme 492 übersteigt, ist das digitale Ausgangssignal der Vergleichsschaltung 496 niederpegelig und auf der Leitung 478 (i) erscheint eine binäre O.

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Der Kontakt eines einpoligen Umschalters 498 wird durch das digitale Ausgangssignal der Vergleichsschaltung gesteuert. Wenn das Ausgangssignal der Vergleichsschaltung hochpegelig ist, koppelt der Kontakt 498 eine Leitung 5oo/ auf welcher Bezugsspannung V_n/2,

κ.

an eine Leitung 5o2 an, welche die negative Eingangsklemme eines Summierkreises 5o4 darstellt. Wenn das digitale Ausgangssignal der Vergleichsschaltung 496 niederpegelig ist, bleibt der Kontakt 498 offen.

Am positiven Eingang des Summierkreises 5o4 liegt auch die analoge Eingangsspannung V. über die Leitung 476 (i) an. Der Summierkreis 5o4 gibt ein Signal an eine Leitung 5o6 ab, welches die Differenz zwischen den an seinem positiven und negativen Eingang anliegenden Signalwerten ist.

Ein Normierungsverstärker 5o8 erhält das Signal auf der Leitung 5o6 und erzeugt ein Ausgangssignal auf der Leitung 476 (i), welches das doppelte Eingangssignal ist. Dieses Signal dient dann als das analoge Eingangssignal V.+1 für die nächste Einbitumsetzungsstufe A/D (i+1).

Er£Lndungsgemäß können m-Einzelbitumsetzungsstufen etwas modifiziert werden, um Bits zu erzeugen, deren Bit den Stellenwert der Bits der niedrigsten der anderen η-Stufen wiederholen. Im A/D-Kaskadenumsetzer der Fig. 15 ist m gleich 2, und die letzten beiden Bits sollen das n-te Bit wiederholen. Die beiden ümsetzungsendstufen A/D (N+1) und A/D (N+2) stellen den erfindungsgemäßen Innenaufbau der Fig. 17 dar.

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Fig. 17 zeigt eine ümsetzungsstufe A/D (n+i) und ist gegenüber der Umsetzungsstufe der Fig. 16 leicht abgeändert. Vor allem hat der Normalisierungsverstärker 5o8' einen anderen Normalisierungsfaktor. In diesem Fall ist der unterschiedliche Normalisierungsfaktor 1, obwohl andere Normalisierungsfaktoren kleiner als 2 möglich sind. Die Verwendung eines Verstärkers 5o8' mit einem Normalisierungsfaktor von 1 ist gleich mit einer Direktverbindung der Leitungen 5o6 und 476 (n+i+1).

In Fig. 15 führt jede Einzelbitumsetzungsstufe eine Einzelbitumsetzung für ihre Bitstelle während des ersten Teils der Taktperiode durch. Während des zweiten Teils der Taktperiode werden die auf den Leitungen 478 anliegenden Bitwerte in einen N+2-Bit-Zwischen- oder Pufferspeicher 486 über eine Anzahl sich schließender Schalter eingegeben. Jeder Einzelbitumsetzungsstufe ist ein einpoliger Ein-Aus-Schalter zugeordnet. Der Kontakt 482 des Schalters wird durch das Ausgangssignal der Taktinversionsschaltung 48o gesteuert. Die Inversionsschaltung 48o empfängt das Taktsignal 0 über eiie Leitung 47o und invertiert es. Das Ausgangs signal der Inversionsschaltung 48o ist während des ersten Teils der Taktperiode niederpegelig, wenn 0 hochpegelig ist, und während des zweiten Teils der Taktperiode hochpegelig, wenn 0 niederpegelig ist. Wenn der Inversionswert von 0 hochpegelig ist, schließt der Schaltkontakt 482 und koppelt die Leitungen 478 an ihre entsprechenden Leitungen 484 an. Das Schließen des Schalters bewirkt, daß der Bitwert auf der Leitung 478 in eine entsprechende Stufe des N+2-Bit-Zwischenspeichers 486 eingegeben wird. Das digitale

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(n+m)-Bitausgabewort im Sondercode kann in paralleler Form von den Leitungen 488 oder in serieller Form von der Leitung 49o abgegriffen werden.

Der vorbezeichnete A/D-Kaskadenumsetzer ist in seiner nicht erfindungsgemäßen und ungeänderten Form im dritten der vorstehend angezogenen Artikel von Schmid beschrieben.

V. Prozessorgesteuerte Anlage

Fig. 19 zeigt einen prozessorgesteuerten A/D-Umsetzer nach dem A/D-Umsetzer der Fig. 1. Der A/D-Umsetzer wird durch eine zentrale Recheneinheit CPU) 522 gesteuert, welche ein handelsüblicher Mikroprozessor oder ein Kleinrechner sein kann. Die Oaten werden zwischen der Zentraleinheit 522 und den von dieser gesteuerten Einheiten über drei Sammelschienen ausgetauscht: eine Steuersammelschiene 524C, eine Adressensammelschiene 524A sowie eine Datensammelschiene 524B. Dies ist in Übereinstimmung mit der herkömmlichen Computertechnik.

Das in digitale Binärform zu verwandelnde analoge Eingangssignal liegt auf einer Leitung 528 an. Das Signal liegt an einem Analog/ Digitalumsetzer 526 an, der ein beliebiger der vorstehend beschriebenen Typen sein kann und sich für die Erfindung eignet. Das Ausgangssignal des A/D-Umsetzers 52 6 ist das digitale (n+m)-Bitwort im Sondercode. Ein von der Zentraleinheit 522 gesteuerter Puffer bildet einen Zwischenspeicher für das digitale (n+m)-Bitwort.

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Das digitale (n+m) -Bitwort im Sondercode wird in ein entsprechende?, digitales n-Bitwort im digitalen Binärcode mit Hilfe einer Tabelle übersetzt, die in einem programmierbaren Festwertspeicher (PROM) 532 gespeichert ist. Die Zentraleinheit 522 verwendet ein digitales (n+m)-Bitwort als Adresse für das entsprechende n-Bitwort im digitalen Binärcode. Nach Abruf des digitalen binären n-Bitwortes wird dieses durch die Zentraleinheit an eine Ausgabestelle 534 übertragen. Das gewünschte n-Bitwort im digitalen Binärcode erscheint am Ausgangskabel 536 der Ausgabestelle 534.

Ein Verfahren, das digitale Binärcodewort zu erhalten, besteht darin, die Differenz zwischen dem dem n-Bitwort entsprechenden (n+m)-Bitwort und dem n-Bitwort zu speichern. Diese Differenz wird dann vom n+m-Bitwort abgezogen, um das entsprechende n-Bitwort zu erhalten.

Ein weiteres Verfahren zur Gewinnung des digitalen Binärcodewortes besteht darin, den programmierbaren Festwertspeicher 532 in zwei Tabellen aufzuteilen: Eine für jede Hälfte des (n+m-)Bitzugriffwortes. Jede Hälfte des digitalen (n+m)-Bitwortes dient dann dazu, ein digitales n-Bitwort abzurufen, welches das richtige n-Bitwort ist, wenn die andere Hälfte des digitalen (n+m)-Bitwortes insgesamit 0 wäre. Diese beiden digitalen n-Bitwörter werden zusammenaddiert, um das richtige dem vollständigen digitalen fa+iti) -Bitwort entsprechende n-Bitwort zu erhalten. Dies bietet große Einsparungen an Speicherraum gegenüber einer Tabelle mit allen 2ⁿ ±> er Imitationen des n+m-Bitwortes. Auch jeder Tabelleneintrag kann ein (n+p)-Bitwort umfassen, wobei ρ gleich 1 ist oder mehr. Das ergibt eine hö-

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. γ- η

here Übersetzungsgenauigkeit. Dieses Verfahren kann auf eine beliebige Anzahl von eigenen Tabellen ausgedehnt werden, die einzeln unter Verwendung eines Teiles des digitalen (n+m)-Bitwortes abgerufen werden. Im Grenzfall gäbe es n+m-Tabellen, die jeweils zwischen zwei Einträgen angeordnet werden. Hierbei kann ein Eintrag in jede Tabelle immer O sein und braucht nicht eigentlich gespeichert zu werden. Das richtige n-Bitwort erhielte man dann durch Addition aller n+m des aus den Tabellen gewonnen (n+p)-Bitwortes.

Fig. 2o zeigt einen prozessorgesteuerten D/A-Umsetzer nach dem Muster des D/A-ümsetzers der Fig. 2. Dieser D/A-Umsetzer setzt ein digitales n-Bitbinärsignal auf dem Kabel 548 in ein gleichwertiges Analogsignal auf einer Leitung 556 um.

Der D/A-Umsetzer umfaßt eine Zentraleinheit CPU 542. Die Daten werden zwischen der Zentraleinheit 542 und von dieser gesteuert und den Einzelgeräten durch eine Gruppe von Sammelschienen übertragen. Eine Steuersammelschiene 544C, eine Adressensammelschiene 544A und eine Daten sammelschiene 544D.

Ein Puffer 546 empfängt das digitale n-Bitbinärsignal auf dem Kabel 548 und bietet ihm einen Zwischenspeicher.

Das digitale n-Bitsignal wird in ein entsprechendes digitales (n+m) Bitwort in einem Sondercode durch eine Tabelle in einem programmierbaren Festwertspeicher (PROM) 549 übersetzt. Das digitale n-Bitbinärwort dient als Adresse für das im Festwertspeicher 549 ge-

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speicherte digitale (n+m)-Bitbinärwort. Die anderen Verfahren für die vorstehend erläuterte Übersetzung von (n+m)-Bit in η-Bit gilt analog für die Umsetzung von η-Bit in (n+m)-Bit.

Ein D/A-Umsetzer 55o, der einer der vorstehend beschriebenen Typen sein und erfindungsgemäß eingesetzt werden kann, wird von der Zentraleinheit 542 gesteuert. Der D/A-Umsetzer 55o setzt das digitale fri+m)-Bitwort in ein gleichwertiges Analogsignal um und gibt es an eine Leitung 552 ab.

Das Äquivalent der Analogsignale auf der Leitung 552 liegt an einem Stellglied 554 an, der ein verstärktes oder anderweitig modifiziertes Analogsignal über eine Leitung 556 an ein Analoggerät abgibt..

VI. Kalibrierungsverfahren

Es wurden eine Anzahl von Verfahren zur Kalibrierung eines erfindungsgemäßen D/A-Umsetzers entwickelt, um die Beziehung zwischen dem für jeden Umsetzer einzigen Sondercode und dem normalen digitalen Binärcode herzustellen. Drei dieser Verfahren sind in Ablaufdiagrammen der Fig. 21,22,23 dargestellt. Anschließend folgt die Beschreibung eines jeden Verfahrens.

Fig. 21 zeigt ein erstes Verfahren zur Kalibrierung eines erfindungsgemäßen A/D-Umsetzers. In Stufe 558 wird ein analoges Meßsignal erzeugt.

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In Stufe 566 wird ein äquivalentes digitales n-Bitbinärwort analytisch für den bekannten Wert des Meßsignals ermittelt. Es kann auch ein hochpräziser η-Bit A/D-Umsetzer für den gleichen Zweck verwendet werden.

In Stufe 568 liegt das analoge Meßsignal an einem erfindungsgemäßen A/D-Umsetzer an. Das Ausgangssignal des Umsetzers ist ein einzig diesem Umsetzer zugeordnetes digitales (n+m)-Bitwort im Sondercode.

In Stufe 574 dient das aus der Stufe 566 entstehende n-Bitwort sowie das aus der Stufe 568 entstehende (n+m)-Bitwort als Tabelleneintrag und Tabellenadresse, um einen Eintrag in die Anzeigetabelle zur Übersetzung von Digitalwörtern zu erzeugen.

Am Entscheidungspunkt 576 wird geprüft, ob alle Analogsignale geprüft worden sind. Bei"ja" ist die Kalibrierung vollendet, und der YES-Weg wird bis zur Klemme 578 eingehalten. Bei"nein* wird der NO-Weg zurück zur Stufe 558 verfolgt, wo ein neues Analogmeßsignal mit einem eng kontrollierten Wert erzeugt wird. Die

wird

Größe dieses neuen Meßsignals/gegenüber dem vorangegangenen Meßsignal um eine Größe geändert, die gleich dem Wert des η-ten Bits im digitalen n-Bitbinärwort ist. Dieser Zyklus wird dann mehrere Male wiederholt, bis ein vollkommener Satz von analogen Signalwerten erzeugt ist und die Umsetzung von allen möglichen (n+m) Bitwörtern in das entsprechende Bitwort durchgeführt ist.

Fig. 22 ist ein Flußdiagramm mit einem anderen Verfahren der KaIi-

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ORIGINAL INSPECTED

- \\„ 292255Q

brierung eines erfindungsgemäßen A/D-ümsetzers. Im allgemeinen besteht die Lösung darin, ein am Umsetzer anliegendes Analogsignal so lange nachzustellen, bis genau ein Bit des digitalen (n+m)-Bitausgangswortes gleich 1 ist. Der dieses Ausgangssignal erzeugende Analogwert wird dann notiert, und die Bitstelle mit der einzigen binären 1 wird im Verhältnis zu dem Analogwertstellenwert entsprechend eingeordnet.

In Stufe 58o wird eine als Bit NO bezeichnete Zählvariable auf 1 eingestellt. Der Verfahrensfluß gelangt dann auf der Stufe 584 zu einer Wiederholschleife. Auf Stufe 584 liegt ein analoges Prüfsignal an A/D-Umsetzer an. Auf Stufe 588 wird das analoge Meßsignal in das entsprechende digitale (n+m)-Bitwort im Sondercode unter Verwendung des kalibrierten Umsetzers verwandelt.

Im Entscheidungsschritt 592 wird das digitale (n+m)-Bitwort geprüft, um zu ermitteln, ob alle Bitstellen mit Ausnahme der durch die BIT NO gleich 0 sind. Wenn nicht, wird der NO-Weg zur Stufe 584 zurückverfolgt, auf welcher das analoge Meßsignal nachgestellt wird. Wenn ein höheres als das gewünschte Bit 1 ist, wird das analoge Meßsignal verkleinert. Wenn das gewünschte Bit und alle höheren Bits 0 sind, wird das analoge Testsignal verstärkt. Wenn das gewünschte Bit 1 ist, alle höheren Bits sind 0 und ein niedrigeres Bit ist 1, dann wird das analoge Meßsignal verringert. Nach Einstellung des analogen Meßsignals werden die Stufen 584,588 wiederholt, bis der Entscheidungsschritt 592 erfüllt ist.

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Nach Erfüllung des Entscheidungsschrittes 592 wird der YES-Weg bis zur Stufe 598 verfolgt. Auf der Stufe 598 wird der Wert des analogen Testsignals, der den Entscheidungsschritt 592 für diese BIT-NO erfüllte, erhalten. Auf Stufe 6o2 wird BIT NO gleich BIT NO+ 1 in Vorbereitung der Wiederholung der Schleife gemacht.

Im Entscheidungsschritt 608 wird die Zählvariable BIT NO nochmals anhand der Gesamtzahl der Bits, d.h. n+m, geprüft. Wenn BIT NO kleiner ist als oder gleich ist n+m, wird der NO-Weg vom Entscheidungsschritt 6o8 zur Stufe 584 verfolgt. Die Stufen 584 bis 598 werden dann wiederholt, bis jede Bitstelle stellenwertentsprechend als analoger Signalwert eingeordnet wird. Wird der Entscheidungsschritt 6o8 erfüllt, wird der YES-Weg zur Stufe 614 verfolgt.

Auf der Stufe 614 wird eine Anzeigetabelle für Umsetzung des digitalen (n+m)-Bitsondercodes ii einen digitalen n-Bitbinärcode auf der Grundlage der vorher ermittelten Signalwerte der Bitts im digitalen (n+m)-Bitsondercode erzeugt. Für jeden möglichen digitalen (n+m)-Bitcode wird die Summe der Analogsignalwerte entsprechend einem Bit im Code berechnet. Der binäre n-Bitcode entsprechend dieser Analogsumme wird dann ermittelt und in die Tabelle eingetragen.

Fig. 23 ist ein Ablaufplan für ein anderes Verfahren zur Kalibrierung eines erfindungsgemäßen A/D-Umsetzers. Zusammengefaßt verlangt das Verfahren die Verwendung einer vorgegebenen Probe von analogen Prüfsignalwerten, um im Sondercode entsprechende digitale fc+m)-Bitwörter zu erzeugen. Die Anzahl der analogen Probesignale ist

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erheblich geringer als 2ⁿ, d.h. die Anzahl aller möglichen einzelnen Meßsignale. Dann werden die Ergebnisse der Probenumsetzungen statistisch analysiert, um die Umsetzung zwischen dem Sondercode und dem digitalen Binärcode zu entwickeln.

Auf Stufe 62o wird der Wert des analogen Meßsignals von einer statistischen Probe solcher analoger Meßsignalwerte gewählt. Auf Stufe 624 liegt das ausgewählte analoge Meßsignal an den zu kalibrierenden A/D-ümsetzer an, um im digitalen Sondercode ein (n+m)-Bitwort zu erzeugen. Auf Stufe 628 wird das sich ergebende digitale (n+m)-Bitwort für diesen analogen Meßwert sichergestellt.

Am Entscheidungsschritt 632 wird gefragt, ob alle analogen Meßsignale der statistischen Probe geprüft worden sind. Ist dies nicht der Fall, wird der NO-Weg zur Stufe 62o zurückverfolgt, und das Unterprogramm wird solange wiederholt, bis alle Proben geprüft worden sind.

Ist der Entscheidungsschritt 632 erfüllt, wird der YES-Weg zur Stufe 638 verfolgt. Auf der Stufe 638 wird eine statistische Analyse der gespeicherten digitalen (n+m)-Bitwörter im Sondercode durchgeführt, um den Analogwert einer jeden Bitstelle (n+m)-Bitsondercode zu ermitteln. Z.B. können die Bitwerte mit dem Verfahren der kleinsten Quadrate ermittelt werden, das in F.B. Hildebrand: Introduction to Numerical Analysis (Einführung in die numerische Analyse), Kap. 7, N.Y., McGraw-Hill, 1956, angegeben ist. Eine lineare Kombination von binär bewerteten Funktionen sind

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-_ ίΐ 292255Q

kleinste an die gemessenen Analogwerte angepaßte Quadrate. Die Binärwertfunktionen sind Bits des digitalen (n+m)-Bitwortes. Die linearen Kombinationsbeiwerte sind die Analogwerte von den ermittelten Bits. Dieses Verfahren dient zur Ausmittelung von kleinen, zufälligen Meß- und Umsetζerfehlerη und somit zur Erzielung genauerer Ergebnisse.

Auf Stufe 642 wird eine Anzeigetafel erzeugt, auf welcher der digitale Sondercode in den digitalen Binärcode aufgrund der Resultate der statistischen Analyse der Stufe 638 umgesetzt wird. Dies ist der gleiche Schritt wie die Stufe 614 der Fig. 22.

Die anhand der Kalibrierung eines erfindungsgemäßen A/Dümsetzers beschriebenen Kalibrierungsverfahren können analog auch auf die Kalibrierung eines erfindungsgemäßen D/A-Umsetzers angewandt werden.

Die bevorzugte Kalibrienngsform für einen D/A-Umsetzer ist direkt analog dem anhand der Fig. 22 beschriebenen Verfahren der Einzelbiteinstellung. Im Falle einer D/A-Kalibrierung umfaßt das Verfahren die folgenden Schritte:

Zunächst gelangt ein digitales (n+m)-Bitwort, das mit Ausnahme einer einzigen Bitstelle nur Nullen aufweist, als Eingangssignal an einen erfindungsgemäßen D/A-Umsetzer. Dies ergibt ein analoges Ausgangssignal mit einem Wert, der den Stellenwert der Nicht-Null-Bitstelle des Eingangswortes darstellt.

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Dieser Analogwert liegt dann an einem genauen n-Bit-A/D-Umsetzer an, um ihn in ein n-Bitausgangswort zu übersetzen. Das sich ergebende n-Bitausgangswort, welches die n-Bitdarstellung des (n+m)-Biteingangswortes ist, wird sichergestellt. Dieser A/D-Präzisionsumsetzer kann auch n+p-Bits haben, worin ρ gleich 1 ist, 2 oder mehr. Dies bietet eine höhere Genauigkeit bei der Kalibrierung.

Dann wird ein anderes eigenes digitales (n+m)-Bitwort mit Nullen in allen mit Ausnahme einer Bitstelle gewählt. Die Folge wiederholt sich beginnend mit dem Anfangsschritt.

Wenn alle möglichen einzelnen digitalen n+m-Eingangswörter anliegen, wird eine Tabelle auf der Basis der Daten erzeugt, welche jede Bitstelle des digitalen (n+m)-Bitcodes zu einem entsprechenden digitalen n-Bitwort in Beziehung setzt. Diese Tabelle kann in zwei Teile unterteilt werden, um Speicherraum zu sparen, wie es vorstehend unter dem Abschnitt "Prozessorgesteuerte Anlagen" beschrieben wurde.

Wenn ein erfindungsgemäßer A/D- oder ein D/A-ümsetzer auf einer integrierten Schaltung ausgeführt werden soll, ist es nicht allzu lästig, die in den Fig. 21,22,23 dargestellten Kalibrierungsverfahren für jede erzeugte integrierte Schaltung durchzuführen. Praktisch wird jede im Großserienverfahren hergestellte integrierte Schaltung normalerweise erschöpfend durch automatische Meßverfahren durchgemessen. Die vorstehend beschriebenen Kalibrierungsverfahren können in das normale Meßverfahren eingebaut werden.

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Die vorstehend beschriebenen Ausführungsbeispiele der Erfindung können leicht durch Modifizierung bekannter Umsetzertypen durchgeführt werden. Wie jedoch in der Beschreibung festgestellt wurde, kann die Erfindung auch auf ein allgemeineres Niveau angehoben werden, auf welchem die einzige Begrenzung für den Sondercode darin besteht, daß jeder des durch einen normalen n-Bitcode dargestellte Analogwert im Bereich auch genau durch einen (n+m)-Bitsondercode dargestellt werden kann. Außer den vorstehend beschriebenen Ausführungsbeispielen sind auch weitere möglich, ohne den Ra,hmen der Erfindung zu verlassen.

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Leerseite

Claims (1)

1. Patentansprüche

   1. Verfahren zur Umsetzung von Daten zwischen einem vorgegebenen Format in Digitalcode und einem Analogformat, dadurch gekennzeichnet, daß es die folgenden Schritte iimfaßt:

   a) Bestimmung eines digitalen Sondercodeformats mit einer größeren Anzahl von Bits je Digitalwort als das vorgegebene digitale Codeformat,

   b) Entwicklung einer Analogie zwischen dem digitalen Sondercodeformat und dem vorgegebenen Digitalcodeformat,

   c) Umsetzung der Daten vom Ausgangsformat in das digitale Sondercodeformat und

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   d) Umsetzung der Daten vom digitalen Sondercodeformat in das endgüLtige Format.

   2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das vorgegebene Digitalcodeformat in der Form eines digitalen N-Bit-Wortes auftritt, worin die Stellenwertentsprechung eines jeden Bits im digitalen N-Bit-Wort von seiner Bitstelle abhängt sowie dadurch, daß das digitale Sondercodeformat in der Form eines (n+m)-Bitwortes auftritt, in welchem die Stellenwert entsprechung eines jeden Bits in digitalen (n+m)-Bitworts von seiner Bitstelle abhängt.

   3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß η Bits des (n+m)-Bitwortes vergleichbar steilenwert-entsprechend mit den η-Bits des n-Bitwortes angeordnet sind sowie dadurch, daß m Bits stellenwertentsprechend mit mindestens einem ausgewählten Bit der η-Bits des (n+m)-Bitwortes angeordnet sind.

   4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das vorgegebene Digitalcodeformat ein digitale Binärcode ist, in welchem jede Bitstelle auf eine Bitstelle der nächst kleineren Größenordnung um den Faktor 2 in Bezug steht.

   5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die m-Bits des (n+m) Bitwortes Wiederholungen der ausgewählten Bits niedrigerer Größenordnung der η-Bits sind.

   -3-

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   6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die m-Bits des (n+m)-Bitwortes Wiederholungen des Bits der niedrigsten Größenordnung der η-Bits sind.

   7. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß jedes Bit des (n+m)-Botwortes auf die Bitstelle der nächst kleineren Größenordnung um einen Faktor in Beziehung steht, der kleiner ist als 2, jedoch größer ist als 1.

   8. Verfahren nach Anspruch 1 zur Umsetzung eines digitalen Wortes in einem digitalen n-Bitwortcode in ein gleichwertiges Analogsignal, worin die Stellenwertentsprechung eines jeden Bits des digitalen n-Bitwortcodes von seiner Bitstelle abhängt, dadurch gekennzeichnet, daß es die folgenden Arbeitsgänge umfaßt: überseztung des digitalen n-Bitwortes in ein entsprechendes Wort ii einem digitalen (n+m)-Bitwortsondercode, in welchem die Stellenwertentsprechung eines jeden Bits des digitalen (n+m)-Bitwortcodes von seiner Bitstelle abhängt sowie dadurch, daß das digitale Wort im digitalen (n+m)-Bitwortsondercode in ein äquivalentes Analogsignal umgesetzt wird.

   Cs\ Gerät zur Umsetzung eines Digitalwortes in einem digitalen n-Bitwortcode in ein äquivalentes Analogsignal, wobei die Stellenwertentsprechung eines jeden Bits des digitalten n-Bitwortcodes von seiner Bitstellung abhängt, dadurch gekennzeichnet, daß es folgende Baugruppen umfaßt: Eine Uber-

   -4-

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   Setzungseinrichtung (32) zur Umsetzung des digitalen n-Bitwortes in ein entsprechendes Wort in einem digitalen (n+m)-Bitwortsondercode in welchem die Stellenwertentsprechung eines jeden Bits in digitalen (n+m)-Bitwortcode von seiner Bitstellung abhängt sowie dadurch, daß ein Umsetzer (38) in Abhängigkeit von einem Digitalwort im digitalen (n+m)-Bitwortsondercode das digitale fn+m)-Bitwort in ein äquivalentes Analogsignal umsetzt.

   10. Cerät nach Anspruch 9, dadurch gekennzeichnet, daß es eine Steuerlogik (74 (2), (114) ) zur Aufnähme eines Digitalwortes im n-Bitcode umfaßt, sowie dadurch, daß die Steuerlogik das digitale Bitwort in n-Bitcode der Übersetzungseinrichtung (32) einspeist, daß entsprechende digitale (n+m)-Bitwort erhält und es an den Umsetzer (38) anlegt.

   11. Gerät nach Anspruch 9,dadurch gekennzeichnet, daß die Übersetzungseinrichtung (32) eine adressierbare Speicheranordnung (549) enthält, deren Adressen für jedes Element der Anordnung als ein einzigartiges digitales n-Bitcodewort gekennzeichnet ist sowie dadurch, daß jedes Element der Anordnung (549) das seiner n-Bitwortadresse entsprechende digitale (n+m)-Bitcodewort enthält.

   12. Gerät nach Anspruch 9, dadurch gekennzeichnet, daß die Übersetzungseinrichtung (32) ein adressierbare Speicheranordnung (549) umfaßt, dp;reu einr.nlne /dressenstellen als ein einzigartiges digitalen η <- " ■ -.-■-^-"---.rt ausgebildet Bind sowie da-

   ■■'ti·; < > ι. \ ! 0 7 fl 1 ~^b~

   durch, daß der adressierbare Speicher (549) die Differenz zwischen dem den n-Bitwort entsprechenden digitalen (n+m)-Bitcodewort und dem n-Bitwort enthält.

   13. Gerät nach Anspruch 9, dadurch gekennzeichnet, daß die Übersetzungseinrichtung (32) zwei oder mehrere adressierbare Speicheranordnungen (549) enthält sowie dadurch, daß jeder Speicheranordnung (549) ein anderer Teilsatz der n-Bits im digitalen n-Bitcodewort zugeordnet ist, ferner dadurch, daß jede Adressenstelle in jeder Speicheranordnung (549) als ein einzigartiger Code für den entsprechenden Teilsatz der η-Bits ausgebildet ist, sodann dadurch, daß jedes Element einer jeden Anordnung (549) das den Bits in dieser Adresse entsprechende digitale (n+m)-Bitcodewort enthält sowie dadurch, daß die beiden oder mehrere von den beiden oder mehreren Speicheranordnungen (549) abgerufenen (n+m)-Bitcodewörter kombiniert werden, um das dem vollständigen digitalen n-Bitcodewort entsprechende (n+m)-Bitcodewort zu erhalten.

   14. Gerät nach Anspruch 11, 12 oder 13, dadurch gekennzeichnet,

   en
   daß die Speicheranordnung/programmierbare Festwertspeicher

   (PROM) (549) umfassen.

   15. Gerät nach Anspruch 9, dadurch gekennzeichnet, daß das digitale (n+m)-Bitwort dem Umsetzer (38) in paralleler Form eingegeben wird, sowie dadurch, daß der Umsetzer (38) folgende Baugruppen umfaßt: Ein Umsetzernetz wird mit einer Anzahl

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   von Umsetzerstufen (IN (1), IN (2), IN (3), IN (NO) IN (N1) (IN,(N,N)), die der Anzahl der n+m-Bits gleich ist, ferner dadurch, daß jede Stufe (IN (1), IN (2)...) einer Bitstelle zugeordnet ist und den Bitsignalwert für diese Stelle erhält sowie ein Signal abgibt, das proportional der Stellenwertentsprechung einer zugeordneten Bitstellung und dem Bitsignalwert normalisiert ist, und schließlich dadurch, daß am Signaleingang eines Addierwerkes (84„104) die Signale der verschiedenen Umsetzerstufen anliegen, um die normierten Signale zu addieren und ein äquivalentes Analogsignal zu erzeugen.

   16. Gerät nach Anspruch 15, dadurch gekennzeichnet, daß die einzelnen Umsetzerstufen (IN (1), IN (2)...) Schalter (S (1), S (2), S (3)... (S (N,0), (S (N,M), die in Abhängigkeit vom Signalwert des dieser Stufe zugeordneten Bits die Stufe beaufschlagen, um ein Signal zu geben, wenn der Bitwert eine erste Eigenschaft besitzt und die Stufe vonder Abgabe

   des Signals sperrt, wenn der Bitwert eine zweite Eigenschaft besitzt.

   17. Gerät nach Anspruch 15, dadurch gekennzeichnet, daß die Umsetzerstufen (IN (1), IN (2)...) Normalisierungseinrichtungen (80,82 (1), (82 (2)...) umfassen, um den dieser Stufe zugeordneten Bitwert stellenwertentsprechend einem Analogsignal anzupassen, dessen Wert proportional der Stellenwertzurodnung der Bitstelle ist.

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   COPY

   18. Gerät nach Anspruch 9, dadurch gekennzeichnet, daß das digitale (n+m)-Bitwort dem Umsetzer (38) seriell eingespeist wird sowie dadurch, daß der Umsetzer (38) folgende Baugruppen umfaßt: Einen ersten Schalter (S (1)), der in Abhängigkeit von jedem an ihn seriell anliegenden Bit des (n+m)-Bitwortes ein Bezugssignal durchsteuert, wenn das anliegende Bit einen bestimmten Schaltpegel aufwefet, ferner ein Addierwerk (178) dessen erster Eingang (176) an den ersten Schalter (S (1)) zur Aufnahme des Bezugssignals gekoppelt ist sowie einen zweiten Eingang (180) zur Aufnahme eines Rückführungssignals, um die Signale an seinem ersten (176) und zweiten Eingang (180) zu addieren und ein Summensignal zu erzeugen, weiter eine Normalisiereinrichtung (184), welche in Abhängigkeit vom Summensignal dieses bei Ansteuerung um einen ersten Normalisierungsfaktor normalisiert, sodann eine zweite Normalisierungseinrichtung (188), welche in Abhängigkeit vom Summensignal dieses bei Ansteuerung um einen zweiten Nor malisierungsfaktor normalisiert, einen zweiten Schalter (S (2)), der in Abhängigkeit von der Größenordnung des am ersten Schalter (S (1)) anliegenden Bit die erste Normalisierungseinrichtung (184) ansteuert, um vorgewühlte Bits des digitalen (n+m)-Bitwortes auszuwählen und die zweite Normalisierungseinrichtung (188) ansteuert, um die anderen komplementären Bits des (n+m)-Bitwort auszuwählen,ferner einen Spefcher (204), der in Abhängigkeit vom Schaltzustand des zweiten Schalters (S (2)) das Ausgangssignal dar Normalisierungseinrichtunn (184) , an welcher dass Sumimuisignal anliegt, speidheit «sowie einen dritten rchnlte.r (S(H)) ru»

   909Oi)(J/07 9 1 ~'"

   copy

   für jedes anliegende Bit abwechselnden Ankopplung des Speicher (204) an die Normalisierungsvorrichtung (184), an welcher das Summensignal anliegt, und an den Rückführungseingang (180) des Addierwerkes (178), wodurch das Ausgangssignal des Speichers (204) nach dem (n+m)—ten Bit das äquivalente Analogsignal darstellt.

   19. Gerät nach Anspruch 18, dadurch gekennzeichnet, daß der erste Normalisierungsfaktor 0,5 und der zweite Normalisierungsfaktor 1,0 ist.

   20. Gerät nach Anspruch 18, dadurch gekennzeichnet, daß die vorgewählten Bits der (n+m) Bits n-Anfangsbits sind und die anderen komplementären Bits der (n+m)Bits die letzten m-Bits sind.

   21. Gerät nach Anspruch 18, dadurch gekennzeichnet, daß ein Schalttor (194) in Abhängigkeit von einem Taktsignal (T) arbeitet, das das Anliegen der komplementären Bits der (n+m) Bits des Digitalwortes anzeigt, um den zweiten Schalter (S (2)) anzusteuern, damit dieser das Summensignal für dieses Bit der zweiten Normalisierungsvorrichtung (188) einspeise.

   22. Gerät nach Anspruch 9, dadurch gekennzeichnet, daß das digitale (n+m)-Bitwort dem Umsetzer (38) seriell eingegeben wird sowie dadurch, daß der Umsetzer (38) folgende Baugruppen umfaßt: Einen ersten Schalter (S(I)), der in Abhängigkeit

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   von der seriellen Eingabe eines jeden Bits des (n+m)-Bitwortes ein Bezugssignal durchsteuert, wenn das anliegende Bit einen vorgegebenen Pegel besitzt, ein Addierwerk (178) dessen erster Eingang (176) an den ersten Schalter (S(I)) gekoppelt ist, um das Rückführungssignal (180) aufzunehmen sowie einen zweiten Eingang (180) zur Aufnahme des Rückführungssignals, um die Signale am ersten (176) und zweiten Eingang (180) zu addieren und ein Summensignal zu erzeugen, ferner eine Normalisierungseinrichtung (184), die in Abhängigkeit vom Summensignal dieses bei Ansteuerung um einen Normalisierungsfaktor normalisiert, wobei der formalisierungsfaktor größer ist als 0,5, jedoch kleiner als 1,0, weiter einen Speicher (204) zur Speicherung des Ausgangssignals der Normalisierungseinrichtung (184) an v/elcher das Summensignal anliegt und sdiießlich einen zweiten Schalter (S (2)) zur abwechselnden Ankopplung einmal für jedes anliegende Bit des Speichers (204) an die Normalisierungseinrichtung (184), an welcher das Zungensignal anliegt, und an den Rückführungseingang (180) des Addierwerks (178) wodurch das Ausgangssignal des Speichers (204) nach dem j(n+m)^ten Bit das äquivalente Analogsignal darstellt.

   23. Verfahren nach Anspruch 1 zur Umsetzung eines Analogsignals in ein äquivalentes Digitalwort in einem digitalen n-Bitwortcode, in welchem die Stellenwertentsprechung eines jeden Bits in digitalen n-Bitwortcode von seiner Bitstellung abhängt, dadurch gekennzeichnet, daß es folgende Arbeitsgänge umfaßt:

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   Umsetzen des Analogsignals in ein entsprechendes Wort in einem digitalen (n+m)-Bitwortsondercode, in welchem die Stellenwertentsprechung eines jeden Bits in digitalen (n+m)-Bitwortcode von seiner Bitstellung abhängt und übersetzen des entsprechenden Wortes im digitalen (n+m)-Bitwortcode in das äquivalente Wort im digitalen n-Bitwortcode.

   24. Gerät zur Umsetzung eines Analogsignale in ein äquivalentes Digitalwort in einem digitalen n-Bitwortcode, in welchem die Stellenwertentsprechung eines jeden Bits in digitalen n-Bitwortcode von seiner Bitstellung abhängt, dadurch gekennzeichnet, daß er folgende Baugruppen umfaßt: Einen Umsetzer (18), der in Abhängigkeit von einem Analogsignal dieses in ein entsprechendes Wort in einem digitalen (n+m)-Bitwortsondercode umsetzt, in welchem die Stellenwertentsprechung eines jeden Bits im digitalen (n+m)-Bitwortcode von seiner Bitstellung ' abhängt und eine Übersetzungseinrichtung (22), die in Abhängigkeit vom entsprechenden (n+m)-Bitwort das (n+m)-Bitwort in ein äquivalentes n-Bitwort übersetzt.

   25. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß es eine Steuerlogik (240) umfaßt, an welcher das digitale (n+m)-Bitwort vom Umsetzer (18) her anliegt und die es an die Über-

   die Setzungseinrichtung (22) weiterleitet,/das digitale n-Bitwort von der Übersetzungseinrichtung (22) erhält und es an eine Ausgabe (24) weiterleitet.

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   26. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß die übersetzungseinrichtung (22) einen adressierbaren Speicher (240) umfaßt, in welchem die Adresse eines jeden Elements des Speichers (240) als ein einzigartiges digitales (n+m)-Bitcodewort gekennzeichnet ist, und in welchem jedes Element der Speicheranordnung (240) das seiner (n+m)-Bitwortadresse entsprechende digitale n-Bitcodewort enthält.

   27. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß die Übersetzungseinrichtung (22) eine adressierbare Speicheranordnung (532) umfaßt, in welcher jede Adressenstelle als ein einzigartiges (n+m)-Bitcodewort gekennzeichnet ist und die die Differenz zwischen den dem n-Bitwort entsprechenden digitalen (n+m)-Bitcodewort und dem n-Bitwort enthält.

   28. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß die Übersetzungseinrichtung (22) zwei oder mehr adressierbare Speicheranordnungen (532) enthält sowie dadurch, daß jede Speicheranordnung (532) einem anderen Teilsatz des (n+m)-Bits in digitalen (n+m) -Bitcodewort zugeordnet ist sowie dadurch, daß jede Adressenstelle jeder Speicheranordnung (532) als einzigartiger Code für dententsprechenden Teilsatz von n+m-Bits gekennzeichnet ist, ferner dadurch, daß jedes Element der Speicheranordnung (532) ein (n oder größer)-Bitcodewort enthält, welches den Bits in seiner Adresse entspricht und schließlich dadurch, daß zwei oder mehrere (n oder mehr)-Bitcodewörter, die von zwei oder mehreren Speicheranordnungen (532) gewonnen werden, kombiniert v/erden, um das dem voll-

   909850/0791 ~¹²~

   ständigen digitalen (n+m)-Bitcodewort entsprechende n-Bitcodewort zu erhalten.

   29. Gerät nach Anspruch 26, 27 oder 28, dadurch gekennzeichnet, daß die adressierbaren Speicheranordnungen programmierbare Festwertspeicher (PROH) (532) umfassen.

   30. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß der Umsetzer (18) ein Umsetzernetzwerk (244) umfaßt, um das Analogsignal in einer Folge von wiederholten Stufen umzusetzen, sowie dadurch, daß das Umsetzernetzwerk (244) folgende Baugruppen umfaßt: Ein Addierwerk (322) an welchem das Analogsignal sowie ein Rückführungssignal (226) von dem Analogsignal entgegengesetzter Polarität anliegt und ein Differenzsignal (V_E) erzeugt, welches dessen Summierung anzeigt, ferner dadurch, daß eine Schwellwertschaltung (230) in Abhängigkeit vom Differenzsignal (V.-,) ein erstes Fehlersignal (-E) abgibt, wenn das Differenzsignal (V„) einen bestimmten Schwellwert (⁺V_TIJ) übersteigt und zweites Fehlersignal (+E), wenn das Differenzsignal (V„) kleiner ist als der Negativwert des bestimmten Schwellwertes (-V „), sodann eine logische Schaltung mit Speicher (240), die in Abhängigkeit vom ersten (-E) und zweiten (+E) Fehlersignal arbeitet und ein digitales (n+m)-Bitausgangssignal abgibt, um bei Anliegen des ersten Fehlersignals (-E) den Wert des digitalen Ausgangssignals zu erhöhen und ihn bei Anliegen des zweiten Fehlersignals (+E) zu verkleinern, weiter dadurch, daß ein D/A-Umsetzer (244) in Abhängigkeit vom (n+m)-Bitausgangssignal der logischen Schaltung mit Speicher (240) ein weiteres

   -13-

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   - 13 Analogsignal (-V_n) zu erzeugen, das negativ auf das Ausgangs-

   Iv

   signal der logischen Schaltung mit Speicher (240) bezogen ist und das Rückführungssignal (V ) bildet, wodurch das entsprechende Wort im Sondercode vom digitalen (n+m)-Bitausgangssignal der logischen Schaltung mit Speicher (240) abgeleitet wird.

   31. Gerät nach Anspruch 30, dadurch gekennzeichnet, daß der D/A-ümsetzer (244) einen parallelen (n+m)-stufigen D/A-Umsetzer (244) umfaßt, wobei m Stufen mit mindestens einer der η-Stufen stellenwertentsprechend vergleichbar sind.

   32. Gerät nach Anspruch 30, dadurch gekennzeichnet, daß das Addierwerk (252) einen Verstärker (258) zur Verstärkung des Differenzsignals (V ) umfaßt und daß die Schwellwertschaltung (252) einen ersten Schalter (276) besitzt, der in Abhängigkeit vom verstärkten Differenzsignal (V_E) das erste Fehlersignal (-E) abgibt, wenn das verstärkte Differenzsignal (V_) über den vorgegebenen Schwellwert (+V. liegt und, daß

   Γι in]

   ein zweiter Schalter (290) in Abhängigkeit vom verstärkten Differenzsignal das zweite Fehlersignal (+E) abgibt, wenn das verstärkte Differenzsignal kleiner ist als der Negativwert des vorgegebenen Schwellwerts (~^V _TH).

   33. Gerät nach Anspruch 32, dadurch gekennzeichnet, daß das Addierwerk (252) Begrenzungsschaltungen (268a,b;272a,b) umfaßt, um den Absolutwert des verstärkten Differenzsignals (V_E) zu begrenzen.

   -14-

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   34. Gerät nach Anspruch 30, dadurch gekennzeichnet, daß ein Taktgeber (352) einen Zug periodischer Taktsignale erzeugt sowie dadurch, daß die logische Schaltung und Steuerung (240) einen Additions-Subtraktionszähler (300) mit mindestens n+m-ßits umfaßt und in Abhängigkeit vom periodischen Taktsignal (j#) das digitale Ausgangssignal je nachdem Anliegen eines ersten (-E) oder zweiten (+E) Fehlersignal einmal für jedes Auftreten eines periodischen Taktsignals {§) verstärkt oder abschwächt.

   35. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß der Umsetzer (18) ein Umsetzernetzwerk (244) zur Umwandlung des Analogsignals in eine Folge von Wiederholungsschritten umfaßt, sowie dadurch, daß das Umsetzernetzwerk (244) folgende Baugruppen enthält: Einen Taktgeber (352) mit mindestens n+m geordneten Taktgeberstufen zur Erzeugung einer Folge von Taktsignalen, wobei jede Stufe ein Signal in Taktfolge seiner Reihenordnung erzeugt, ein Addierwerk (222) an welchem ein Analogsignal und ein Rückführungssignal anliegen, und das ein Differenzsignal (-E) einer ersten Polarität erzeugt, wenn die Differenz zv/ischen dem Analog- und dem Rückführungssignal positiv ist, und von einer zweiten Polarität (+E),wenn die Differenz negativ ist, ferner einen Speicher (240) mit n+m geordneten Stufen, wobei jede Stufe in Abhängigkeit vom Anliegen eines Taktsignals (P₁, P₂...) von einer in Reihen folge geordneten Taktgeberstufe sowie vom Differenzsignal (V„) zur unbedingten Einstellung eines Ausgangssignals auf einen ersten Pegel sowie zur bedingten Einstellung des Aus-

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   gangssignals auf einen zweiten Pegel, wenn das Differenzsignal (V₁-.) von einer ersten Polarität ist, wobei die kombi-

   -LJ

   nierten Ausgangssignale der n+m Stufen ein (n+m)-Bitausgangswort bilden, ferner einen D/A-Umsetzer (380), der in Abhängigkeit vom (n+m)-Bitausgangswort des Speichers (240) ein anderes Analogsignal entsprechend dem negativen Ausgangssignal der logischen und Speicherschaltung (240) erzeugt, welches das Rückführungssignal (I_p) , wodurch das entsprechende Wort im Sondercode nach dem Anliegen des (n+m) -ten Taktsignals zum (n+ir) -Bitausgangswort des Speichers (240) wird.

   36. Gerät nach Anspruch 35, dadurch gekennzeichnet, daß der Taktgeber (352) mindestens eine in Reihefolge geordnete (n+m+1) Taktgeberstufen besitzt sowie dadurch, daß ein Ausgangsschalttor (374), das in Abhängigkeit vom (n+m)-Bitausgangswort des Speichers (240) sowie des seriellen (n+m+1)ten Taktsignals beim Anliegen des (n+m+1)ten Taktsignals das entsprechende Wort im Sondercode erzeugt.

   37. Gerät nach Anspruch 35, dadurch gekennzeichnet, daß jede Stufe des Speichers (240) eine Einrichtung zur Löschung dieses Ausgangssignals umfaßt sowie dadurch, daß das Addierwerk (222) einen Verstärker (322) zur Verstärkung des Differenzsignals (ν_β) um einen bestimmten Normalisierungsfaktor umfaßt, ferner dadurch, daß eine dem Verstärker (322) zugeordnete Begrenzungseinrichtung (332) die Ausgangsgröße des verstärkten Differenzsignals (V„) innerhalb eines be-

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   stimmten Größenbereiches (-0,6... + 3,OV) begrenzt und weiter dadurch, daß jede Stufe des Speichers (240) eine bistabile Riegelschaltung (370 (1), (2),...) umfaßt, sowie dadurch, daß der D/A-Umsetzer einen parallelen /A-Umsetzer (380) mit (n+m) Stufen umfaßt, wobei die m-Stufen mit mindestens einer η-Stufe stellenwertentsprechend vergleichbar sind.

   38. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß der Umsetzer (18) ein Umsetzernetzwerk (244) zur Umwandlung des Analogsignals in eine Folge von wiederholten Schritten umfaßt, das folgende Baugruppen enthält: Einen Taktgeber (456) zur Erzeugung einer Folge von periodischen Taktsignalen (T) mit mindestens n+m-Signalen in der Reihenfolge, ein Addierwerk (400) mit einem ersten (398) und einem zweiten Eingang (402), um die am ersten (398) und zweiten Eingang (402) zur Erzeugung eines Differenzsignals (V_E) zu addieren, ferner einen ersten Schalter (S(I)), der in Abhängigkeit von der Folge periodischer Taktsignale (T ₊₁~T , ) das Analogsignal das Auftreten des Anfangstaktimpulses (T-j) in der Reihenfolge das Analogsignal an den ersten Eingang (398) des Addierwerkes (400) ankoppelt und das analoge Rückführungssignal an den gleichen ersten Eingang (398) bei Auftreten der übrigen Taktimpulse (T₀ ) der Folge anlegt, sodann einen zweiten Schalter (S(2)), der in Abhängigkeit von einem digitalen Rückführungssignal ein invertiertes Bezugssignal an den zweiten Eingang (402) des Addierwerks

   (400) ankoppelt, wenn das digitale Rückführungssignal einen

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   ersten Schaltpegel aufweist und ein Massebezugssignal an diesen Eingang (402) ankoppelt, wenn das digitale Rückführungssignal einen zweiten Schaltpegel aufweist, sodann eine Vergleichsschaltung (418) mit einem ersten Eingang (416), an welchem das Differenzsignal (V„) des Addierwerks (400) an-

   an

   liegt, und mit einem zweiten Eingang (420),/welchem die normalisierte Darstellung des Bezugssignals anliegt, um ein digitales Einzelbitsignal von einem ersten Pegel zu erzeugen, wenn das erste Eingangssignal größer ist als das zweite Eingangssignal und von einem zweiten Pegel, wenn das zweite Eingangssignal größer ist als das erste Eingangssignal, ferner mit einer Normalisierungseinrichtung (428), welche in Abhängigkeit vom Ausgangssignal des Addierwerks (400) das Differenzsignal um einen ersten Normalisierungsfaktor normalisiert, eine zwei£e Normalsier-ungseinrichtung (434), welche in Abhängigkeit vom Ausgangssignal des Addierwerkes

   (400) das Differenzsignal (V„) um einen zweiten Normalisiert

   rungsfaktor normalisiert, weiter einen Speicher (454) zur Speicherung eines das analoge Rückführungssignal bildenden Analogsignals, einen dritten Schalter (S(3)) der in Abhängigkeit von der Folge der periodischen Taktsignale (T) die erste Normalisierungseinrichtung (428) beim Auftreten der gewählten Taktsignale beaufschlagt und beim Auftreten der anderen Taktsignale die zweite Normalisierungseinrichtung (434) ansteuert, und einen vierten Schalter (S(4)), der in Abhängigkeit von der Folge der periodischen Taktsignale (T) während eines bestimmten Intervalls einer Taktsignalperiode den Speicher (454)an die angesteuerte Normalisierungsein-

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   richtung (434) ankoppelt und während eines anderen bestimmten Intervalls der Taktsignalperiode den Speicher (454) an den ersten Schalter (S(D) ankoppelt, wodurch die Folge der digitalen Einzelbitsignale der Vergleichsschaltung (418) während der n+m-Taktsignalperioden das Digitalwort im Sondercode bildet.

   39. Gerät nach Anspruch 38, dadurch gekennzeichnet, daß der dritte Schalter (S(3)) einen Analogschalter mit einem Steuereingang (438) und einem Tor (440) umfaßt, das an den Steuereingang (438) angekoppelt ist, um ausgewählte Taktsignale zum Steuereingang (438) durchzuschalten, weiter dadurch, daß die erste Normalisierungseinrichtung (428) einen Normalisierungsfaktor von 2 und die zweite Normalisierungseinrichtung (434) einen Normalisierungsfaktor von 1 aufweist, sodann dadurch, daß die ausgewählten Taktsignale n-Anfangssignale und die anderen Taktsignale nachfolgende m-Taktsignale sind, ferner dadurch, daß das Addierwerk (400) mit einem Verstärker (400) versehen ist, um die summierte Darstellung des ersten (398) und zweiten Eingangssignals (402) zu verstärken und schließlich dadurch, daß alle Schalter (S(1), (2), (3), (4)) einen analogen einpoligen Umschalter umfassen.

   40. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß der Umsetzer (18) ein Umsetzernetzwerk (474 (1),(2)...) zur Umwandlung des Analogsignals in eine Folge von Wiederholschritten umfaßt, das seinerseits folgende Baugruppen enthält: Einen Taktgeber (456) zur Erzeugung einer Folge periodischer Takt-

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   signale mit mindestens n+in-Signalen in der Folge, ein Addierwerk (504) mit einem ersten (502) und einem zweiten Eingang (476(i)) zur Addierung der am ersten und zweiten Eingang anliegenden Signale, um ein Differenzsignal zu erzeugen, einen ersten Schalter (498), der in Abhängigkeit von der Folge periodischer Taktsignale bei Auftreten des Anfangstaktiiupulses der Folge das Analogsignal an den ersten Eingang (502) des Addierwerks (504) ankoppelt und bei Auftreten der restlichen Taktimpulse der Folge ein analoges Rückführungssignal an den gleichen ersten Eingang (502) anlegt, ferner einen zweiten Schalter (482) der in Abhängigkeit von einem digitalen Rückführungssignal ein invertiertes Bezugssignal an den zweiten Eingang (476(i)) des Addierwerks (504) ankoppelt, wenn das digitale Rückführungssignal einen ersten Schaltpegel aufweist und ein Massebezugssignal an den gleichen Eingang (476(i)) führt, wenn das digitale Rückführungssignal einen zweiten Schaltpegel aufweist, ferner eine Vergleichsschaltung (496) mit einem ersten Eingang (492), an welchem das Differenzsignal (V.) des Addierwerkes (504) anliegt sowie mit einem zweiten Eingang (494), an welchem die normalisierte Darstellung des Bezugssignals (V_p/₂) anliegt, um ein digitales Einzelbitsignal von einem ersten Spannungspegel zu erzeugen, wenn das erste Eingangssignal (V.) größer ist als das zweite Eingangssignal (V₀,-) und von einem zweiten

   R/ z.

   Spannungspegel, wenn das zweite Eingangssignal (V_n/o) größer

   κ/ λ

   ist als das erste Eingangssignal (V.), sodann eine in Abhängigkeit vom Addierwerk (504) arbeitende Normalisierungseinrichtung (508), welche das Differenzsignal (V₁) um einen Nor-

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   ORIGINAL INSPECTED

   malisierungsfaktor normalisiert, wobei der NormaUsierungr.-faktor kleiner ist als 2, jedoch größer als 1, sodann mit einem Speicher (486) zur Speicherung eines das analoge Rückführungssignal bildendes Analogsignalsund einen dritten Schalter (482), der in Abhängigkeit von der Folge periodischer Taktsignale (0) v/ährend eines bestimmten Abschnitts einer Taktsignalperiode den Speicher (486) an die Normalisierungseinrichtung (508) ankoppelt und während eines anderen Abschnitts der Taktsignalperiode den Speicher (486) an den ersten Schalter (498) ankoppelt, wodurch die Folge der digitalen Einzelbitsignale (A/D(i)) der Vergleichsschalter (496) während n+m-TaktSignalperioden das digitale Wort in Sondercode bildet.

   41. Gerät nach Anspruch 24, dadurch gekennzeichnet, daß der Umsetzer ein Umsetzernetzwerk umfaßt, das seinerseits die folgenden Baugruppen enthält: Einen Digitalspeicher mit mindestens n+m geordneten Speicherstufen zur Aufnahme und Speicherung eines Bitwerkes in jeder Stufe, einen Analogspeicher zur Speicherung des Analogsignals sowie eine Anzahl von mindestens n+m geordneten A/D-Umsetzerstufen, wobei jede Stufe folgende Baugruppen umfaßt: Eine Vergleichsschaltung in einem ersten Eingang, an welchem ein Bezugssignal anliegt und einem zweiten Eingang, an welchem ein analoges Ausgangssignal von einer unmittelbar vorangehenden Stufe her anliegt, und die Anfangsstufe das Analogsignal vom Analogspeicher erhält, um ein digitales Einzelbitausgangssignal von einem ersten Werk zu erzeugen, wenn das zweite Eingangssignal größer ist

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   als das erste Eingangssignal, und von einem zweiten Wert, wenn das erste Eingangssignal größer ist als das zweite Eingangssignal, weiter ein Differenzierglied mit einem ersten Eingang, an welchem das analoge Ausgangssignal der unmittelbar vorangehenden Stufe anliegt und mit einem zweiten Eingang, um ein der Differenz zwischen den am ersten und zweiten Eingang anliegenden Signalen proportionales Differenzsignal zu erzeugen, ferner einen Schalter, der in Abhängigkeit vom digitalen Einzelbitausgangssignal der Vergleichsschaltung das Bezugssignal an den zweiten Eingang des Differenziergliedes ankoppelt, wenn es den ersten Wert aufweist und das Bezugssignal entkoppelt, wenn es den zweiten Wert aufweist, um das Differenzsignal um einen für diese A/D-Umsetzungsstufe zu normalisieren, um ein analoges Ausgangssignal für diese

   Stufe zu erzeugen, sowie einen Steuerschalter, der in Abhängigkeit von Taktsignal das Ausgangssignal der Vergleichsschaltung einer jeden geordneten D/A-Umsetzerstufe an eine entsprechende geordnete Digitalspeicherstufe anlegt, um das Ausgangssignal der Vergleichsschaltung dieser Stufe einzuspeisen, wodurch das entsprechende Digitalwort in Sondercode durch die in den Digitalspeicher eingespeisten n+m-Bits gebildet wird.

   42. Gerät nach Anspruch 41, dadurch gekennzeichnet, daß der Normalisierungsfaktor der Normalisierungseinnrichtung für die n-Anfangsstufen 2 und der Normalisierungsfaktor der Normalisierungseinrichtung für die folgenden n-Stufen 1 ist.

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   43. Gerät nach Anspruch 41, dadurch gekennzeichnet, daß der Norroalisierungsfaktor der Normalisierungseinrichtung für alle n+m-Stufen kleiner als 2 jedoch größer als 1 ist.

   44. Gerät nach Anspruch 41, dadurch gekennzeichnet, daß der Steuerschalter (498) eine Anzahl von einpoligen Schaltern (478(i)) umfaßt, welche zwischen entsprechend geordneten A/D-Umsetzerstufen (A/D 1,2...) und den digitalen Speicherstufen (486) geschaltet sind sowie dadurch, daß die einzelnen einpoligen Schalter (478(i)) die entsprechenden Stufen in Abhängigkeit von einem periodischen Taktsignal zusammen koppeln.

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