JPH01225224A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH01225224A JPH01225224A JP63050420A JP5042088A JPH01225224A JP H01225224 A JPH01225224 A JP H01225224A JP 63050420 A JP63050420 A JP 63050420A JP 5042088 A JP5042088 A JP 5042088A JP H01225224 A JPH01225224 A JP H01225224A
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- JP
- Japan
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- signal
- level
- output
- switching
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- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/70—Automatic control for modifying converter range
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ディジタル・アナログ変換回路に関し、特に
ｍビットの入力ディジタル信号をｎ（ただし、ｎ＜ｍ）
ビットのディジタルφアナログ変換器（以下、Ｄ／Ａ変
換器と称する）を用いてアナログ信号に変換するディジ
タル・アナログ変換回路に関する。
ｍビットの入力ディジタル信号をｎ（ただし、ｎ＜ｍ）
ビットのディジタルφアナログ変換器（以下、Ｄ／Ａ変
換器と称する）を用いてアナログ信号に変換するディジ
タル・アナログ変換回路に関する。
背景技術
ディジタル・オーディオ回路等の分野において、入力デ
ィジタル信号のビット数ｍよりも小なるビット数ｎの並
列入力端子を有するＤ／Ａ変換器を用いてＤ／Ａ変換を
行なうことにより、回路の低コスト化を図ったディジタ
ル・アナログ変換回路がある。このディジタル・アナロ
グ変換回路の従来例を第４図に示す。
ィジタル信号のビット数ｍよりも小なるビット数ｎの並
列入力端子を有するＤ／Ａ変換器を用いてＤ／Ａ変換を
行なうことにより、回路の低コスト化を図ったディジタ
ル・アナログ変換回路がある。このディジタル・アナロ
グ変換回路の従来例を第４図に示す。
第４図において、入力端子１１〜１ｆｌｌを経たｍビッ
ト分のパラレルデータのうち、最上位ビット（ＭＳＢ）
のデータは直接Ｄ／Ａ変換器２の入力となり、２ビツト
目からｎビット目までのデータはセレクタ３内の切換ス
イッチＳＷ１〜５Ｗｎ４の各−人力となる一方、２ビツ
ト目より（ｍ−ｎ）番目のビットからｍ番目の最下位ビ
ット（Ｌ Ｓ Ｂ）までのデータは切換スイッチＳＷ１
〜ＳＷｏ、の各他人力となる。ＭＳＢ及びセレクタ３を
経た（ｎ−１）ビット分のデータはｎビットの並列入力
端子を有するＤ／Ａ変換器２でアナログ化された後、可
変利得増幅器４で選択的にレベル制御されてアナログ出
力となる。Ｄ／Ａ変換器２は入力端子５を介して供給さ
れる開始指令信号に応答してＤ／Ａ変換を開始する。
ト分のパラレルデータのうち、最上位ビット（ＭＳＢ）
のデータは直接Ｄ／Ａ変換器２の入力となり、２ビツト
目からｎビット目までのデータはセレクタ３内の切換ス
イッチＳＷ１〜５Ｗｎ４の各−人力となる一方、２ビツ
ト目より（ｍ−ｎ）番目のビットからｍ番目の最下位ビ
ット（Ｌ Ｓ Ｂ）までのデータは切換スイッチＳＷ１
〜ＳＷｏ、の各他人力となる。ＭＳＢ及びセレクタ３を
経た（ｎ−１）ビット分のデータはｎビットの並列入力
端子を有するＤ／Ａ変換器２でアナログ化された後、可
変利得増幅器４で選択的にレベル制御されてアナログ出
力となる。Ｄ／Ａ変換器２は入力端子５を介して供給さ
れる開始指令信号に応答してＤ／Ａ変換を開始する。
ｍビット分のパラレルデータのうち、ＭＳＢから数ビッ
ト、例えば上位３ビツトのデータはレベル検出器６の入
力ともなる。パラレルデータの重み付けは各ビットの符
号論理で決まるので、例えばＥＸ−ＯＲ回路からなるレ
ベル検出器６により、上位３ビツトの符号を判定するこ
とによって入力ディジタル信号の上位３ビツトで決まる
設定レベルに対する信号レベルを検出できるのである。
ト、例えば上位３ビツトのデータはレベル検出器６の入
力ともなる。パラレルデータの重み付けは各ビットの符
号論理で決まるので、例えばＥＸ−ＯＲ回路からなるレ
ベル検出器６により、上位３ビツトの符号を判定するこ
とによって入力ディジタル信号の上位３ビツトで決まる
設定レベルに対する信号レベルを検出できるのである。
このレベル検出器６は入力ディジタル信号の信号レベル
が設定レベルよりも小なるとき検出出力を発生し、次段
のリトリガラブル・モノステーブル・マルチバイブレー
タ（以下、リトリガラブルＭＭＶと略称する）７をトリ
ガする。このリトリガラブルＭＭ７の出力はセレクタ３
の切換スイッチＳＷ１〜ＳＷ旧の切換え及び可変利得増
幅器４のゲイン切換えの制御信号となる。
が設定レベルよりも小なるとき検出出力を発生し、次段
のリトリガラブル・モノステーブル・マルチバイブレー
タ（以下、リトリガラブルＭＭＶと略称する）７をトリ
ガする。このリトリガラブルＭＭ７の出力はセレクタ３
の切換スイッチＳＷ１〜ＳＷ旧の切換え及び可変利得増
幅器４のゲイン切換えの制御信号となる。
かかる構成において、入力ディジタル信号の信号レベル
が設定レベル以上の大信号レベルのとき、リトリガラブ
ルＭＭ７からは制御信号が発生されず、セレクタ３の各
切換スイッチＳＷ１〜ＳＷｏ。
が設定レベル以上の大信号レベルのとき、リトリガラブ
ルＭＭ７からは制御信号が発生されず、セレクタ３の各
切換スイッチＳＷ１〜ＳＷｏ。
は図示の状態を維持しかつ可変利得増幅器４のゲインの
切換えも行なわれないので、ＭＳＢからｎビット分のデ
ータがＤ／Ａ変換器２に供給されてＤ／Ａ変換され、そ
のままアナログ出力となる。
切換えも行なわれないので、ＭＳＢからｎビット分のデ
ータがＤ／Ａ変換器２に供給されてＤ／Ａ変換され、そ
のままアナログ出力となる。
一方、入力ディジタル信号の信号レベルが設定レベルよ
りも小なる小信号レベルのとき、リトリガラブルＭＭＶ
７からの制御信号に応答してセレクタ３の各切換スイッ
チｓｗ、−８Ｗｎ、が下側に切り換わることにより、Ｌ
ＳＢから（ｎ−１）ビット分のデータが上位の方に２ビ
ツトだけシフトされてＭＳＢのデータと共にＤ／Ａ変換
器２に供給される。これと同時に、リトリガラブルＭＭ
Ｖ７からの制御信号に応答して可変利得増幅器４のゲイ
ンが低い方に切り換わることにより、２ビツト分のビッ
トシフトによってディジタルデータ値が増大した分だけ
出力アナログ信号の信号レベルの減衰が行なわれる。こ
れにより、アナログ出力の信号レベルが本来のディジタ
ルデータ値と同一となる。この際、第５図に示すように
、リトリガラブルＭＭＶ７によって所定時間ｔｏの待ち
時間が与えられ、この待ち時間ｔｏの間に設定レベル以
上の信号レベルの入力ディジタル信号が無い場合にスイ
ッチＳＷ１〜ＳＷｏ、の切換え及びゲインの切換えが行
なわれるのである。
りも小なる小信号レベルのとき、リトリガラブルＭＭＶ
７からの制御信号に応答してセレクタ３の各切換スイッ
チｓｗ、−８Ｗｎ、が下側に切り換わることにより、Ｌ
ＳＢから（ｎ−１）ビット分のデータが上位の方に２ビ
ツトだけシフトされてＭＳＢのデータと共にＤ／Ａ変換
器２に供給される。これと同時に、リトリガラブルＭＭ
Ｖ７からの制御信号に応答して可変利得増幅器４のゲイ
ンが低い方に切り換わることにより、２ビツト分のビッ
トシフトによってディジタルデータ値が増大した分だけ
出力アナログ信号の信号レベルの減衰が行なわれる。こ
れにより、アナログ出力の信号レベルが本来のディジタ
ルデータ値と同一となる。この際、第５図に示すように
、リトリガラブルＭＭＶ７によって所定時間ｔｏの待ち
時間が与えられ、この待ち時間ｔｏの間に設定レベル以
上の信号レベルの入力ディジタル信号が無い場合にスイ
ッチＳＷ１〜ＳＷｏ、の切換え及びゲインの切換えが行
なわれるのである。
上述した従来回路では、−船釣に用いる場合には音楽信
号のフルスケールＯｄ３としたとき、−６出若しくは一
１２ｄＢをゲイン切換えの判定レベルとしていることが
多いことにより、所定時間ｔ。
号のフルスケールＯｄ３としたとき、−６出若しくは一
１２ｄＢをゲイン切換えの判定レベルとしていることが
多いことにより、所定時間ｔ。
を待ってゲインを切り換える際に、判定レベルの近傍で
ゲインが切り換わることが多々あるため、歪が多く発生
することがあるという欠点があった。
ゲインが切り換わることが多々あるため、歪が多く発生
することがあるという欠点があった。
発明の概要
本発明は、上記のような従来のものの欠点を除去すべく
なされたもので、ディジタルデータを小信号レベルモー
ドに切り換える際に発生する歪を最少限に抑制し得るデ
ィジタル・アナログ変換を提供することを目的とする。
なされたもので、ディジタルデータを小信号レベルモー
ドに切り換える際に発生する歪を最少限に抑制し得るデ
ィジタル・アナログ変換を提供することを目的とする。
本発明によるディジタルφアナログ変換は、ｍビットの
入力ディジタル信号の信号レベルが所定の設定レベルよ
りも小となったことを検出した時点から所定時間経過後
であって原アナログ信号の極性が反転したことを検出し
た時点で、入力ディジタル信号を上位の方に所定ビット
数だけシフトしてＤ／Ａ変換器に供給しかつＤ／Ａ変換
後の出力アナログ信号の信号レベルを前記所定ビット数
に対応するレベルだけ減衰せしめる構成となっている。
入力ディジタル信号の信号レベルが所定の設定レベルよ
りも小となったことを検出した時点から所定時間経過後
であって原アナログ信号の極性が反転したことを検出し
た時点で、入力ディジタル信号を上位の方に所定ビット
数だけシフトしてＤ／Ａ変換器に供給しかつＤ／Ａ変換
後の出力アナログ信号の信号レベルを前記所定ビット数
に対応するレベルだけ減衰せしめる構成となっている。
実施例
以下、本発明の実施例を図に基づいて詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、図
中第４図と同等部分は同一符号により示されている。図
において、入力ディジタル信号に基づいてその原アナロ
グ信号の極性が反転したことを検出する極性反転検出器
８と、この極性反転検出器８及びリトリガラブルＭＭ７
の各出力を２人力とするＡＮＤ回路９が新たに設けられ
、ＡＮＤ回路９の出力信号をセレクタ３の切換スイッチ
ＳＷ１〜ＳＷ、、の切換え及び可変利得増幅器４のゲイ
ン切換えの制御信号として用いた構成となっており、そ
れ以外の構成は第４図のそれと同じであるので、その説
明を省略する。
中第４図と同等部分は同一符号により示されている。図
において、入力ディジタル信号に基づいてその原アナロ
グ信号の極性が反転したことを検出する極性反転検出器
８と、この極性反転検出器８及びリトリガラブルＭＭ７
の各出力を２人力とするＡＮＤ回路９が新たに設けられ
、ＡＮＤ回路９の出力信号をセレクタ３の切換スイッチ
ＳＷ１〜ＳＷ、、の切換え及び可変利得増幅器４のゲイ
ン切換えの制御信号として用いた構成となっており、そ
れ以外の構成は第４図のそれと同じであるので、その説
明を省略する。
極性反転検出器８は、例えば第２図に示すように、入力
ディジタル信号のＭＳＨのデータをデータ（Ｄ）入力と
しかつＤ／Ａ変換の開始指令信号をクロック（ＣＫ）入
力とするＤ型フリップフロップ（以下、Ｄ−ＦＦと略称
する）１０と、このＤ−ＦＦＩＯのＱ出力をＤ入力とし
かつ上記開始指令信号をＣＫ大入力するＤ−ＦＦＩＩと
、Ｄ−ＦＦＩｏ、１１の各Ｑ出力を２人力とするＥＸ−
ＯＲ回路１２とによって構成されている。
ディジタル信号のＭＳＨのデータをデータ（Ｄ）入力と
しかつＤ／Ａ変換の開始指令信号をクロック（ＣＫ）入
力とするＤ型フリップフロップ（以下、Ｄ−ＦＦと略称
する）１０と、このＤ−ＦＦＩＯのＱ出力をＤ入力とし
かつ上記開始指令信号をＣＫ大入力するＤ−ＦＦＩＩと
、Ｄ−ＦＦＩｏ、１１の各Ｑ出力を２人力とするＥＸ−
ＯＲ回路１２とによって構成されている。
かかる構成において、入力ディジタル信号が例えば２１
ｓコンブリメント符号である場合ＭＳＢがその極性を示
すから、Ｄ／Ａ変換の開始指令信号の例えば立下がりエ
ツジが変換開始タイミングとすれば、極性反転検出器８
は、この立下がりエツジでＭＳＢのデータを取り込み、
同様にして取り込んだ１つ前のＭＳＢのデータと比較し
、不一致であれば、原アナログ信号の極性が反転したこ
とになるので、例えば高レベルの検出信号を出力する。
ｓコンブリメント符号である場合ＭＳＢがその極性を示
すから、Ｄ／Ａ変換の開始指令信号の例えば立下がりエ
ツジが変換開始タイミングとすれば、極性反転検出器８
は、この立下がりエツジでＭＳＢのデータを取り込み、
同様にして取り込んだ１つ前のＭＳＢのデータと比較し
、不一致であれば、原アナログ信号の極性が反転したこ
とになるので、例えば高レベルの検出信号を出力する。
一方、リトリガラブルＭＭ７では、小信号 “
レベルモードに切り換えるための必要最小時間ｔが設定
され、当該時間ｔが経過しても入力ディジタル信号の信
号レベルが判定レベル（設定レベル）以上とならない場
合にその出力が高レベルとなり、判定レベル以上となっ
たときには低レベルとなる。
レベルモードに切り換えるための必要最小時間ｔが設定
され、当該時間ｔが経過しても入力ディジタル信号の信
号レベルが判定レベル（設定レベル）以上とならない場
合にその出力が高レベルとなり、判定レベル以上となっ
たときには低レベルとなる。
従って、極性反転検出器８及びリトリガラブルＭＭ７の
各出力をＡＮＤ回路９の入力とし、このＡＮＤ回路９の
出力をセレクタ３の切換スイッチＳＷ、−ｓｗ、→の切
換え及び可変利得増幅器４のゲイン切換えの制御信号と
すれば、大信号レベルモードから小信号レベルモードへ
の切換えは、第３図に示すように、必要最小時間ｔの経
過後であってＤ／Ａ変換出力の信号レベルが０［ｖ］又
は０［ｖ］に最も近いデータの変換時に行なわれること
になる。
各出力をＡＮＤ回路９の入力とし、このＡＮＤ回路９の
出力をセレクタ３の切換スイッチＳＷ、−ｓｗ、→の切
換え及び可変利得増幅器４のゲイン切換えの制御信号と
すれば、大信号レベルモードから小信号レベルモードへ
の切換えは、第３図に示すように、必要最小時間ｔの経
過後であってＤ／Ａ変換出力の信号レベルが０［ｖ］又
は０［ｖ］に最も近いデータの変換時に行なわれること
になる。
ここで、必要最小時間ｔとは、コンパクト・ディスク番
プレーヤ等の再生処理系では、ディスクに記録される最
低周波数が４Ｈｚであるから、４Ｈｚの正弦波が歪みな
く再生されることが目安となる。すなわち、上位数ビッ
トのデータを取り込んでレベル検出する機会は、４Ｈｚ
であれば１周期中２回であるので、小信号レベルモード
への切換えの際の待ち時間である必要最小時間ｔは、ｔ
−１／（４Ｘ２）以上であれば良いのである。
プレーヤ等の再生処理系では、ディスクに記録される最
低周波数が４Ｈｚであるから、４Ｈｚの正弦波が歪みな
く再生されることが目安となる。すなわち、上位数ビッ
トのデータを取り込んでレベル検出する機会は、４Ｈｚ
であれば１周期中２回であるので、小信号レベルモード
への切換えの際の待ち時間である必要最小時間ｔは、ｔ
−１／（４Ｘ２）以上であれば良いのである。
なお、上記実施例では、入力ディジタル信号、セレクタ
３及びＤ／Ａ変換器２に関してパラレル型のものを示し
たが、これらはシリアル型であっても良（、ＭＳＢを用
いた極性反転検出は、例えばシリアル−パラレル変換後
に実現される。また、出力アナログ信号の信号レベルの
レベル制御を可変利得増幅器４を用いて行なうとしたが
、本来、減衰を目的としているので、単なる抵抗などの
減衰器を用いても良いことは勿論である。
３及びＤ／Ａ変換器２に関してパラレル型のものを示し
たが、これらはシリアル型であっても良（、ＭＳＢを用
いた極性反転検出は、例えばシリアル−パラレル変換後
に実現される。また、出力アナログ信号の信号レベルの
レベル制御を可変利得増幅器４を用いて行なうとしたが
、本来、減衰を目的としているので、単なる抵抗などの
減衰器を用いても良いことは勿論である。
発明の詳細
な説明したように、本発明によるディジタル・アナログ
変換においては、大信号レベルモードから小信号レベル
モードへの切換えを、入力ディジタル信号の信号レベル
が設定レベルよりも小となったことを検出した時点から
所定時間経過後であって原アナログ信号の極性が反転し
たことを検出した時点で行なら構成となっているので、
その切換え時点では信号レベルが０［ｖ］近傍であるか
ら、出力アナログ信号の切換え歪を最少限に抑えること
ができる。
変換においては、大信号レベルモードから小信号レベル
モードへの切換えを、入力ディジタル信号の信号レベル
が設定レベルよりも小となったことを検出した時点から
所定時間経過後であって原アナログ信号の極性が反転し
たことを検出した時点で行なら構成となっているので、
その切換え時点では信号レベルが０［ｖ］近傍であるか
ら、出力アナログ信号の切換え歪を最少限に抑えること
ができる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における極性反転検出器の構成の一例を示すブロ
ック図、第３図は第１図の回路の動作波形図、第４図は
従来例を示すブロック図、第５図は第４図の回路の動作
波形図である。 主要部分の符号の説明 ２・・・Ｄ／Ａ変換器 ３・・・・・・セレクタ
４・・・・・・可変利得増幅器 ６・・・・・・レベ
ル検出器７・・・・・・リトリガラブルＭＭＶ ８・・・・・・極性反転検出器 出願人 パイオニア株式会社
第１図における極性反転検出器の構成の一例を示すブロ
ック図、第３図は第１図の回路の動作波形図、第４図は
従来例を示すブロック図、第５図は第４図の回路の動作
波形図である。 主要部分の符号の説明 ２・・・Ｄ／Ａ変換器 ３・・・・・・セレクタ
４・・・・・・可変利得増幅器 ６・・・・・・レベ
ル検出器７・・・・・・リトリガラブルＭＭＶ ８・・・・・・極性反転検出器 出願人 パイオニア株式会社
Claims (1)
- ｍビットの入力ディジタル信号の信号レベルが所定の設
定レベルよりも小となったことを検出するレベル検出手
段と、ｍよりも小なるｎビットのディジタル・アナログ
変換手段と、所定制御信号に応答して前記入力ディジタ
ル信号を上位の方に所定ビット数だけシフトして前記デ
ィジタル・アナログ変換手段に供給する手段と、前記所
定制御信号に応答して前記ディジタル・アナログ変換手
段の出力アナログ信号の信号レベルを前記所定ビット数
に対応するレベルだけ減衰せしめる手段とを含むディジ
タル・アナログ変換回路であって、前記入力ディジタル
信号に基づいてその原アナログ信号の極性が反転したこ
とを検出する極性反転検出手段と、前記レベル検出手段
による検出時点から所定時間経過後であって前記極性反
転検出手段による最初の検出時点で前記所定制御信号を
出力する手段とを備えたことを特徴とするディジタル・
アナログ変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050420A JPH01225224A (ja) | 1988-03-03 | 1988-03-03 | ディジタル・アナログ変換回路 |
| US07/271,963 US4931796A (en) | 1988-03-03 | 1988-11-16 | Digital-to-analog conversion circuit |
| GB8827064A GB2215543B (en) | 1988-03-03 | 1988-11-18 | Digital-to-analog conversion circuit |
| FR8815127A FR2628272B1 (fr) | 1988-03-03 | 1988-11-21 | Circuit de conversion numerique-analogique et procede associe |
| DE3839709A DE3839709C2 (de) | 1988-03-03 | 1988-11-24 | Digital-Analog-Umsetzerschaltung und Verfahren zur Umsetzung eines Digitalsignals in ein Analogsignal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050420A JPH01225224A (ja) | 1988-03-03 | 1988-03-03 | ディジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225224A true JPH01225224A (ja) | 1989-09-08 |
Family
ID=12858373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050420A Pending JPH01225224A (ja) | 1988-03-03 | 1988-03-03 | ディジタル・アナログ変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4931796A (ja) |
| JP (1) | JPH01225224A (ja) |
| DE (1) | DE3839709C2 (ja) |
| FR (1) | FR2628272B1 (ja) |
| GB (1) | GB2215543B (ja) |
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|---|---|---|---|---|
| JPH0575460A (ja) * | 1991-09-12 | 1993-03-26 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換器 |
Families Citing this family (5)
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|---|---|---|---|---|
| JPH07114367B2 (ja) * | 1988-12-27 | 1995-12-06 | 三菱電機株式会社 | 信号処理装置 |
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-
1988
- 1988-03-03 JP JP63050420A patent/JPH01225224A/ja active Pending
- 1988-11-16 US US07/271,963 patent/US4931796A/en not_active Expired - Fee Related
- 1988-11-18 GB GB8827064A patent/GB2215543B/en not_active Expired
- 1988-11-21 FR FR8815127A patent/FR2628272B1/fr not_active Expired - Fee Related
- 1988-11-24 DE DE3839709A patent/DE3839709C2/de not_active Expired - Fee Related
Patent Citations (1)
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