JPH1040503A - ディスク記憶装置のagc回路 - Google Patents
ディスク記憶装置のagc回路Info
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Abstract
り信号を一定レベルに制御するためのディスク記憶装置
のAGC回路に関し、AGCゲインの最適化に要する時
間を短くして、記憶容量を増す。 【解決手段】 ゾーンビット記録されたディスク記憶媒
体1を読み取るヘッド2の読み取り出力のレベルを一定
にするためのディスク記憶装置のAGC回路において、
制御電圧に応じたゲインで、読み取り出力を増幅するG
CA3と、GCA3の信号をフィルターするフィルター
4と、フィルター4の信号をアナログ/デジタル変換す
るADC5と、ADC5のデジタル出力値と目標振幅値
との誤差を算出する誤差算出器6と、誤差に応じた大き
さの電流を発生する電流型DAC7と、電流を制御電圧
に変換するためのループフィルタ8と、ヘッド2がシー
クするゾーンに応じて、電流型DAC7の最大電流値を
変化するための制御回路9とを有する。この制御回路9
は、ディスク記憶媒体1のデータ面サーボ領域とリード
・ライト領域とで、電流型DAC7の最大電流値を変化
するものである。
Description
において、リードチャネルに用いられ、ヘッドの読み取
り信号を一定レベルに制御するためのディスク記憶装置
のAGC回路に関する。
ヘッドにより、データを書き込み/読みだす記憶装置で
ある。この磁気ディスク装置は、磁気ディスクに書き込
まれた情報を読みだすために、リードチャネルを有して
いる。このリードチャネルの内、AGC(自動利得制
御)回路は、読みだされたデータの振幅を一定に整える
目的のため、設けられている。
るが、実際の信号は、微小な媒体欠陥や媒体のムラによ
り、出力変動がある。このため、AGC回路において、
読み出し信号を一定振幅に制御してから、復調のための
信号処理を行っている。
ードチャネルにおいて用いられるAGC回路は、デジタ
ルデータによるフィードバックループを有する。このフ
ィードバックループ内において、デジタルの誤差信号を
アナログ制御量に変換するための電流型デジタル/アナ
ログ変換器と、ループフィルタとが用いられる。この電
流型デジタル/アナログ変換器は、磁気ディスクのAG
C調整領域が最小となるように、アナログ制御量を設定
することが求められる。
来技術の説明図である。
のリードチャネルに用いられるデジタルAGC回路を示
す。磁気ディスク(図示せず)より磁気ヘッド(図示せ
ず)が読み取ったアナログ信号は、ゲイン制御アンプ9
0に入力される。ゲイン制御アンプ(GCA)90は、
制御電圧に応じたゲインで入力信号を増幅する。
ログフィルタ−91に入力される。アナログフィルター
91は、PR−4(Partial Response class 4) のフィ
ルターである。アナログフィルター91の出力は、アナ
ログ/デジタル変換器92に入力される。アナログ/デ
ジタル変換器92は、電圧制御発振器のクロックである
VFOクロックに応じて、アナログフィルタ−91の出
力をサンプリングして、デジタル値に変換する。このデ
ジタル値が、デジタルAGC回路の出力である。
93に入力される。ゲイン訂正回路は、この入力された
デジタル値と、目標振幅値との誤差を算出する。この誤
差信号は、電流型デジタル/アナログ変換器94に入力
される。電流型デジタル/アナログ変換器94は、デジ
タルの誤差信号をアナログの電流量に変換する。
されるループフィルタ95に入力される。ループフィル
タ95は、アナログ電流を制御電圧に変換する。そし
て、ループフィルタ95は、この制御電圧をゲイン制御
アンプ90に供給する。
ADC回路の動作を、図24により、説明する。図24
に示すように、誤差信号は、アナログ/デジタル変換器
92のサンプリング周期毎に、更新されるから、誤差電
流も、アナログ/デジタル変換器92のサンプリング周
期毎に、更新される。
サにチャージされて、制御電圧を作成するため、AGC
の制御電圧も、アナログ/デジタル変換器92のサンプ
リング周期毎に更新される。
サンプリング周期をT、ループフィルタ95のコンデン
サの定数をC、誤差量の電流値in、1サンプル前の制
御電圧をVn-1 とした場合に、今回の制御電圧Vn は、
下記式により表される。
ある。
トは、図25に示すように、サーボ領域と、リードライ
ト領域がある。リードライト領域は、データ領域の前に
ギャップ(GAP)が設けられている。ギャップには、
単一周期のデータが書かれている。AGC制御は、ギャ
ップの読み込み時に、動作する。そして、データ領域の
読み込みに入る前に、AGCゲインを最適にする必要が
ある。このギャップ領域では、AGCゲインの調整が行
われるとともに、電圧周波数発振器のクロック(VFO
クロック)が同期化され、リードクロックの位相を調整
する。
整できる時間分設けられる。そして、前述の電流型デジ
タル/アナログ変換器94の最大電流値とループフィル
タ95のコンデンサの定数は、AGCゲインの最適化に
必要なギャップ長が最も短くなるように、調節されてい
た。
さくて、ゲインの最適化に要するギャップ長が長いよう
では、電流型デジタル/アナログ変換器94の最大電流
値を増やすか、コンデンサの定数を小さくする。逆に、
周期T毎の制御電圧の変化量が大きくて、オーバーシュ
ートが生じるようでは、電流型デジタル/アナログ変換
器94の最大電流値を少なくするか、コンデンサの定数
を大きくする。
工場出荷時に書き込まれる。サーボ領域とリード・ライ
ト領域とは、サーボゲート信号*SVGTで判別され
る。
問題を説明するためのゾーンビット記録の説明図、図2
7は、従来技術の問題を説明するための従来のAGC動
作の説明図である。
あった。
ト記録方法が知られている。このゾーンビット記録方法
は、磁気ディスクを同心円状のゾーンに区切る。そし
て、転送レートを、外側のゾーン程速くする。これによ
り、各ゾーンで同じビット密度となるようにして、記録
密度を向上する。
の従来のAGCのゲイン調整方法を適用すると、次の問
題が生じる。
ーンで異なる。従って、周期Tが短くなった場合に、コ
ンデンサに電流をチャージする時間が短くなる。これに
より、周期T毎の制御電圧の変化量が少なくなる。逆
に、周期Tが長くなった場合に、コンデンサに電流をチ
ャージする時間が長くなる。これにより、周期T毎の制
御電圧の変化量が大きくなる。
小にするように、AGCの最大電流値を調節しても、別
のゾーンでは、ギャップ長が最小にならないという問題
が生じていた。このため、ゾーンビット記録方法の記憶
効率の上昇を阻害するという問題があった。
ボ領域の転送レートは、各ゾーンで一定である。これ
は、各ゾーンで、サーボ領域の転送レートを変えると、
各ゾーン境界での位置決めが困難となるためである。
ード・ライト領域とサーボ領域との転送レートが異な
る。即ち、周期Tが異なることになる。このため、前述
したように、リード・ライト領域で、ギャップ長を最小
にするように、AGCの最大電流値を調節しても、サー
ボ領域では、AGCゲインの最適化に要する時間が最小
にならないという問題が生じていた。このため、ゾーン
ビット記録方法の記憶効率の上昇を阻害するという問題
があった。
信号をS2とすると、その振幅が2倍の信号は、S1と
なり、その振幅が1/2倍の信号は、S3となる。例え
ば、出力レベルが2倍のヘッドに切り替わり、信号S2
から信号S1に変わった時は、目標値との差分は、「1
6」である。一方、出力レベルが半分のヘッドに切り替
わり、信号S2から信号S3に変わった時は、目標値と
の差分は、「8」である。
の場合)には、ゲインを下げる場合(信号S1の場合)
に比し、差分が小さくなる。このため、ゲインを上げる
場合には、ゲインを下げる場合に比し、動作が遅くなる
という問題があった。このため、AGCゲインの最適化
に要する時間が長くなり、記憶効率の上昇を阻害すると
いう問題があった。
要する時間を短くして、記憶容量を増すためのディスク
記憶装置のAGC回路を提供することにある。
ィスクに対し、AGCゲインの最適化に要する時間を短
くして、記憶容量を増すためのディスク記憶装置のAG
C回路を提供することにある。
時の動作速度を速くして、AGCゲインの最適化に要す
る時間を短くして、記憶容量を増すためのディスク記憶
装置のAGC回路を提供することにある。
である。
た各ゾーンにおいて、転送レートが異なるディスク記憶
媒体1と、このディスク記憶媒体1を読み取るヘッド2
とを有する。
定にするためのディスク記憶装置のAGC回路は、制御
電圧に応じたゲインで、読み取り出力を増幅するゲイン
制御アンプ3と、ゲイン制御アンプ3からの信号をフィ
ルターリングするフィルター4と、フィルター4からの
信号をアナログ/デジタル変換するアナログ/デジタル
変換器5と、アナログ/デジタル変換器5のデジタル出
力値と目標振幅値との誤差を算出する誤差算出器6と、
誤差に応じた大きさの電流を発生する電流型デジタル/
アナログ変換器7と、電流を制御電圧に変換するための
ループフィルタ8と、ヘッド2がシークするゾーンに応
じて、電流型デジタル/アナログ変換器7の最大電流値
を変化するための制御回路9とを有する。
1のデータ面サーボ領域とリード・ライト領域とで、電
流型デジタル/アナログ変換器7の最大電流値を変化す
るものである。
器7は、プラス側の最大電流値とマイナス側の最大電流
値とが異なるように構成されている。
デジタル信号のビットの重みと、マイナス側の誤差を示
すデジタル信号のビットの重みを異ならせるための回路
を有する。
おいて、ゾーン毎に、電流型デジタル/アナログ変換器
7の最大電流値を変化するようにした。このため、サン
プリング周期が各ゾーンで変化しても、各ゾーンにおい
て、AGC回路のゲイン調整時間を最小とすることがで
きる。これにより、各ゾーンでのギャップ長を短くで
き、記憶容量を増大する。
スク記憶媒体1のデータ面サーボ領域とリード・ライト
領域とで、電流型デジタル/アナログ変換器7の最大電
流値を変化するようにした。このため、サンプリング周
期が各領域で変化しても、サーボ領域とリード・ライト
領域との各々において、AGC回路のゲイン調整時間を
最小とすることができる。これにより、リード・ライト
領域でのギャップ長を短くでき、又、サーボ領域を短く
でき、記憶容量を増大する。
7は、プラス側の最大電流値とマイナス側の最大電流値
とが異なるように構成している。又は、誤差算出器は、
プラス側の誤差を示すデジタル信号のビットの重みと、
マイナス側の誤差を示すデジタル信号のビットの重みを
異ならせるための回路を有する。
が速くなり、AGC回路のゲイン調整時間を最小とする
ことができる。このため、リード・ライト領域でのギャ
ップ長を短くできる。これにより、記憶容量を増大でき
る。
の構成図、図3は図2のGCAの特性図、図4は図2の
ADCの入出力特性図、図5は図2のゲイン訂正回路の
構成図、図6は図2のテーブルの構成図、図7は図6の
動作説明図である。
ものは、同一の記号で示してある。
に、ゾーンビット記録される。そして、図7で説明する
ように、ゾーンは、「1」〜「11」の11ケ設けられ
ている。最内周のゾーン1の転送レートは、10.0M
B/sであり、最外周のゾーン11の転送レートは、1
7.5MB/sである。トラックフォーマットは、図2
5で説明したものである。そのサーボ領域の転送レート
は、各ゾーン共通であり、11.1MB/sである。
を読み取り、書き込むものである。磁気ヘッド2が読み
取ったアナログ信号は、ゲイン制御アンプ(GCA)3
に入力される。ゲイン制御アンプ90は、制御電圧に応
じたゲインで入力信号を増幅する。ゲイン制御アンプ
は、図3に示すように、制御電圧1.1ボルトから1.
25ボルトの間でリニアに動作する。そして、ゲイン
は、20dBから−3dBで動作する。
ログフィルタ−4に入力される。アナログフィルター4
は、PR−4(Partial Response class 4) のフィルタ
ーである。このアナログフィルター4には、フィルタ設
定レジスタ15が接続されている。
クコマンド受信後に、後述するマイクロプロセッサ9か
らシリアルインターフェース回路11とシリアルインタ
ーフェース12を介して各ゾーン毎に、カットオフ周波
数とブースト量が設定される。これにより、アナログフ
ィルター4のカットオフ周波数とブースト量が、各ゾー
ン毎に変化する。
ログ/デジタル変換器5に入力される。アナログ/デジ
タル変換器5は、電圧制御発振器のクロックであるVF
Oクロックに応じて、アナログフィルタ−4の出力をサ
ンプリングして、デジタル値に変換する。このデジタル
値が、デジタルAGC回路の出力である。
すように、入力±0.2ボルトに対し、出力が「−3
2」から「+31」に変化する。そして、入力が±0.
2ボルト以上であると、飽和する。その出力は、6ビッ
トである。そして、「−32」は、「10000
0BIN 」と、「31」は、「011111BIN 」という
ように、2の補数値を出力する。
6に入力される。ゲイン訂正回路6は、この入力された
デジタル値と、目標振幅値との誤差を算出する。目標値
は、アナログ/デジタル変換器5のダイナミックレンジ
の半分の「15」に設定している。誤差信号は、5ビッ
トで出力する。ゲイン訂正回路6は、図5により後述す
る。
グ変換器7に入力される。電流型デジタル/アナログ変
換器7は、デジタルの誤差信号をアナログの電流量に変
換する。電流型デジタル/アナログ変換器7は、3ビッ
トの最大電流設定値に応じて、最大電流値が設定され
る。そして、設定された最大電流値の範囲において、5
ビットの誤差信号に応じた電流を出力する。この3ビッ
トの最大電流設定値は、アンドゲート14を介して与え
られる。
0pF)で構成されるループフィルタ8に入力される。
ループフィルタ8は、アナログ電流を制御電圧に変換す
る。そして、ループフィルタ8は、この制御電圧をゲイ
ン制御アンプ3に供給する。
されている。プロセッサ9には、メモリ10が接続され
ている。メモリ10には、図6で示すように、各ゾーン
の最大電流設定値を格納したテーブルを有する。図6に
示すように、ゾーン「1」〜「3」は、設定値「00
1」であり、ゾーン「4」〜「6」は、設定値「01
0」である。ゾーン「7」〜「9」は、設定値「01
1」であり、ゾーン「10」、「11」は、設定値「1
00」である。
ス回路11を介してシリアルインターフェース12に、
クロックSCLKと、シリアルデータSDATAと、ラ
イトモード信号SMODEとを出力する。
に、メモリ10のテーブルを参照して、目的アドレスの
属するゾーンの設定値を得る。そして、プロセッサ9
は、シリアルインターフェース回路11を介してシリア
ルインターフェース12に、設定値を出力する。
ーフェース12からの最大電流設定値が書き込まれる。
電流設定レジスタ13は、3ビットのシリアル最大電流
設定値を3ビットのパラレル最大電流設定値に変換す
る。
ートで構成されている。この3つのアンドゲートは、最
大電流設定値の各ビットとプロセッサ9から与えられる
サーボゲート信号*SVGTとのアンドをとる。サーボ
ゲート信号は、図25で示したように、各トラックのサ
ーボ領域において、ローレベルとなる信号である。
ト領域では、サーボゲート信号がハイレベルのため、ア
ンドゲート14の出力は、電流設定レジスタ13の設定
値「001」〜「100」が出力される。これに対し、
サーボ領域では、サーボゲート信号がローレベルのた
め、アンドゲート14の出力は、設定値「000」を示
す。
は、図8にて後述するように、最大電流設定値が「00
1」の時は、最大電流値が±9μAとなる。又、最大電
流設定値が「010」の時は、最大電流値が±11μA
となる。又、最大電流設定値が「011」の時は、最大
電流値が±13μAとなる。更に、最大電流設定値が
「100」の時は、最大電流値が±15μAとなる。最
大電流設定値が「000」の時は、最大電流値が±10
μAとなる。
器7は、リード・ライト領域では、ヘッドがシークされ
る各ゾーンの転送レートに応じた値の最大電流に調整さ
れる。一方、電流型デジタル/アナログ変換器7は、サ
ーボ領域では、サーボ領域の転送レートに合わせた値の
最大電流に調整される。
説明する。
位ビットと、下位5ビットとのEORをとる。これによ
り、6ビットのデジタル出力の絶対値(5ビット)を得
る。減算器62は、EOR回路61の出力から目標値
「15」を差し引き、誤差量を計算する。
る。リミッタ回路63は、位相が大きくずれている時
に、ゲインが上がりすぎないように、リミットするもの
である。フリッププロップ54は、1つ前の誤差量を保
持する。加算器65は、フリップフロップ54の1つ前
の誤差量と今回の誤差量を加算して、平均値を得るもの
である。この平均値をとるのは、アナログ/デジタル変
換器5のサンプリングクロックの位相が、アナログ入力
に対してずれている時の正負の誤差量を均等にして、制
御電圧のふらつきを防止するためである。
デジタル変換器5のダイナミックレンジを比較するもの
である。コンパレータ67は、起動時や、出力が大きい
ヘッドから小さいヘッドに切り替わった時のように、ゲ
インが極端に大きいことを検出して、ゲインを速く下げ
るように、誤差量をプラス最大に指示するためのもので
ある。
ベルとを比較する。コンパレータ68は、低い振幅を検
出するためのものである。シフトレジスタ69は、コン
パレータ68の出力をシフトしながら、保持するもので
ある。シフトレジスタ69は、低い振幅が短く続いた時
は、無効な信号として、誤差量をゼロに指示する。又、
シフトレジスタ69は、低い振幅が長く続いた時は、ゲ
インが小さすぎると判断して、ゲインを速く上げるた
め、誤差量をマイナス最大に指示する。
から誤差量がプラス最大に指示された時は、プラス最大
の誤差量(「+15」)を出力する。マルチプレクサ6
6は、シフトレジスタ69から誤差量がゼロを指示され
た時は、ゼロの誤差量を出力する。
9から誤差量がマイナス最大を指示された時は、マイナ
ス最大の誤差量(「−15」)の誤差量を出力する。マ
ルチプレクサ66は、それ以外は、加算器65の誤差量
を出力する。
国特許公開平成6年第111478号公報を参照された
い。
変換器の構成図、図9は、図8の構成の動作説明図、図
10乃至図14は、その各部波形図である。
5μAの基準電流源70−1と、13μAの基準電流源
70−2と、11μAの基準電流源70−3と、9μA
の基準電流源70−4と、10μAの基準電流源70−
5とを有する。各基準電流源70−1〜70−5には、
各々スイッチ71−1〜71−5が接続されている。
ットの設定値を5ビットの選択信号にデコードする。各
選択信号bit4〜bit0は、各々スイッチ71−1
〜71−5を駆動する。
ットの設定値が「000」であれば、選択信号bit4
〜bit1は、「0」となり、選択信号bit0のみ
「1」となる。このため、スイッチ71−5がオンし
て、10μAの基準電流源70−5が動作される。これ
により、基準電流源70は、10μAの基準電流を出力
する。
る電流源73−1と、基準電流を1/2倍する電流源7
3−2と、基準電流を1/4倍する電流源73−3と、
基準電流を1/8倍する電流源73−4とを有する。各
電流源73−1〜73−4には、各々スイッチ74−1
〜74−4が接続されている。
する電流源75−1と、基準電流を1/2倍する電流源
75−2と、基準電流を1/4倍する電流源75−3
と、基準電流を1/8倍する電流源75−4とを有す
る。各電流源75−1〜75−4には、各々スイッチ7
6−1〜76−4が接続されている。
ートで構成されている。各アンドゲートは、各々5ビッ
トの誤差信号の最上位ビットと下位4ビットの各々との
アンドをとる。これにより、プラス側の誤差信号bit
3〜bit0を得る。この誤差信号bit3〜bit0
により、各々スイッチ74−1〜74−4を駆動する。
ットを反転する。アンドゲート77−2は、4つのアン
ドゲートで構成されている。各アンドゲートは、反転回
路77−3の出力と誤差信号の下位4ビットの各々との
アンドをとる。これにより、マイナス側の誤差信号bi
t3〜bit0を得る。この誤差信号bit3〜bit
0により、各々スイッチ76−1〜76−4を駆動す
る。
と、スイッチ76−1〜76−4の接続点から得る。
た基準電流が発生する。そして、その基準電流を最大電
流として、誤差信号に応じた出力電流が得られる。例え
ば、図7に示すように、3ビットの設定値が「000」
であれば、基準電流源70は、10μAの基準電流を出
力する。そして、出力レンジは、±10μAとなる。
グ変換器7は、設定値に応じた最大電流値に設定され
る。
0MB/s、クロック周期Tが11.1ns(最インナ
ーゾーン)の場合のリードデータ(GCA入力)、アナ
ログ/デジタル変換器の出力(ADCout)、制御電
圧の変化をシュミレーションにより得た波形を示したも
のである。ここで、横軸は、時間(ns)であり、55
0nsで、出力が2倍のヘッドに切り替わった場合を示
す。
器7の最大電流値IDACが±10μAの場合、図12
は、同じく最大電流値IDACが±9μAの場合、図1
3は、最大電流値IDACが±8μAの場合を示す。
ジタル変換器の出力ADCoutに注目すると、図11
の場合には、目標値に収束するまで、39T(39クロ
ック)必要である。図12の場合には、目標値に収束す
るまで、21T必要である。図13の場合には、目標値
に収束するまで、23T必要である。
く収束するのは、図12の最大電流値IDACが±9μ
Aの時であることが判る。
が17.5MB/s、クロック周期Tが6.35ns
(最アウターゾーン)の場合のリードデータ(GCA入
力)、アナログ/デジタル変換器の出力(ADCou
t)、制御電圧の変化をシュミレーションにより得た波
形を示したものである。ここで、横軸は、時間(ns)
であり、550nsで、出力が2倍のヘッドに切り替わ
った場合を示す。
器7の最大電流値IDACが±9μAの場合、図14
は、同じく最大電流値IDACが±15μAの場合を示
す。
ジタル変換器の出力ADCoutに注目すると、図13
の場合には、目標値に収束するまで、41T(41クロ
ック)必要である。図14の場合には、目標値に収束す
るまで、23T必要である。
く収束するのは、図14の最大電流値IDACが±15
μAの時であることが判る。
束速度が最短となる最大電流値が異なることが判る。従
って、ゾーンに応じて、電流型デジタル/アナログ変換
器の最大電流値を変化することにより、AGCの収束速
度を最短にし、ギャップ長を短くすることができる。
す動作説明図、図16は、本発明の第2の実施の形態の
ための電流型デジタル/アナログ変換器の構成図であ
る。
時のAGCの動作速度が、ゲインを下げる時のAGCの
動作速度より遅い。このゲインを上げる時のAGCの動
作速度を速くするため、電流型デジタル/アナログ変換
器のマイナス側の最大電流値をプラス側の最大電流値よ
り大きくする。
3は、制御電圧に比例して、ゲインを下げるため、電流
型デジタル/アナログ変換器のマイナス側の最大電流値
をプラス側の最大電流値より大きくすることにより、ゲ
インを上げる場合の動作速度を速くする。
「1」〜「3」では、最大電流は、プラス側で、+9μ
Aに設定され、マイナス側で、−17μAに設定され
る。
の構成を、図16に示す。図16において、図8で示し
たものと同一のものは、同一の記号で示してある。
準電流を発生する。第2の基準電流源78は、28μA
の基準電流源78−1と、24μAの基準電流源78−
2と、20μAの基準電流源78−3と、17μAの基
準電流源78−4と、19μAの基準電流源78−5と
を有する。各基準電流源78−1〜78−5には、各々
スイッチ79−1〜79−5が接続されている。
t0は、各々スイッチ78−1〜78−5を駆動する。
ス側の基準電流源と使用され、プラス側電流源73に基
準電流を供給する。一方、第2の基準電流源78は、マ
イナス側の基準電流源として使用され、マイナス側電流
源75に基準電流を供給する。
ビットの設定値が「000」であれば、選択信号bit
4〜bit1は、「0」となり、選択信号bit0のみ
「1」となる。このため、スイッチ71−5、79−5
がオンして、10μAの基準電流源70−5が動作され
る。これにより、第1の基準電流源70は、10μAの
基準電流を、プラス側電流源73に供給し、第2の基準
電流源78は、19μAの基準電流を、マイナス側電流
源75に供給する。
換器7の最大電流値は、プラス側10μA、マイナス側
19μAである。
に応じて、最大電流値を変化させている。従って、ゲイ
ンを上げる場合の動作速度が速くなる他に、ゾーンビッ
ト記録した時の各トラックのギャップ長を短くできる効
果も奏する。
5MB/s、クロック周期Tが6.35ns(最アウタ
ーゾーン)の場合のリードデータ(GCA入力)、アナ
ログ/デジタル変換器の出力(ADCout)、制御電
圧の変化をシュミレーションにより得た波形を示したも
のである。ここで、横軸は、時間(ns)であり、55
0nsで、出力が1/2倍のヘッドに切り替わった場合
を示す。即ち、ゲインを2倍に上げる場合を示す。
器7の最大電流値IDACが±15μAの場合、図18
は、同じく最大電流値IDACが+15μA(プラス
側)、−28μA(マイナス側)の場合を示す。
ジタル変換器の出力ADCoutに注目すると、図17
の場合には、目標値に収束するまで、51T(51クロ
ック)必要である。図18の場合には、目標値に収束す
るまで、31T必要である。
18の最大電流値IDACが+15μA(プラス側)、
−28μA(マイナス側)の場合であることが判る。
側の最大電流値より大きくすることにより、ゲインを上
げる場合の動作速度が速くなる。
す説明図である。
時のAGCの動作速度が、ゲインを下げる時のAGCの
動作速度より遅い。このゲインを上げる時のAGCの動
作速度を速くするため、誤差信号のビット重みを、誤差
信号の正負に応じて変化する。即ち、プラス側のビット
重みを、マイナス側のビット重みより小さくする。
6において、加算器65と、マルチプレクサ66との間
に、図19に示すようなマルチプレクサ65−1を設け
る。
5より6ビットの誤差出力を受け、最上位ビットMSB
により、誤差信号をセレクトする。マルチプレクサ65
−1は、最上位ビットMSBにより、プラス側の誤差信
号と判定すると、6ビットの誤差信号の内、上位5ビッ
トを誤差信号として、選択する。
ビットMSBにより、マイナス側の誤差信号と判定する
と、6ビットの誤差信号の内、下位5ビットを誤差信号
として、選択する。
プラス側のビット重みに比し、2倍重くなる。このよう
にすることによって、ゲインを上げる場合(誤差信号が
マイナスの場合)の動作速度を速くすることができる。
図、図21は、図20のADCの構成図である。
のものは、同一の記号で示してある。オペアンプ16
は、ループフィルタ8の制御電圧を増幅する。この増幅
出力は、アナログ/デジタル変換器5のリファレンス電
圧として、アナログ/デジタル変換器5を制御する。
ナログ/デジタル変換器5をGCAとして使用してい
る。この理由は、アナログ回路は、ノイズに弱いため、
できるだけ削除したい。又、CMOS−LSIの回路設
計は、アナログ回路の方が、デジタル回路に比し、難し
いため、GCA等のアナログ回路は、削除したいためで
ある。
変換器5は、n個のコンパレータ50−1〜50−n
と、デコーダ51とを有する。そして、リファレンス電
圧に、n個の抵抗r1〜rnが直列に接続されている。
各コンパレータ50−1〜50−nには、一方の入力端
子に、アナログ信号が入力されている。各コンパレータ
50−1〜50−nの他方の入力端子には、各抵抗r1
〜rnによる基準電圧が入力される。
して、前述した制御電圧に比例した電圧を用いる。これ
により、アナログ/デジタル変換器5をGCAとして使
用できる。このため、GCAを削除でき、AGC回路の
アナログ回路を削減することができる。
図である。
ものと同一のものは、同一の記号で示してある。加算器
17は、ゲイン訂正回路6の1サンプル前の誤差信号と
今回の誤差信号とを加算する。加算器17は、誤差信号
を平均化する。電圧型デジタル/アナログ変換器18
は、誤差信号を制御電圧に変換する。この制御電圧は、
アナログ/デジタル変換器5のリファレンス電圧とし
て、アナログ/デジタル変換器5を制御する。
算器で構成している。このため、アナログのループフィ
ルタを削除できる。又、図20の実施例と同様に、アナ
ログ/デジタル変換器5をGCAとして使用している。
このため、GCAを削除できる。
変形が可能である。
大電流を変化する場合に、各ゾーンに応じて、リード・
ライト領域の最大電流を変化した例で、説明したが、各
ゾーン毎に、リード・ライト領域の最大電流を変化しな
い場合にも適用できる。
ス側とマイナス側の最大電流を変化する場合において、
ゾーン毎にも、最大電流を変化させた例で説明したが、
最大電流を変化させない場合にも適用できる。
プラス側とマイナス側の最大電流を変化する場合におい
て、ゾーンビット記録で説明したが、ゾーンビット記録
を採用しないものにも適用できる。
したが、他のディスク記憶媒体にも適用できる。
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
次の効果を奏する。
に、電流型デジタル/アナログ変換器7の最大電流値を
変化するようにしたため、サンプリング周期が各ゾーン
で変化しても、各ゾーンにおいて、AGC回路のゲイン
調整時間を最小とすることができる。これにより、各ゾ
ーンでのギャップ長を短くでき、記憶容量を増大する。
憶媒体1のデータ面サーボ領域とリード・ライト領域と
で、電流型デジタル/アナログ変換器7の最大電流値を
変化するようにしたため、サンプリング周期が各領域で
変化しても、サーボ領域とリード・ライト領域との各々
において、AGC回路のゲイン調整時間を最小とするこ
とができる。これにより、リード・ライト領域でのギャ
ップ長を短くでき、又、サーボ領域を短くでき、記憶容
量を増大する。
プラス側の最大電流値とマイナス側の最大電流値とが異
なるように構成している。又は、誤差算出器は、プラス
側の誤差を示すデジタル信号のビットの重みと、マイナ
ス側の誤差を示すデジタル信号のビットの重みを異なら
せるための回路を有する。このため、ゲインを上げる場
合にも、動作が速くなり、AGC回路のゲイン調整時間
を最小とすることができる。このため、リード・ライト
領域でのギャップ長を短くできる。これにより、記憶容
量を増大できる。
る。
各部波形図(その1)である。
各部波形図(その2)である。
各部波形図(その3)である。
各部波形図(その4)である。
各部波形図(その5)である。
る。
構成図である。
各部波形図(その1)である。
各部波形図(その2)である。
ある。
Claims (10)
- 【請求項1】 円周方向に設けられた各ゾーンにおい
て、転送レートが異なる書き込みが行われるディスク記
憶媒体を読み取るヘッドの読み取り出力のレベルを一定
にするためのディスク記憶装置のAGC回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号をフィルターリングす
るフィルターと、 前記フィルターからの信号をアナログ/デジタル変換す
るアナログ/デジタル変換器と、 前記アナログ/デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル/アナログ変換器と、 前記電流を前記制御電圧に変換するためのループフィル
タと、 前記ヘッドがシークする前記ゾーンに応じて、前記電流
型デジタル/アナログ変換器の最大電流値を変化するた
めの制御回路とを有することを特徴とするディスク記憶
装置のAGC回路。 - 【請求項2】 請求項1のディスク記憶装置のAGC回
路において、 前記電流型デジタル/アナログ変換器は、設定値に応じ
て最大電流値を変化するように構成され、 前記制御回路は、 前記ディスク記憶媒体の各ゾーンに応じた最大電流値を
示す設定値を格納するメモリと、 前記ヘッドがシークするゾーンに応じて、前記メモリを
参照して、前記電流型デジタル/アナログ変換器に前記
設定値を設定するコントローラとを有することを特徴と
するディスク記憶装置のAGC回路。 - 【請求項3】 請求項1のディスク記憶装置のAGC回
路において、 前記制御回路は、 前記ディスク記憶媒体のデータ面サーボ領域とリード・
ライト領域とで、前記電流型デジタル/アナログ変換器
の最大電流値を変化することを特徴とするディスク記憶
装置のAGC回路。 - 【請求項4】 請求項1のディスク記憶装置のAGC回
路において、 前記電流型デジタル/アナログ変換器は、プラス側の最
大電流値とマイナス側の最大電流値とが異なるように構
成されたことを特徴とするディスク記憶装置のAGC回
路。 - 【請求項5】 請求項4のディスク記憶装置のAGC回
路において、 前記電流型デジタル/アナログ変換器は、マイナス側の
最大電流値がプラス側の最大電流値より大きく設定され
たことを特徴とするディスク記憶装置のAGC回路。 - 【請求項6】 請求項1のディスク記憶装置のAGC回
路において、 前記誤差算出器は、 プラス側の前記誤差を示すデジタル信号のビットの重み
と、マイナス側の前記誤差を示すデジタル信号のビット
の重みを異ならせるための回路を有することを特徴とす
るディスク記憶装置のAGC回路。 - 【請求項7】 円周方向に設けられた各ゾーンにおい
て、転送レートが異なる書き込みが行われるディスク記
憶媒体を読み取るヘッドの読み取り出力のレベルを一定
にするためのディスク記憶装置のAGC回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号をフィルターリングす
るフィルターと、 前記フィルターからの信号をアナログ/デジタル変換す
るアナログ/デジタル変換器と、 前記アナログ/デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル/アナログ変換器と、 前記電流を前記制御電圧に変換するためのループフィル
タと、 前記ディスク記憶媒体のデータ面サーボ領域とリード・
ライト領域とで、前記電流型デジタル/アナログ変換器
の最大電流値を変化するための制御回路とを有すること
を特徴とするディスク記憶装置のAGC回路。 - 【請求項8】 ディスク記憶媒体を読み取るヘッドの読
み取り出力のレベルを一定にするためのディスク記憶装
置のAGC回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号をフィルターリングす
るフィルターと、 前記フィルターからの信号をアナログ/デジタル変換す
るアナログ/デジタル変換器と、 前記アナログ/デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル/アナログ変換器と、 前記電流を前記制御電圧に変換するためのループフィル
タとを有し、 前記電流型デジタル/アナログ変換器は、プラス側の最
大電流値とマイナス側の最大電流値とが異なるように構
成されたことを特徴とするディスク記憶装置のAGC回
路。 - 【請求項9】 請求項8のディスク記憶装置のAGC回
路において、 前記電流型デジタル/アナログ変換器は、マイナス側の
最大電流値がプラス側の最大電流値より大きく設定され
たことを特徴とするディスク記憶装置のAGC回路。 - 【請求項10】 ディスク記憶媒体を読み取るヘッドの
読み取り出力のレベルを一定にするためのディスク記憶
装置のAGC回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号をフィルターリングす
るフィルターと、 前記フィルターからの信号をアナログ/デジタル変換す
るアナログ/デジタル変換器と、 前記アナログ/デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル/アナログ変換器と、 前記電流を前記制御電圧に変換するためのループフィル
タとを有し、 前記誤差算出器は、 プラス側の前記誤差を示すデジタル信号のビットの重み
と、マイナス側の前記誤差を示すデジタル信号のビット
の重みを異ならせるための回路を有することを特徴とす
るディスク記憶装置のAGC回路。
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