KR101012962B1 - 자동 이득 제어 회로 - Google Patents

Abstract

제어부(100)는, 입력 오디오 신호의 레벨 섹션을 가리키는 데이터 LVLm을 갱신하고, 입력 오디오 신호와 기준 레벨 Vr 간의 비교 결과를 나타내는 신호 CMP에 기초하여 기준 레벨 Vr를 제어하며, 또한, 전자 볼륨(10L 및 10R)의 이득들이 입력 오디오 신호의 레벨 섹션에 대응하는 이득들로 되는 방식으로 전자 볼륨(10L 및 10R)의 이득들을 제어한다. 이 경우, 입력 오디오 신호의 레벨 섹션은, 전자 볼륨의 출력 신호의 레벨이 이전에 설정된 출력 진폭의 상한 레벨을 초과하지 않는 방식으로 이득에 관련된다.

자동 이득 제어 회로, 전자 볼륨, 오디오 신호

Description

자동 이득 제어 회로{AUTOMATIC GAIN CONTROL CIRCUIT}

본 발명은 오디오 기기의 이득을 제어하는데 적절히 이용되는 자동 이득 제어 회로에 관한 것이다.

일반적으로, 자동 이득 제어 회로(이하, "AGC 회로"라 함)는 스피커 재생 장치 및 녹화 장치와 같은 오디오 기기의 출력단에서 전력 증폭기의 전단에 제공된다. 입력 오디오 신호의 파형의 피크 레벨이 변하는 조건하에서, 입력 오디오 신호가 적절한 레벨로 증폭된 뒤에 적절한 레벨을 갖는 증폭된 입력 오디오 신호가 전력 증폭기에 공급될 수 있도록, 상술한 AGC 회로는 입력 오디오 신호가 증폭되는 경우에 이득을 제어할 수 있는 기능을 갖춘 회로다. 이러한 종류의 AGC 회로가 오디오 장치의 출력단에서 사용된 전력 증폭기에서의 클립(clip)의 발생을 방지하는 수단으로서 사용될 가능성이 다소 존재한다. 이러한 AGC 회로가 예를 들어, JP-A-9093063호 및 JP-A-2000-106511호에 개시되어 있음이 이해되어야 한다. 또한, 이러한 AGC 회로를 이용하는 클립 방지 기술이 JP-A-2000-106511호에 개시되어 있다.

한편, 종래의 AGC 회로를 이용하는 클립 방지 기술이 종래의 기술 사상으로서 예를 들어 JP-A-2000-106511호에 개시되어 있다. 즉, JP-A-2000-106511호에서, 전력 증폭기의 출력 신호 전압의 순간 평균값이 검출되고; 전력 증폭기의 출력 신호 파형의 피크 레벨이 클립 레벨보다 낮거나 동등한 레벨로 수렴하도록 검출된 평균값이 일정해지는 방식으로, 전력 증폭기의 전단에 제공된 증폭기의 이득이 음의 피드백 제어 방식으로 피드백된다. 이러한 AGC 회로들 중 이러한 이용 모드가 클립을 방지하는 장점을 갖더라도, VCA 등과 같은 비선형 소자가 이용됨으로써, 전력 증폭기의 출력 신호가 왜곡되는 문제점이 존재한다.

또한, AGC 회로에서, 공격 시간 및 해제 시간을 AGC 회로의 응용에 따른 적절한 길이로 설정하는 것이 요구된다. 공격 시간이란, 레벨이 증가하는 경우에, 입력 오디오 신호의 레벨에 응답하여 증폭기의 이득을 낮추는 시간이고, 해제 시간이란, 레벨이 감소하는 경우에, 입력 오디오 신호의 레벨에 응답하여 증폭기의 이득을 증가시키는 시간이다. 관련 기술에서, AGC 회로가 반도체 집적회로에 의해 구현되는 경우에, 공격 시간 및 해제 시간에 응답하는 시상수를 갖는 시상수 회로가 반도체 집적회로인 AGC 회로에 외부적으로 제공되어, AGC 회로가 공격 시간 및 해제 시간을 획득하는 동작을 수행한다. 따라서, AGC 회로를 포함하는 전체적인 오디오 기기의 부품 개수가 증가함으로써, 비용이 증가한다. 또한, 시상수 회로의 시상수는 온도에 민감하고 시간이 경과함에 따라 변할 수도 있다. 따라서, 이러한 회로 또는 AGC 회로가 사용된다면, 공격 시간 및 해제 시간의 안정성이 열화되는 문제점이 발생한다.

본 발명은 종래 기술 사상의 상술한 문제점을 해결하기 위하여 이루어진 것이므로, 전력 증폭기의 출력 신호를 왜곡시키지 않고 입력 오디오 신호에 대한 이득을 제어할 수 있고, 클립이 생성될 수 있는 위험이 존재하는 경우에 이득을 낮춤으로써 클립을 방지할 수 있는 AGC 회로를 제공하는 목적을 갖는다.

본 발명의 또 다른 목적은 외부의 시상수 회로를 사용하지 않고, 공격 시간 및 해제 시간을 적절하게 설정할 수 있는 자동 이득 제어 회로를 제공하는 것이다.

본 발명은,

입력 오디오 신호를 가변 이득으로 증폭하고, 증폭된 입력 오디오 신호를 출력하는 전자 볼륨(electronic volume); 및

입력 오디오 신호의 레벨에 응답하여 전자 볼륨의 이득을 제어하고, 입력 오디오 신호의 레벨 및 전자 볼륨의 이득 모두에 기초하여 결정되는 전자 볼륨의 출력 신호의 레벨이 출력 진폭 상한 레벨을 초과하지 않도록 전자 볼륨의 이득을 낮추는 제어 동작을 수행하는 이득 제어부를 포함하는 자동 이득 제어 회로를 제공한다.

본 발명에 따르면, 이득을 제어하는 수단으로서 VCA와 같은 비선형 소자가 사용되지 않고, 전자 볼륨이 사용된다. 그 결과로, 입력 오디오 신호에 대한 전력 증폭기의 출력 신호를 왜곡시키지 않고 이득이 제어될 수 있다. 전자 볼륨의 출력 신호의 레벨이 미리 설정된 출력 진폭 상한 레벨을 초과하는 경우에, 전자 볼륨의 이득을 낮추는 제어 동작이 수행되어, 전자 볼륨의 출력 신호의 레벨이 출력 진폭 상한 레벨 내로 제한된다. 따라서, 출력 진폭 상한 레벨이, 전자 볼륨의 후단에 제공된 전력 증폭기에서 클립이 생성되지 않는 입력 레벨의 상한과 일치되게 설정된다면, 클립이 발생할 수 있는 위험이 존재하는 이득이 감소된다. 그 결과, 전력 증폭기에서 클립을 방지할 수 있다.

JP-A-2000-106511호는 전력 증폭기의 출력 신호에서의 클립 발생이 감지된 경우에, 입력 신호가 증폭되는 때에 이득을 감소시키기 위하여, 따라서 클립을 회피하기 위하여, AGC 기능이 활성화되는 기술적 사상을 개시한다. 그러나, 본 발명의 진보적인 사상은 이득을 낮추기 위하여 클립의 발생이 감지되는, JP-A-2000-106511호에 개시된 기술적 사상에 관한 것이 아니라, 이하의 기술적 사상에 관한 것이다. 즉, 후단에 제공된 전력 증폭기에서 클립이 생성되지 않는 출력 진폭 상한 레벨이 미리 설정되고, 전자 볼륨의 출력 신호의 레벨이 이러한 출력 진폭 상한 레벨을 초과하는 경우에, 전자 볼륨의 출력 신호의 레벨이 출력 진폭 상한 레벨을 초과하지 않도록 전자 볼륨의 이득이 낮아져서 클립의 발생이 방지되는 것이다. 이러한 기술적 사상은 2개의 특허공보의 기술적 사상과는 본질적으로 상이하다.

본 발명에 따르면, 자동 이득 제어 회로는,

입력 오디오 신호를 가변 이득으로 증폭하고 증폭된 입력 오디오 신호를 출력하는 전자 볼륨;

기준 레벨을 출력하는 기준 레벨 발생부;

입력 오디오 신호와 기준 레벨 발생부에 의해 출력된 기준 레벨을 비교하여, 입력 오디오 신호의 레벨이 기준 레벨보다 더 높은지 여부를 나타내는 비교 결과 신호를 출력하는 레벨 판정부; 및

비교 결과 신호에 기초하여, 복수의 레벨 섹션들 중에서 입력 오디오 신호의 레벨이 속하는 레벨 섹션을 나타내는 예측 레벨 데이터를 갱신하고, 예측 레벨 데이터에 기초하여 기준 레벨 발생부에 의해 출력된 기준 레벨을 제어하고, 전자 볼륨의 이득이 입력 오디오 신호의 레벨이 속한 레벨 섹션에 미리 관련되어 있는 이득이 되도록, 예측 레벨 데이터에 기초하여 전자 볼륨의 이득을 제어하는 제어부를 포함하고,

입력 오디오 신호의 레벨 섹션 및 이득은, 전자 볼륨의 출력 신호의 레벨이 미리 설정된 출력 진폭 상한 레벨을 초과하지 않는 방식으로 서로 관련된다.

이러한 구성으로, 자동 이득 제어 회로는 입력 오디오 신호의 레벨이 속하는 레벨 섹션에 대응하는 이득이 전자 볼륨으로 설정되는 방식으로 구성된다. 추가적으로, 전자 볼륨의 출력 신호의 레벨이 미리 설정된 출력 진폭 상한 레벨을 초과하지 않는 방식으로, 레벨 섹션 및 입력 오디오 신호의 이득이 서로 관련된다. 따라서, 출력 진폭 상한 레벨은, 클립이 후단의 전력 증폭기에서 발생하지 않는 적절한 레벨로 설정되어, 후단의 전력 증폭기에서의 클립의 발생을 회피할 수 있다.

이러한 바람직한 모드에서, 입력 오디오 신호의 이득과 레벨 섹션간의 대응 관계가 적절히 결정되어, 상술한 클립 방지 효과뿐만 아니라, 다른 효과들도 달성될 수 있다. 예를 들어, 대음 볼륨과 동등한 레벨 섹션에 대응하는 이득이 낮아진 다. 그 결과로, 동적 범위가 억제되면서, 불쾌한 대음 볼륨이 감소될 수 있다. 또는, 소음이 듣기 편한 사운드 볼륨으로 증폭되도록 소음 볼륨과 동등한 레벨 섹션에 대한 이득이 증가될 수도 있다.

본 발명에 따르면, 자동 이득 제어 회로는,

입력 오디오 신호를 가변 이득으로 증폭하고, 증폭된 입력 오디오 신호를 출력하는 전자 볼륨;

기준 레벨을 출력하는 기준 레벨 발생부;

입력 오디오 신호와, 기준 레벨 발생부에 의해 출력된 기준 레벨을 비교하여, 입력 오디오 신호의 파형의 피크 레벨이 기준 레벨보다 더 높은지 여부를 나타내는 비교 결과 신호를 출력하는 레벨 판정부; 및

소정의 각각의 클록에 따라 제1, 제2, 제3 및 제4 제어를 수행하는 제어부를 포함하고,

제1 제어는, 비교 결과 신호가, 입력 오디오 신호의 파형의 피크 레벨이 기준 레벨보다 더 높다는 것을 나타내는 경우에, 기준 레벨 발생부에 의해 출력된 기준 레벨을 증가시키고,

제2 제어는, 비교 결과 신호가, 입력 오디오 신호의 파형의 피크 레벨이 기준 레벨보다 더 높지 않다는 것을 나타내는 경우에, 기준 레벨 발생부에 의해 출력된 기준 레벨을 저하시키고,

제3 제어는, 전자 볼륨의 이득이 기준 레벨과 관련된 적절한 이득이 되도록, 기준 레벨의 증가에 접근하기 위하여 전자 볼륨의 이득을 저하시키고,

제4 제어는, 전자 볼륨의 이득이 기준 레벨과 관련된 이득이 되도록, 기준 레벨의 감소에 따르기 위하여 전자 볼륨의 이득을 증가시킨다.

이러한 구성으로, 제1 및 제3 제어가 수행되는 경우에 시간 밀도가 더 높아지고, 공격 시간이 단축되고, 제2 및 제4 제어가 수행되는 경우에 시간 밀도가 더 높아지고, 해제 시간이 단축된다. 따라서, 제1 내지 제4 제어 각각의 트리거인 각각의 값들의 주파수를 적절히 설정함으로써, 요구되는 공격 시간 및 해제 시간이 달성될 수 있다.

본 발명에 따르면, 입력 오디오 신호의 이득과 레벨 섹션간의 대응 관계가 적절히 결정되어, 클립이 방지되며, 대음 볼륨과 동등한 레벨 섹션에 대응하는 이득이 낮아짐에 따라, 동적 범위가 억제되어 불쾌한 대음 볼륨이 감소될 수 있는 등의 효과가 있다.

이하 도면을 참조하여, 본 발명의 실시예들을 설명한다.

<제1 실시예>

도 1은 본 발명의 제1 실시예에 따른 AGC(자동 이득 제어) 회로의 구성을 나타내는 블록도이다. 제1 실시예에 따른 AGC 회로는, 전자 볼륨(10L, 10R), 레벨 판정부(20), 기준 레벨 발생부(30), 디코더(40, 50), 클록 발생부(60) 및 제어부(100)가 반도체 기판상에 형성된 반도체 집적회로이다. AGC 회로는 예를 들어, 스피커 재생 회로와 같은 오디오 기기에 설치된다.

전자 볼륨(10L, 10R)은 이득 지정 데이터 DGAIN에 의해 지정되는 이득에 기초하여 L-채널 입력 오디오 신호(LIN)와 R-채널 입력 오디오 신호(RIN)를 각각 증폭하여, 오디오 신호(LOUT) 및 또 다른 오디오 신호(ROUT)를 출력하는 회로이다. 이득 지정 데이터(DGAIN)는 "N"종류의 이득들 G(K)(K=1 내지 N) 중에서 디코더(50)로부터 인가되며, 크기 관계식은 G(1)>G(2),---G(N)으로 주어진다. 이러한 AGC 회로가 예를 들어 스피커 재생 장치에 설치되는 경우에, 전자 볼륨(10L, 10R)으로부터 출력된 오디오 신호(LOUT) 및 오디오 신호(ROUT)는 스피커를 구동하기 위하여 전력 증폭기에 입력된다.

전기 볼륨(10L)의 구조예가 도 1에 도시된다. 전자 볼륨(10R)은 전자 볼륨(10L)과 유사한 구조를 가지고 있음에 주목해야 한다. 도 1에 도시한 구조예에서, 전자 볼륨(10L)은 저항기(11), 연산 증폭기(12), 및 스위치부(13)로 구성된다. 저항기(11)는 입력 오디오 신호(LIN)가 인가되는 오디오 신호 입력 단자(15)와 오디오 신호(LOUT)를 출력하는 오디오 신호 출력 단자(16) 사이에 개재된다. 연산 증폭기(12)에서, 기준 전압원(미도시)으로부터 출력된 기준 전압(VREF)은 비반전 입력 단자(+단자)에 인가되고, 출력 단자는 오디오 신호 출력 단자(16)에 접속된다. 스위치부(13)는 저항기(11)에 제공된 "N" 부분의 센터 탭들 중에서 하나의 센터 탭을 선택하고, 선택된 센터 탭을 연산 증폭기(12)의 반전 입력 단자(-단자)에 접속시킨다.

이러한 구조예에서, 연산 증폭기(12)의 반전 입력 단자는 실질적으로 접지되고, 전자 볼륨(10L)의 이득은 Rb/Ra 비에 기초하여 결정된다. 저항값 "Ra"는 오디 오 신호 입력 단자(15)로부터 스위치부(13)에 의해 연산 증폭기(12)의 반전 입력 단자에 접속되는 센터 탭까지의, 저항기(11) 내의 저항값에 대응한다. 저항값 Rb는, 이러한 센터 탭으로부터 오디오 신호 출력 단자(16)까지의, 저항기(11) 내의 저항값에 대응한다. 그 후에, 이러한 구조예에서, 저항기(11) 내의 N 부분의 센터 탭의 위치가, 이득 지정 데이터(DGAIN)에 기초하여 지정될 수 있는 모든 이득들 G(K)(K=1 내지 N)에 대응하여 결정된다. 스위치부(13)는, 일정한 이득 G(K)를 지정하는 이득 지정 데이터(DGAIN)가 인가된 경우에, 이러한 지정된 이득 G(K)에 대응하는 센터 탭이 선택되어 연산 증폭기(12)의 반전 입력 단자에 접속되는 방식으로 구성된다. 전자 볼륨(10L)의 이득이 저항비 Rb/Ra에 기초하여 결정되므로, 이러한 전자 볼륨(10L)은, 입력 오디오 신호(LIN)가 어떠한 왜곡 없이도 증폭될 수 있다는 장점을 갖는다.

레벨 판정부(20)는, 입력 오디오 신호(LIN, RIN)와 기준 레벨 발생부(30)로부터 인가된 기준 레벨(Vr)을 비교하고, 하나 이상의 입력 오디오 신호(LIN, RIN)가 기준값(Vr)을 초과하는 경우에, H 레벨을 갖는 비교 결과 신호(CMP)가 출력되고, 반면 입력 오디오 신호(LIN, RIN)의 하나 이상이 기준값(Vr)을 초과하지 않는 경우에, L 레벨을 갖는 비교 결과 신호(CMP)가 출력되는 회로이다. 제1 실시예에 따른 AGC 회로는 비교 결과 신호(CMP)에 기초하여 기준 레벨 발생부(30)에 의해 발생된 기준 레벨(Vr)의 제어 동작, 및 전자 볼륨(10L, 10R)의 이득을 적절한 값으로 변화시키는 또 다른 제어 동작을 수행한다. 이러한 제어 동작들의 모드를 이하 설명한다.

도 1에 도시한 예에서, 레벨 판정부(20)는 비교기(21), 또 다른 비교기(22), OR 게이트(23), 및 LPF부(24)에 의해 구성된다. 비교기(21)는 입력 오디오 신호(LIN)와 기준 레벨(Vr)을 비교한다. 비교기(22)는 입력 오디오 신호(RIN)와 기준 레벨(Vr)을 비교한다. OR 게이트(23)는 비교기(21, 22)의 출력 신호들을 OR-게이팅하여 OR-게이팅된(OR-gated) 신호를 출력한다. LPF부(24)는 OR 게이트(23)의 출력 신호 중에서 소정의 주파수보다 낮거나 동등한 주파수를 갖는 신호들만을 통과시킨다.

LPF부(24)는 도면에 나타낸 바와 같이 플립플롭들(241, 242)을 접속시킴으로써 구성되는 시프트 레지스터이다. 소정의 주파수를 갖는 클력(LPFCK)은 클록 발생부(60)로부터 각각의 플립플롭들(241, 242)의 클록 단자들("C")에 인가된다. 시프트 레지스터의 제1 단을 구성하는 플립플롭(241)의 데이터 입력 단자("D")는 H 레벨로 고정된다. 그 후에, 시프트 레지스터의 제2 단을 구성하는 플립플롭(242)의 출력 신호가 비교 결과 신호(CMP)를 구성한다. 각각의 플립플롭(241, 242)은 로우 액티브(low active)의 비동기 리셋 단자(R)를 갖는다. OR 게이트(23)의 출력 신호는 플립플롭(241)의 비동기 리셋 단자(R)에 인가된다. 로우 액티브의 리셋 신호("RST_N")는 플립플롭(242)의 비동기 리셋 단자(R)에 인가된다. 리셋 신호(RST_N)는 전원이 온(ON)되는 경우에서와 같이 AGC 회로가 초기화될 필요가 있는 경우에 액티브로 되는 신호이다.

상술한 구성에 따르면, OR 게이트(23)의 출력 신호의 H 레벨이 클록(LPFCK)의 1 시간 주기보다 길거나 동등한 시간 주기에 걸쳐 유지되는 경우에만 비교 결과 신호(CMP)의 레벨이 H 레벨이 되는 반면, 상술한 경우와 다른 임의의 경우에는, 비교 결과 신호(CMP)의 L 레벨이 유지된다. 이러한 LPF부(24)가 사용되는 이유는 이하와 같다. 즉, 전자 볼륨(10L, 10R) 모두의 이득은 입력 오디오 신호(LIN) 또는 입력 오디오 신호(RIN) 중 하나의 클록(LPFCK)의 1 시간 주기보다 그다지 길지 않은 순간적인 증가에 대해서는 변화되는 것이 허용되지 않는다. 클록(LPFCK)의 주파수는 예를 들어 대략 10KHz이다.

기준 레벨 발생부(30)는 저항기(31) 및 스위치부(32)에 의해 구성된다. 이러한 예에서, 전원(미도시)으로부터의 고전위측 기준 레벨 Vrefa와 기준 전압 레벨 VREF가 저항기(31)의 양 단자에 인가된다. 이러한 제1 실시예에서, 고전위측 기준 레벨(Vrefa)이 AGC 회로의 외부로부터 인가된다. AGC 회로에 대응하는 반도체 집적회로에서, 이러한 고전위측 기준 레벨 Vrefa를 수용하는 단자가 제공된다. 저항기(31)는 Vr(1)<Vr(2)<,---<Vr(N-1)의 관계를 갖는 (N-1) 종류의 기준 레벨 Vr(K)(K=1 내지 N-1)을 발생시키기 위해, 외부적으로 인가된 고전위측 기준 레벨(Vrefa)을 분할하는 (N-1) 부분의 센터 탭을 포함한다. 이러한 제1 실시예에서, 기준 레벨 Vr(K)(K=1 내지 N-1)은 입력 오디오 신호(LIN, RIN)의 레벨을 "N" 부분의 레벨 섹션으로 분류하는 경계값으로서 사용된다. 스위치부(32)는 디코더(40)로부터 주어진 기준 레벨 지정 데이터(DLVL)에 의해 지정된, (N-1) 부분의 센터 탭으로부터 선택되고, 이러한 선택된 센터 탭의 기준 레벨은 기준 레벨(Vr)로서 레벨 판정 회로(20)에 공급된다. 이러한 제1 실시예에서, 전자 볼륨(10L)으로부터 출력된 오디오 신호(LOUT) 및 전자 볼륨(10R)으로부터 출력된 오디오 신호(ROUT)가 예 를 들어 전력 증폭기에 출력되고, 출력 진폭 상한 레벨이 고전위측 기준 레벨(Vrefa)로서 기준 레벨 발생부(30)에 인가된다. 출력 진폭 상한 레벨은 오디오 신호(LOUT, ROUT)의 상한 레벨에 대응하며, 이에 의해 클립이 전력 증폭기의 출력 신호 파형에서 생성되지 않는다. 따라서, 몇몇 경우에, 이하의 설명에서 고전위측 기준 레벨(Vrefa)을 출력 진폭 상한 레벨(Vrefa)이라 칭할 것이다.

클록 발생부(60)는 상술한 클록(LPFCK)의 발생 외에, 제어부(100)의 타이밍 제어 동작에 사용되는 베이스 클록(BCK, BCK_N), 공격 클록(ATKCK), 및 해제 클록(RLSCK_N)을 발생시키는 회로이다. 베이스 클록(BCK_N)은 베이스 클록(BCK)의 레벨을 반전시킴으로써 획득되는 클록에 대응한다는 것에 또한 유의해야 한다. 바람직한 모드에서, 클록 발생부(60)는 공격 클록(ATKCK) 및 해제 클록(RLSCK_N)을 발생시키기 위하여 베이스 클록(BCK)의 주파수를 분할한다. 일반적으로, 각 클록의 주파수 사이의 관계식은 BCK>ATKCK>RLSCK_N에 의해 규정된다. 바람직한 모드에서, 클록 발생부(60)는, 공격 클록(ATKCK) 및 해제 클록(RLSCK_N)을 발생시키기 위하여 베이스 클록(BCK)의 주파수가 분할되는 경우에, 주파수 분할비가 임의로 설정될 수 있는 방식으로 구성된다.

제어부(100)는 레벨 판정부(20)으로부터 출력된 비교 결과 신호(CMP)에 기초하여, 예측 레벨 데이터(LVLm) 및 이득 설정 레벨 데이터(LVLs)를 변화시키는 것을 제어하는 회로이다. 디코더(40)는 소정의 변환 룰에 따라 제어부(100)로부터 주어진 예측 레벨 데이터(LVLm)를 기준 레벨 지정 데이터(DLVL)로 변환시키고, 그 후에 기준 레벨 지정 데이터(DLVL)를 기준 레벨 발생부(30)에 공급하는 회로이다. 디코 더(50)는 제어부(100)로부터 인가된 이득 설정 레벨 데이터(LVLs)를 소정의 변환 룰에 따라 이득 지정 데이터(DGAIN)로 변환하고, 이득 지정 데이터(DGAIN)를 전자 볼륨(10L, 10R)에 공급하는 회로이다. 이하, 제어부(100) 및 디코더(40, 50)에서 수행되는 제어 동작을 상세히 설명한다.

우선, 예측 레벨 데이터(LVLm)는, 전류 입력 오디오 신호(LIN, RIN)의 레벨의 보다 큰 레벨(Vp)이 속하는 레벨 섹션을 나타내는 데이터에 대응한다. 제어부(100)는, 이러한 예측 레벨 데이터(LVLm)에 의해 나타내어지는 레벨 섹션이 전류 입력 오디오 신호(LIN, RIN)의 보다 큰 레벨인 레벨 섹션으로 근접하도록 비교 결과 신호(CMP)에 기초하여 증가/감소 동작을 수행한다.

도 2는 제어부(100)에 의해 수행되는 예측 레벨 데이터(LVLm)에 대한 증가/감소 동작 및 예측 레벨 데이터(LVLm)의 컨텐츠를 설명하는 도면이다. 예측 레벨 데이터(LVLm)는 (N-1) 비트 데이터에 대응한다. 예측 레벨 데이터(LVLm)에 대하여는, 입력 오디오 신호의 레벨(Vp)이 도 2에 도시한 바와 같이 기준 레벨(Vr(1))보다 낮거나 동등하게 예측되는 경우에, 그 모든 비트들이 "0"이 된다. 또한, 예측 레벨 데이터(LVLm)에 대하여, 입력 오디오 신호의 레벨(Vp)이 적어도 기준 레벨(Vr(1))을 초과하는 것으로 예측되는 경우에, 그 LSB(최하위 비트)는 "1"이 되고, 다른 비트들은 "0"이 된다. 또한, 예측 레벨 데이터(LVLm)에 대하여, 입력 오디오 신호의 레벨(Vp)이 적어도 기준 레벨(Vr(2))을 초과하는 것으로 예측되는 경우에, 그 LSB로부터 시작하는 2 비트는 "1"이 되고, 다른 비트들은 "0"이 된다. 유사하게, 예측 레벨 데이터(LVLm)에 대하여, 입력 오디오 신호의 레벨(Vp)이 적어 도 기준 레벨(Vr(K))을 초과하는 것으로 예측되는 경우에, 그 LSB(최하위 비트)로부터 시작하는 연속적인 비트의 "K" 부분은 "1"이 되고, 다른 비트들은 "0"이 된다.

비교 결과 신호(CMP)의 레벨이, 베이스 클록(BCK)의 레벨이 액티브 레벨("H" 레벨)이 될 때의 타이밍에서 "H" 레벨인 경우에, 제어부(100)는 예측 레벨 데이터(LVLm)에서의 비트들 "1"의 총 개수가 1만큼 증가되는 동작을 수행한다. 비교 결과 신호(CMP)의 레벨이, 해제 클록(RLSCK_N)의 레벨이 액티브 레벨("L" 레벨)이 된 후에, 베이스 클록(BCK_N)의 레벨이 액티브 레벨("L" 레벨)이 될 때의 타이밍에서 "L" 레벨인 경우에, 제어부(100)는 예측 레벨 데이터(LVLm)에서의 비트들 "1"의 총 개수가 1만큼 감소되는 동작을 수행한다.

도 3은 디코더(40)가 예측 레벨 데이터(LVLm)를 기준 레벨 지정 데이터(DLVL)로 변환시키는 경우에서의 변환 룰을 나타내는 도면이다. 도 3에 도시한 바와 같이, 예측 레벨 데이터(LVLm)의 모든 비트들이 "0" 또는 "1"인 것을 제외하고, 입력 오디오 신호의 레벨(Vp)이 기준 레벨(Vr(K))을 초과한다는 것을 나타내는 예측 레벨 데이터(LVLm)가 주어진 경우에, 디코더(40)는 기준 레벨(Vr(K+1))을 지정하는 기준 레벨 지정 데이터(DLVL)를 출력한다. 예측 레벨 데이터(LVLm)의 모든 비트들이 "0"인 경우에, 디코더(40)는 기준 레벨(Vr(1))을 지정하는 기준 레벨 지정 데이터(DLVL)를 출력한다. 예측 레벨 데이터(LVLm)의 모든 비트들이 "1"인 경우에, 디코더(40)는 기준 레벨(Vr(N-1))을 지정하는 기준 레벨 지정 데이터(DLVL)를 출력한다.

상술한 바와 같이, 예측 레벨 데이터(LVLm)의 제어 동작이 제어부(100)에 의해 수행되고, 예측 레벨 데이터(LVLm)로부터 기준 레벨 지정 데이터(DLVL)로의 디코딩 동작이 디코더(40)에 의해 수행된다. 그 결과, 기준 레벨 발생부(30)로부터 공급된 기준 레벨(Vr)이, 입력 오디오 신호의 레벨(Vp)이 기준 레벨(Vr(N-1))을 초과하는 것을 제외하고, 기준 레벨(Vr(K)(K=1 내지 N-1)) 내의 레벨(Vp)을 초과하는 최소 기준 레벨로 설정된다.

다음으로, 제어부(100) 및 디코더(50)에 의해 수행되는 전자 볼륨(10L, 10R)에 대한 이득 제어 동작을 설명한다. 우선, 제어부(100)는, 이득 설정 레벨 데이터(LVLs)가 예측 레벨 데이터(LVLm)를 따르는 제어 동작을 수행한다. 보다 상세하게는, 입력 오디오 신호의 레벨(Vp)이 증가하여, 예측 레벨 데이터(LVLm) 내의 연속적인 비트들 "1"의 총 개수가 증가되는 경우에, 제어부(100)는, 이득 설정 레벨 데이터(LVLs)가 스텝 방식으로 예측 레벨 데이터(LVLm)에 근접되게 하기 위하여 공격 클록(ATKCK)이 상승할 때마다 이득 설정 레벨 데이터(LVLs) 내의 비트 "1"을 하나씩 증가시킨다. 또한, 입력 오디오 신호의 레벨(Vp)이 감소하고 해제 클록(RLSCK_N)의 레벨이 액티브 레벨이 되어, 예측 레벨 데이터(LVLm)에서의 연속적인 비트 "1"의 총 개수가 1만큼 감소하는 경우, 제어부(100)는, 이득 설정 레벨 데이터(LVLs)가 예측 레벨 데이터(LVLm)와 일치되게 하기 위하여 공격 클록(ATKCK)의 상승 에지에 대응하여 이득 설정 레벨 데이터(LVLs)에서의 비트들 "1"을 1만큼 감소시킨다.

디코더(50)는 도 4에 도시한 변환 룰에 따라, 이득 설정 레벨 데이터(LVLs) 를 이득 지정 데이터(DGAIN)로 변환한다. 이러한 이득 지정 데이터(DGAIN)에 따라, 전자 볼륨(10L, 10R)의 이득이 설정된다. 도 5는 입력 오디오 신호(LIN, RIN)의 레벨(Lp)이 안정한 경우에, 입력 오디오 신호(LIN, RIN)의 레벨(Vp)과, 이득 지정 데이터(DGAIN)에 기초하여 전자 볼륨(10L, 10R)으로 설정된 이득간의 관계를 도시한다. 본 도면에 도시한 바와 같이, 입력 오디오 신호(LIN 또는 RIN)의 레벨(Vp)이 기준 레벨(Vr(1))보다 낮거나 동등한 경우에, 전자 볼륨(10L, 10R)의 이득은 최대 이득(G(1))으로 설정된다. 입력 오디오 신호(LIN 또는 RIN)의 레벨(Vp)이 기준 레벨(Vr(K)(K-1 내지 N-1))의 각각을 초과할 때마다, 전자 볼륨(10L, 10R)으로 설정된 이득은, 이러한 이득들이 각각 G(2), G(3),---만큼 감소되는 스텝 방식으로 저하된다.

상술한 각각의 장치들 중에서, 레벨 판정부(20), 기준 레벨 발생부(30), 제어부(100) 및 디코더(40, 50)는 입력 오디오 신호(LIN, RIN)의 레벨에 응답하여 전자 볼륨(10L, 10R)의 이득을 제어하는 수단에 대응하며, 이득 제어 수단으로서 기능할 수도 있다. 이러한 이득 제어 수단은, 입력 오디오 신호(LIN, RIN)의 레벨에 기초하여 결정되는, 전자 볼륨(10L, 10R)의 출력 신호(LOUT, ROUT)와 전자 볼륨(10L, 10R)의 이득 모두의 레벨이 미리 설정된 출력 진폭 상한 레벨(Vrefa)을 초과하지 않는 방식으로, 전자 볼륨(10L, 10R)의 이득을 감소시키는 제어 동작을 수행한다. 이러한 이득 제어 수단의 기능으로 인해, 입력 오디오 신호(LIN, RIN)의 레벨이 전자 볼륨(10L, 10R)에 대해 증가되는 경우에도, 전자 볼륨(10L, 10R)으로부터 후단에 제공되는 전력 증폭기로 출력된 오디오 신호(LOUT, ROUT)의 레벨이 출 력 진폭 상한 레벨(Vrefa) 내로 제한되어, 후단에서의 전력 증폭기에서의 클립 발생이 방지된다. 이러한 특징적인 기능에 대한 설명의 중복을 피하기 위해, 이러한 특징적인 기능은 제1 실시예에서의 동작의 설명에서 명백하게 될 것이다.

다음으로, 도 6을 참조하여 제어부(100)의 구체적인 구성을 설명한다. 제어부(100)는 제어 셀(100(K)(K=1 내지 N-1))의 (N-1)부분을 접속함으로써 구성된다. 이러한 제어 셀들(100(K)(K=1 내지 N-1)) 각각은 플립플롭(101 내지 103), NAND 게이트(111), 로우 액티브 AND 게이트(112), NOR 게이트(113), 로우 액티브 NOR 게이트(114), 로우 액티브 OR 게이트(115) 및 AND 게이트(116)를 포함한다.

이러한 제어부(100)에서, 제어 셀(100(K)(K=1 내지 N-1))의 각각의 플립플롭(102)은 상술한 예측 레벨 데이터(LVLm)의 각각의 비트들(LVLm(K)(K=1 내지 N-1))을 저장하는 레벨 레지스터들(REGa)을 구성한다. 제어 셀들(100K(K=1 내지 N-1))의 각각의 플립플롭(103)은 상술한 이득 설정 레벨 데이터(LVLs)의 각각의 비트들(LVLs(K)(K=1 내지 N-1))을 저장하는 공격 레지스터들(REGb)을 구성한다.

비교 결과 신호(CMP)가 K=1을 제외한 각각의 제어 셀(100(K))의 NAND 게이트(111)에 입력되고, 또한, 더 낮은 게이트 제어 셀(100(K-1))의 플립플롭(102)으로부터 출력된 예측 레벨 데이터(LVLm)의 비트(LVLm(K-1))가 데이터(LOWLVL)로서 입력된다. H 레벨을 갖는 비교 결과 신호(CMP) 및 데이터(LOWLVL) 모두가 제어 셀들(100(1))의 NAND 게이트(111)에 입력된다. 그 후에, 플립플롭(102)의 로우 액티브 출력 단자의 출력 신호 및 NAND 게이트(111)의 출력 신호 모두가 제어 셀들(100(K)(K=1 내지 N-1)) 각각의 로우 액티브 OR 게이트(115)에 입력된다. 그 후 에, 제어 셀들(100(K)(K=1 내지 N-1))의 각각의 플립플롭(102)에서, 로우 액티브 OR 게이트(115)의 출력 신호가 그 데이터 입력 단자("D")에 입력된다; 베이스 클록(BCK)은 그 클록 단자("C")에 입력된다; 로우 액티브 NOR 게이트(114)의 출력 신호는 그 로우 액티브 비동기 리셋 단자(R)에 입력된다.

따라서, K=1을 제외한 제어 셀들(100(K))의 각각에서, 비교 결과 신호(CMP)의 레벨이 H 레벨이고, 게다가 더 낮은 단계의 제어 셀(100(K-1))의 플립플롭(102)으로부터 출력된 예측 레벨 데이터(LVLm)의 비트(LVLm(K-1))가 "1"인 경우에, NAND 게이트(111)의 출력 신호의 레벨은 L 레벨이 되고, "1"이 베이스 클록(BCK)의 상승 에지에 응답하여 플립플롭(102)에 기입되고, 예측 레벨 데이터(LVLm)의 비트(LVLm(K))가 "1"이 된다. 후속하여, 플립플롭(102)의 로우 액티브 출력 단자의 출력 신호에 대응하는 "0"이 로우 액티브 OR 게이트(115)를 통해 플립플롭(102)의 데이터 입력 단자(D)에 제공되므로, 출력 신호 "0"이 신호 "1"로 반전되어, 넌액티브 리셋 단자(R)가 액티브 레벨(L 레벨)로 설정되기까지, 비트(LVLm(K))가 계속하여 "1"을 유지한다. 제어 셀(100(1))에서, H 레벨을 갖는 신호(LOWLVL)가 NAND 게이트(111)에 인가되므로, 비교 결과 신호(CMP)의 레벨이 H 레벨인 경우에, NAND 게이트(111)의 출력 신호의 레벨이 L 레벨이 되고, 예측 레벨 데이터(LVLm)의 비트(LVLm(1))가 베이스 클록(BCK)의 상승 에지에 응답하여 "1"이 된다.

비교 결과 신호(CMP) 및 해제 클록(RLSCK_N) 모두가 K=N-1을 제외한 제어 셀들(100(K))의 로우 액티브 AND 게이트(112)에 입력되고, 상위 제어 셀(100(K-1))의 플립플롭(102)으로부터 출력된 예측 레벨 데이터(LVLm)의 비트(LVLm(K+1))가 데이 터(UPPLVL)로서 이러한 로우 액티브 AND 게이트(112)에 출력된다. L 레벨을 갖는 비교 결과 신호(CMP), 해제 클록(RLSCK_N), 및 데이터(UPPLVL)가 제어 셀(100(N-1))의 로우 액티브 AND 게이트(112)에 출력된다.

리셋 신호 RST 및 로우 액티브 AND 게이트(112)의 출력 신호는 제어 셀들(100(K; K = 1 내지 N-1))의 각각의 NOR 게이트(113)로 입력된다. 이 경우, 리셋 신호는 AGC 회로의 초기화가 필요할 때, 예를 들어, 전원이 턴온될 때, 액티브 레벨로 되는 신호이다.

제어 셀들(100(K; K = 1 내지 N-1))의 각각의 플립플롭(101)에서는, NOR 게이트(113)의 출력 신호가 데이터 입력 단자(D)에 입력되고, 베이스 클록 BCK_N이 그 플립플롭의 클록 단자(C)에 입력되며, 리셋 신호 RST_N이 그 플립플롭의 로우 액티브 비동기 리셋 단자(R)에 입력된다. 플립플롭(101)의 하이 액티브 출력 단자(Q)의 출력 신호 및 리셋 신호 RST_N은 제어 셀들(100(K; K = 1 내지 N-1))의 각각의 로우 액티브 NOR 게이트(114)에 입력된다.

그 결과, K=N-1의 제어 셀을 제외한 제어 셀들(100(K))의 각각에 있어서, 비교 결과 신호 CMP의 레벨이 L 레벨인 경우에, 게다가, 상위 제어 셀(100(K+1))의 플립플롭(102)으로부터 출력되는 예측 레벨 데이터 LVLm의 비트 LVLm(K+1)는 "0"이고, 해제 클록 RLSCLK_N의 레벨이 액티브 레벨("L" 레벨)인 경우에, NAND 게이트(112)의 출력 신호의 레벨은 H 레벨로 되어, "D"가 베이스 클록 BCK_N의 상승 에지에 응답하여 플립플롭(101)에 기입된다. 그 결과, 플립플롭(102)의 비동기 리셋 단자(R)는 액티브 레벨("L" 레벨)로 설정되고, 예측 레벨 데이터 LVLm의 비트 LVLm(K)는 "0"으로 된다. 제어 셀(100(N-1))에서는, L 레벨을 갖는 신호 UPPLVL이 로우 액티브 AND 게이트(112)에 인가되기 때문에, 비교 결과 신호 CMP의 레벨이 L 레벨이고 해제 클록 RLSCK_N이 액티브 레벨("L" 레벨)이면, 로우 액티브 AND 게이트(112)의 출력 신호의 레벨은 H 레벨로 되고, 예측 레벨 데이터 LVLm의 비트 LVLm(K)는 베이스 클록 BCK_N의 상승 에지에 응답하여 "0"으로 된다.

플립플롭(102)의 하이 액티브 출력 단자(Q)의 출력 신호는 K=N-1의 제어 셀을 제외한 제어 셀들(100(K))의 각각의 AND 게이트(116)에 입력되며, 게다가, 하위 제어 셀(100(K-1))의 플립플롭(103)으로부터 출력되는 이득 설정 레벨 데이터 LVLs의 비트 LVLs(K-1)은 데이터 LOWOUT로서 이 AND 게이트(116)에 출력된다. 플립플롭(102)의 하이 액티브 출력 단자(Q)의 출력 신호, 및 H 레벨을 갖는 데이터 LOWOUT는 제어 셀(100(1))의 AND 게이트(116)에 입력된다.

이후, 제어 셀들(100(K; K = 1 내지 N-1))의 각각의 플립플롭(103)에서는, AND 게이트(116)의 출력 신호가 그 플립플롭의 데이터 입력 단자(D)에 입력되고, 공격 클록 ATKCK가 그 플립플롭의 클록 단자(C)에 입력되며, 리셋 신호 RST_N이 그 플립플롭의 로우 액티브 비동기 리셋 단자(R)에 입력된다.

그 결과, K=1의 제어 셀을 제외한 제어 셀들(100(K))의 각각에 있어서,하위 게이트 제어 셀(100(K-1))의 플립플롭(103)으로부터 출력되는 이득 설정 레벨 데이터 LVLs의 비트 LVLs(K-1)이 "1"인 경우, 플립플롭(102)으로부터 출력되는 예측 레벨 데이터 LVLm의 비트 LVLm(K)는 AND 게이트(116)를 통해 플립플롭(103)의 데이터 입력 단자(D)에 공급되고, 공격 클록 ATKCK의 상승 에지에 응답하여 플립플롭(103) 내에 기입되며, 이득 설정 레벨 데이터 LVLs의 비트 LVLs(K)로서 출력된다. 반면에, 하위 게이트 제어 셀(100(K-1))의 플립플롭(103)으로부터 출력되는 이득 설정 레벨 데이터 LVLs의 비트 LVLs(K-1)이 "0"이면, "0"이 플립플롭(103)에 기입되고, 비트 LVLs(K)가 "0"으로 설정된다. 제어 셀(100(1))에서는, H 레벨을 갖는 신호 LOWOUT가 AND 게이트(116)에 공급된다. 그 결과, 플립플롭(102)으로부터 출력되는 비트 LVLm(1)이 공격 클록 ATKCK의 상승 에지에 응답하여 플립플롭(103)에 기입된 후, 이득 설정 레벨 데이터 LVLs의 비트 LVLs(1)로서 출력된다.

상술한 구성이 제어부(100)의 구조이다.

다음으로, 구체적인 예를 열거하는 동안, 이 제1 실시예의 동작들을 설명한다. 제1 실시예에 따른 AGC 회로에서, 입력 오디오 신호들 LIN 및 RIN의 레벨들이 증가하면, 전자 볼륨(10L 및 10R)의 이득을 감소시키기 위한 공격 동작이 스텝 방식으로 실행된다. 제1 실시예에 따른 AGC 회로에서, 입력 오디오 신호들 LIN 및 RIN의 레벨들이 감소하면, 전자 볼륨(10L 및 10R)의 이득을 증가시키기 위한 공격 동작이 스텝 방식으로 실행된다.

도 7은 이 제1 실시예에 따라 AGC 회로에서 수행되는 공격 동작의 일예를 나타내는 시간표이다. 이 예에서는, 초기 상태에서, 기준 레벨 Vr이 최소 레벨과 같은 Vr(1)로 설정되고, 예측 레벨 데이터 LVLm의 모든 비트들이 "0"이며, 이득 설정 레벨 데이터 LVLs의 모든 비트들이 "0"이다. 이후, 입력 오디오 신호 LIN의 진폭은 입력 오디오 신호 RIN의 진폭보다 넓고, 이 입력 오디오 신호 LIN은 도면에 도시한 바와 같은 방식으로 변경된다.

도 7에 도시한 입력 오디오 신호 LIN의 제1 파(도면에서 제일 좌측 파)가 기준 레벨 Vr(1)을 초과하면, 레벨 판정 회로(20)에서 OR 게이트(23)의 출력 신호의 레벨은 H 레벨로 되어, LPF부(24)는 이 H 레벨의 출력 신호에 응답하여 비교 결과 신호 CMP의 레벨을 H 레벨로 설정한다. 비교 결과 신호 CMP가 H 레벨로 되면, 기준 레벨 발생부(30)로부터 출력된 기준 레벨 Vr를 증가시키기 위한 제1 제어를 실행한다. 구체적으로, 최하측급 제어 셀(100(1))에서, NAND 게이트(111)의 출력 신호의 레벨은 L 레벨로 되어, 베이스 클록 BCK의 상승 에지에 응답하여 "1"이 플립플롭(102)내에 기입되고, 이에 따라, 예측 레벨 데이터 LVLm의 비트들은 "0,---,0001"로 된다. 그 결과, 디코더(40)는 기준 레벨 Vr(2)의 출력을 지정하기 위한 기준 레벨 지정 데이터 DLVL을 기준 레벨 발생부(30)에 공급한다. 그 결과, 기준 레벨 발생부(30)에 의해 발생한 기준 레벨 Vr가 Vr(2)로 된다.

이 경우, 입력 오디오 신호 LIN의 레벨이 이 새로운 기준 레벨 Vr(2)보다 높으면, 비교 결과 신호 CMP는 H 레벨을 유지한다. 이 경우, 제어 셀(100(2))에서, 제어 셀(100(1))로부터 공급되는 비트 LVLm(1)은 "1"이고, 게다가, 비교 결과 신호 CMP는 H 레벨이다. 그 결과, NAND 게이트(111)의 출력 신호는 L 레벨로 되고, 베이스 클록 BCK의 상승 에지에 응답하여 "1"이 플립플롭(102)에 기입되며, 예측 레벨 데이터 LVLm이 "0,---,0011"로 된다.

후속하여, 기준 레벨 Vr가 입력 오디오 신호 LIN의 피크 레벨을 초과하고 비교 결과 신호 CMP가 L 레벨로 될 때까지, 예측 레벨 데이터 LVLm의 추가 상위 비트들은 베이스 클록 BCK의 상승 에지에 응답하여 순차적으로 기입된다. 도 7에 도시 한 예에서, 예측 레벨 데이터 LVLm이 "0,---,0111"로 정의되어 있는 동안, 기준 레벨 Vr가 Vr(4)로 설정될 때까지, 베이스 클록 BCK의 상승 에지에 응답하여 기준 레벨 데이터 LVLm에서 비트 "1"을 증가하고 기준 레벨 Vr를 증가하는 제1 제어를 실행한다.

입력 오디오 신호 LIN이 하락하여 기준 레벨 Vr=Vr(4)보다 낮게 되면, 비교 결과 신호 CMP의 레벨은 L 레벨로 된다. 그러나, 해제 클록 RLSCK_N이 넌액티브 레벨을 유지하는 동안, 모든 제어 셀들(100K; K는 1 내지 N-1)에서 비교 결과 신호 CMP가 L 레벨로 되더라도, 로우 액티브 AND 게이트(112)의 출력 신호는 L 레벨로 되어, "0"이 플립플롭(101)에 기입되지 않으며, 이에 따라 플립플롭(102)이 리셋되지 않는다. 그 결과, 예측 레벨 데이터 LVLm이 "0,---,0111"을 유지한다.

도 7에 도시한 예에서, 입력 오디오 신호 LIN의 제1 파 후에 제2 파가 상승하지만, 이 제2 파의 피크 레벨은 기준 레벨 Vr(4)를 초과하지 않는다. 결과적으로, AGC 회로에서, 예측 레벨 데이터 LVLm 및 기준 레벨 Vr 모두는 갱신되지 않는다.

이후, 도 7에 도시한 예에서, 입력 오디오 신호 LIN의 제2 파 후에, 제1 파의 피크 레벨보다 넓은 피크 레벨을 갖는 제3 파가 상승하지만, 제3 파의 이 피크 레벨은 기준 레벨 Vr(6) 및 기준 레벨 Vr(7) 간의 레벨에 대응한다. 결과적으로, AGC 회로에서, 예측 레벨 데이터 LVLm이 "0,---,00111111"로 되고 기준 레벨 Vr가 Vr(7)로 될 때까지, 예측 레벨 데이터 LVLm 및 기준 레벨 Vr 모두의 갱신 동작들은 반복 실행된다. 도면에 도시하진 않았지만, 입력 오디오 신호 LIN의 레벨이 최대 기준 레벨 Vr(K-1)을 초과하는 경우, 예측 레벨 데이터 LVLm 및 기준 레벨 Vr의 갱신 동작들은, 기준 레벨 Vr가 최대 기준 레벨 Vr(K-1)에 도달하는 시점에서 중단된다. 다시 말하면, 예측 레벨 데이터 LVLm 및 기준 레벨 Vr의 갱신 동작들은, 비교 결과 신호 CMP가 H 레벨에 있는 동안 또는 기준 레벨 Vr가 최대값 Vr(K-1)에 도달할 때까지 반복 수행된다.

상술한 동작들과 병렬로, AGC 회로에서, 공격 클록 ATKCK에 응답하여 이득 설정 레벨 데이터 LVLs를 예측 레벨 데이터 LVLm으로 스텝 방식으로 접근시키는 제3 제어를 실행한다.

도 7에 도시한 예에서, 이득 설정 레벨 데이터 LVLs가 "0,---,0000"에 대응하고 예측 레벨 데이터 LVLm이 "0,---,0111"에 대응하면, 공격 클록 ATKCK가 상승한다. 이 때, 제어 셀(100(1))에서는, AND 게이트(116)에 대한 신호 LOWOUT의 레벨이 H 레벨("1")이고 게다가 플립플롭(102)으로부터 출력되는 예측 레벨 데이터 LVLm의 비트 LVLm(1)이 "1"이기 때문에, "1"이 플립플롭(103)에 기입된다. 그 결과, 이득 설정 레벨 데이터 LVLs가 "0,---,0001"로 되고, 이것은 예측 레벨 데이터 LVLm = "0,---,0111"에 대하여 하나의 스텝만큼만 근사화된다.

이후, 이득 설정 레벨 데이터 LVLs가 "0,---,0001"에 대응하고 예측 레벨 데이터 LVLm이 "0,---,0111"에 대응하면, 공격 클록 ATKCK가 상승한다. 이 때, 제어 셀(100(2))에서는, 하위 제어 셀(100(1))의 플립플롭(103)으로부터 출력되는 이득 설정 레벨 데이터 LVLs의 비트 LVLs(1)가 "1"에 대응하고 예측 레벨 데이터 LVLm의 비트 LVLm(2)가 "1"에 대응하기 때문에, "1"이 플립플롭(103)에 기입된다. 그 결 과, 이득 설정 레벨 데이터 LVLs가 "0,---,0011"로 되고, 이것은 예측 레벨 데이터 LVLm = "0,---,0111"에 대하여 하나의 스텝만큼만 근사화된다.

이후, 이득 설정 레벨 데이터 LVLs가 "0,---,0011"에 대응하고 예측 레벨 데이터 LVLm이 "0,---,01111"에 대응하면, 공격 클록 ATKCK가 상승한다. 이 때, 제어 셀(100(3))에서는, 하위 제어 셀(100(2))의 플립플롭(103)으로부터 출력되는 이득 설정 레벨 데이터 LVLs의 비트 LVLs(2)가 "1"에 대응하고 플립플롭(102)으로부터 출력되는 예측 레벨 데이터 LVLm의 비트 LVLm(3)가 "1"에 대응하기 때문에, "1"이 플립플롭(103)에 기입된다. 그 결과, 이득 설정 레벨 데이터 LVLs가 "0,---0111"로 되며, 이것은 예측 레벨 데이터 LVLm="0,---,01111"에 대하여 하나의 스텝만큼만 근사화된다.

상술한 바와 같이, 제1 실시예에 따른 AGC 회로에서는, 기준 레벨 Vr가 입력 오디오 신호들 LIN 및 RIN의 레벨들을 초과할 때까지, 예측 레벨 데이터 LVLm의 비트들 "1"의 전체 개수는 스텝 방식으로 기준 레벨 Vr를 증가시키도록 베이스 클록 BCK에 응답하여 증가한다(제1 제어). 게다가, 공격 클록 ATKCK에 응답하여, 스텝 방식으로 전자 볼륨(10L 및 10R)의 이득을 감소시키도록 이득 설정 레벨 데이터 LVLs가 예측 레벨 데이터 LVLm으로 스텝 방식으로 근사화된다(제3 제어). 이 경우, 공격 클록 ATKCK의 주파주가 증가하면, 이러한 공격 시간, 즉, 전자 볼륨(10L 및 10R)의 이득을 입력 오디오 신호들 LIN 및 RIN의 레벨들에 관련된 최적의 이득으로 감소시키는 데 필요한 시간이 짧아질 수 있다. 역으로, 공격 클록 ATKCK의 주파수가 감소하면, 공격 시간이 길어질 수 있다. 결과적으로, 제1 실시예에 따르 면, 공격 클록 ATKCK의 주파수를 적절한 값으로 선택하여, 바람직한 공격 시간을 실현할 수 있다.

도 8은 제1 실시예에 따른 AGC 회로에서 실행되는 해제 동작에 대한 일예를 나타내는 시간표이다. 이 예에서, 입력 오디오 신호 LIN의 진폭은 입력 오디오 신호 RIN의 진폭보다 크고, 동 도에 도시한 바와 같이, 이 입력 오디오 신호 LIN은 하락하고, 그 피크 레벨은 기준 전압 Vr(1)보다 낮다. 예측 레벨 데이터 LVLm이 "0,---,0111"로 되고, 이득 설정 레벨 데이터 LVLs가 "0,---,0111"로 된다.

동 도에 도시한 예에서, 입력 오디오 신호 LIN이 기준 레벨 Vr=Vr(4)보다 낮게 되고 비교 결과 신호 CMP의 레벨이 L 레벨로 된 후, 해제 클록 RLSCK_N은 액티브 레벨(L 레벨)로 된다. 그 결과, 제어부(100)에서, 기준 레벨 발생부(30)로부터 출력되는 기준 레벨 Vr를 낮추기 위한 제2 제어를 실행한다. 구체적으로, 해제 클록 RLSCK_N의 레벨이 액티브 레벨(L 레벨)로 되면, 제어 셀(100(3))에서는, 상위 제어 셀(100(4))의 플립플롭(102)으로부터 출력되는 예측 레벨 데이터 LVLm의 비트 LVLm(4)는 "0"에 대응되어, 로우 액티브 AND 게이트(112)의 출력 신호의 레벨이 H 레벨로 된다. 그 결과, 베이스 클록 BCK_N의 상승 에지에 응답하여 "0"이 플립플롭(101)에 기입된다. 그 결과, 플립플롭(102)의 비동기 리셋 단자(R)가 액티브 레벨(L 레벨)로 설정되고, 이에 따라 예측 레벨 데이터 LVLm의 비트 LVLm(3)이 "0"으로 된다. 제어 셀들(100(2) 및 100(3))에서는, 베이스 클록 BCK_N이 상승하면, 상위 제어 셀들(100(3) 및 100(2))로부터 공급되는 비트 LVLm(3) 및 비트 LVLm(2)이 각각 "1"로 되어, "0"이 플립플롭(101)에 기입되지 않지만, 플립플롭(102)도 리셋 되지 않는다. 그 결과, 예측 레벨 데이터 LVLm이 베이스 클록 BCK_N의 상승 에지에 응답하여 "0,---,0111"로부터 "0,---,0011"로 변경되고, 기준 레벨 발생부(30)로부터 출력되는 기준 레벨 Vr가 Vr(4)로부터 Vr(3)으로 낮춰진다.

이후, 해제 클록 RLSCK_N이 하락된 후, 제1 공격 클록 ATKCK가 상승하면, 제어부(100)에서 제4 제어를 실행한다. 구체적으로, 제어 셀(100(3))에서는, 플립플롭(102)의 출력 신호에 대응하는 비트 LVLm(3)가 "0"으로 변경되어 있기 때문에, "0"이 플립플롭(103)에 기입되어, 비트 LVLs(3)이 "0"으로 된다. 그 결과, 이득 설정 레벨 데이터 LVLs가 "0,---,0111"로부터 "0,---,0011"로 변경되고, 전자 볼륨(10L 및 10R)의 이득이 G(4)로부터 G(3)으로 증가한다.

후속하여, 비교 결과 신호 CMP의 레벨이 "L" 레벨인 동안 또는 기준 레벨 Vr가 최소값 Vr(1)에 도달할 때까지, 해제 클록 RLSCK_N이 액티브 레벨로 될 때마다, 예측 레벨 데이터 LVLm 및 이득 설정 레벨 데이터 LVLs에 대하여 상술한 갱신 동작과 유사한 동작의 갱신을 실행하고, 기준 레벨 Vr가 스텝 방식으로 낮추어지며, 전자 볼륨(10R 및 10L)의 이득이 스텝 방식으로 증가한다. 이 경우, 해제 클록 RLSCK_N의 주파수가 증가하면, 이러한 해제 시간은 짧아질 수 있으며, 즉, 전자 볼륨(10L 및 10R)의 이득을 입력 오디오 신호 LIN 및 RIN의 레벨들에 관련된 최적 이득까지 증가시키는 데 필요한 시간이 짧아질 수 있다. 역으로, 해제 클록 RLSCK_N의 주파수가 감소되면, 해제 시간이 길어질 수 있다. 결과적으로, 제1 실시예에 따르면, 해제 클록 RLSCK_N의 주파수를 적절한 값으로 선택하여, 바람직한 해제 시간을 실현할 수 있다.

상술한 공격 동작 및 해제 동작에 따라, 이득 설정 레벨 데이터 LVLs는, 이 레벨 데이터 LVLs가 적어도 입력 오디오 신호 LIN 및 RIN의 신호 파형의 피크 레벨보다 높은 레벨을 나타내는 방식으로 변경되고, 전자 볼륨(10L 및 10R)의 이득은 이 이득 설정 레벨 데이터 LSLs에 응답하여 자동 조절되어 이러한 크기로 된다. 이 경우, 제1 실시예에서는, 입력 오디오 신호 LIN 및 RIN의 레벨들이 전자 볼륨(10L 및 10R)에 대하여 증가하더라도, 이득 설정 레벨 데이터 LVLs에 의해 표시되는 입력 오디오 신호 LIN 및 RIN의 레벨 섹션들에 대한 이득 G(K; K = 1 내지 N)는, 후단에 제공되는 전력 증폭기에 대하여 전자 볼륨(10L 및 10R)로부터 출력되는 오디오 신호 LOUT 및 ROUT의 레벨들이 출력 진폭 상한 레벨 Vrefa내에 제한되는 방식으로 결정된다. 결과적으로, 후단에 제공되는 전력 증폭기에서의 클립 발생을 회피할 수 있다. 이하의 설명에서는, 제1 실시예에서 입력 오디오 신호 LIN 및 RIN의 레벨 섹션들에 응답하여 이득 G(K; K = 1 내지 N)를 결정하기 위한 방법을 설명하되, 완전한 예를 예시한다.

도 9는, 전자 볼륨(10L 및 10R)에 대한 이득 제어 동작이 제1 실시예에서 제어부(100)에 의해 실행되는 조건 하에서 입력 오디오 신호의 레벨 및 입력 오디오 신호에 대응하는 출력 오디오 신호 LOUT이나 다른 출력 오디오 신호 ROUT 간의 관계, 및 입력 오디오 신호의 레벨 및 전자 볼륨(10L 및 10R)에서 설정된 이득 간의 관계에 대한 제1 예를 도시하는 도면이다. 구체적으로, 상술한 입력 오디오 신호의 레벨은 입력 오디오 신호 LIN 또는 입력 오디오 신호 RIN의 더욱 높은 레벨을 의미하며, 이하 간단히 입력 오디오 신호의 레벨이라 칭한다. 게다가, 상술한 출 력 오디오 신호 LOUT 또는 ROUT의 레벨은 간단히 출력 오디오 신호의 레벨이라 칭한다. 동 도에서, 가로좌표는 입력 오디오 신호의 레벨을 db 값 단위로 가리키는 반면, 세로좌표는 출력 오디오 신호의 레벨을 db 값 단위로 나타낸다. 가로 좌표 및 세로 좌표에서, 출력 진폭 상한 레벨 Vrefa의 레벨들은 0 dB이다.

이 예에서, 전자 볼륨(10L 및 10R)의 저항기들(11)의 이득들 G(K)에 대응하는 센터 탭들의 위치는 이득들 G(K; K = 1 내지 N)의 크기가 Vrefa/Vr(K)로 되는 방식으로 결정된다.

입력 오디오 신호의 레벨이 기준 레벨 Vr(1)과 같거나 낮은 경우, 입력 오디오 신호는 전자 볼륨(10L 및 10R)에서 최대 이득 G(1)로 증폭된다. 그 결과, 이 경우, 입력 오디오 신호는 입력 오디오 신호의 강한/약한 콘트라스트를 열화시키지 않고 증폭될 수 있고, 이후, 증폭된 입력 오디오 신호는 후단에서 전력 증폭기에 공급될 수 있다.

이후, 입력 신호 레벨이 기준 레벨 (1)에 도달하면, 출력 오디오 신호의 레벨이 {Vrefa/Vr(1)} x Vr(1) = Vrefa로 되고, 이것은 출력 진폭 상한 레벨 Vrefa에 도달한다. 그러나, 입력 신호 레벨이 기준 레벨 Vr(1)을 초과하면, 전자 볼륨(10L 및 10R)에 대해 설정되는 이득들 G가 이득 G(1)보다 낮은 이득 G(2)로 되도록 선택되기 때문에, 출력 오디오 신호의 레벨은 출력 진폭 상한 레벨 Vrefa보다 작게 된다. 그 결과, 후단에서 전력 증폭기의 클립 발생을 회피할 수 있다.

즉, 입력 신호 레벨이 기준 레벨 (2)에 도달하면, 출력 오디오 신호의 레벨이 {Vrefa/Vr(2)} x Vr(2) = Vrefa로 되며, 이것은 출력 진폭 상한 레벨 Vrefa에 도달한다. 그러나, 입력 신호 레벨이 기준 레벨 Vr(2)를 초과하면, 전자 볼륨 10L 및 10R에 대하여 설정되는 이득들 G가 이득 G(2)보다 낮은 이득 G(3)으로 되도록 선택되기 때문에, 출력 오디오 신호의 레벨은 출력 진폭 상한 레벨 Vrefa보다 낮게 된다. 그 결과, 후단에서 전력 증폭기의 클립 발생을 회피할 수 있다.

상술한 동작과 유사한 동작을 수행한다. 즉, 입력 오디오 신호의 레벨이 증가할 때, 출력 오디오 신호의 레벨이 출력 진폭 상한 레벨 Vrefa를 초과하게 되면, 전자 볼륨(10L 및 10R)에 대하여 설정되는 이득들 G는 먼저 언급한 이득들보다 낮은 이득들로 스위칭된다.

상술한 바와 같이, 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)과 같거나 낮을 때, 게다가, 출력 오디오 신호의 레벨이 출력 진폭 상한 레벨 Vrefa를 이용하여 변환될 때, 입력 오디오 신호는 최대 이득 G(1)으로 증폭된다. 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)을 초과하는 경우, 전자 볼륨 10L 및 10R로부터 후단의 전력 증폭기에 공급되는 출력 오디오 신호의 레벨은 출력 진폭 상한 레벨 Vrefa 내로 제한되어, 후단에서 전력 증폭기의 클립 발생을 회피한다.

도 10은 입력 오디오 신호의 레벨 및 출력 오디오 신호의 레벨 간의 관계, 및 입력 오디오 신호의 레벨 및 전자 볼륨(10L 및 10R)에 대하여 설정되는 이득 간의 관계에 대한 제2 예를 도시하는 도면이다. 이 제2예에서, 전자 볼륨(10L 및 10R)의 이득은, 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)보다 높을 때, 입력 오디오 신호의 레벨에 대한 출력 오디오 신호의 레벨의 기울기(gradient)가 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)과 동일하거나 낮은 섹션에서 얻은 기울기보다 작게 되는 방식으로 제어된다.

도면에 도시한 바와 같이 입력 오디오 신호의 레벨 및 출력 오디오 신호의 레벨 간의 관계를 확립하기 위해, 제2 실시예에서는, 레벨들 Vu(K; K = 1 내지 N)가 Vu(1)<Vu(2)<...,Vu(N-1) = Vrefa인 방식으로 미리 결정되고, 게다가, 전자 볼륨(10L 및 10R)의 저항기(11)에서의 각 이득 G(K; K = 1 내지 N)에 대응하는 센터 탭들의 위치가 각 이득 G(K)의 크기가 Vu(K)/Vr(K)로 되는 방식으로 결정된다.

이 제2 예에서는, 입력 오디오 신호의 레벨이 기준 전압 Vr(1)을 초과하는 섹션 내에, 동적 범위 압축을 실행하고, 후단에 제공되는 전력 즈옥기에 공급되는 출력 오디오 신호의 레벨은 출력 진폭 상한 레벨 Vrefa 내로 제한되어, 후단의 전력 증폭기에서 클립 발생을 회피할 수 있다. 동 도에 도시한 제2 예에서, 기준 레벨들 Vr(K; K = 2 내지 N-1)의 값들은 기준 레벨 Vr(1)과 대수축 상의 Vrefa 간의 레벨 폭이 동등한 간격으로 다시 나누어지는 방식으로 결정된다. 레벨 Vu(K; K = 2 내지 -1)의 값들은 레벨 Vu(1)와 대수축 상의 Vrefa 간의 레벨 폭이 동등 간격으로 다시 나누어지는 방식으로 결정된다. 그 결과, 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)보다 높은 섹션 내에서, 입력 오디오 신호의 레벨의 dB 값의 증가에 대한 출력 오디오 신호의 레벨의 dB 값은 거의 선형적으로 변경된다. 그러나, 기준 레벨들 Vr(K; K = 2 내지 N-1)의 설정 및 레벨들 Vu(K; K = 2 내지 N-1)의 설정은 변경되기 때문에, 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)보다 높은 섹션 내에서 입력 오디오 신호의 레벨의 dB 값과 출력 오디오 신호의 레벨의 dB 값 간의 관계를 임의로 결정할 수 있다.

상술한 바와 같이, 제1 실시예에 따르면, 이러한 VCA와 같은 비선형 요소는채용되 않지만, 전자 볼륨(10L 및 10R)은 이득을 제어하기 위한 수단으로서 채용되기 때문에, 이득은 입력 오디오 신호에 대한 전력 증폭기의 출력 신호를 왜곡하지 않고서 제어될 수 있다. 입력 오디오 신호의 레벨이 소정의 기준 레벨(즉, 제1 예에서의 기준 레벨 Vr(1); 제2 예에서 대략 기준 레벨 Vr(N-1))과 같거나 낮다면, 게다가, 출력 오디오 신호의 레벨이 출력 진폭 상한 레벨 Vrefa내에 존재하면, 입력 오디오 신호는 비교적 높은 이득에서 전자 볼륨 10L 및 10R를 채용함으로써 증폭된다. 이후, 출력 오디오 신호의 레벨이 출력 진폭 상한 레벨 Vrefa를 초과하는 경우, 전자 볼륨(10L 및 10R)에 대하여 설정되는 이득들은 더욱 낮은 이득들로 스위칭되어, 출력 오디오 신호의 레벨이 출력 진폭 상한 레벨 Vrefa 내로 제한된다. 상술한 바와 같이, 이 제1 실시예에 따르면, 클립이 발생할 수 있는 이러한 위험성이 있는 경우, 클립이 전력 증폭기에서 발생하는 것을 회피할 수 있도록 이득을 줄인다. 게다가, 제1 실시예에 따르면, 이득 및 입력 오디오 신호의 레벨 섹션 간의 대응 관계가 적절히 결정되기 때문에, 상술한 클립 방지 효과뿐만 아니라 다른 효과들도 얻을 수 있다. 예를 들어, 대음 볼륨 영역과 동등한 레벨 섹션에 대응하는 이득이 줄어든다. 그 결과, 동적 범위가 억제될 수 있는 한편, 불쾌한 대음 볼륨을 줄일 수 있다(예를 들어, 도 10에서 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)보다 높은 섹션). 다른 방법으로, 소음이 편안하게 들을 수 있는 소리 볼륨으로 증폭될 수 있도록 소음 볼륨과 동등한 레벨 섹션에 대응하는 이득이 증가될 수 있다(예를 들어, 도 10에서 입력 오디오 신호의 레벨이 기준 레벨 Vr(1)보다 낮 거나 같은 섹션). 게다가, 제1 실시예에 따르면, 출력 진폭 상한 레벨 Vrefa는 외부 소스로부터 ACTC 회로로 인가될 수 있다. 결과적으로, 다양한 종류의 전력 증폭기들이 AGC 회로의 후단에 접속되더라도, 출력 증폭기 상한 레벨 Vrefa의 크기를 후단에 접속된 전력 증폭기에서 클립이 발생하지 않는 허용가능한 입력 레벨 범위의 상한에 일치시키기 때문에, 이 전력 증폭기에서의 클립 발생을 방지할 수 있다.

도 11은 본 발명의 제2 실시예에 따른 AGC 회로의 구성을 도시하는 블록도이다. 제2 실시예의 AGC 회로는 제1 실시예의 상술한 AGC 회로를 개선함으로써 실현되며, 이것은 외부 공급 제어 정보에 따라 레벨 섹션의 N개를 규정하기 위한 (N-1) 의 기준 레벨들 Vr(K; K = 1 내지 N-1) 스위칭 및 레벨 섹션의 N개 종류들에 대응하는 (N)개 이득 G(K; K =1 내지 N)의 스위칭 모두를 행할 수 있다.

도 11에서, 기준 레벨 발생부(30A)에 제공된 저항기(31A)는 (N-1)보다 많은 센터 탭들을 포함하는 한편, 스위치(32)는 이러한 센터 탭들 중 하나의 센터 탭을 선택하며, 이것은 디코더(40A)로부터 공급되는 기준 레벨 지정 데이터 DLVL로 지정되며, 이 스위치는 선택한 센터 탭의 전압을 기준 레벨 Vr로서 출력한다. 게다가, 전자 볼륨 10LA 또는 10RA에 채용되는 저항기(11A)는 N개보다 많은 센터 탭들을 포함하는 한편, 스위치부(13A)는 이 센터 탭들 중에서 디코더(50A)로부터 공급되는 이득 지정 데이터 DGAIN으로부터 지정되는 하나의 센터 탭을 선택한 후, 선택한 센터 탭을 연산 증폭기(12)의 비반전 입력 단자에 접속한다.

디코더(40A)는, 제어부(100)로부터 출력되는 예측 레벨 데이터(LVLm)을 기준 레벨 지정 데이터 DLVL에 관련시키는 복수의 변환 테이블을 내부에 포함한다. 이 변환 테이블들 중에서, 하나의 소정 변환 테이블은, 기준 레벨들 Vr(K; K = 1 내지 N-1)의 각각을 지정하기 위한 예측 레벨 데이터 LVLm의 각각을 도 9에 도시한 기준 레벨들 Vr(K)의 각각에 대응하는 저항기(31A)의 센터 탭 위치를 지정하기 위한 기준 레벨 지정 데이터 DLVL과 관련짓는다. 게다가, 또다른 변환 테이블은, 기준 레벨들 Vr(K; K = 1 내지 N-1)의 각각을 지정하기 위한 예측 레벨 데이터 LVLm의 각각을 도 10에 도시한 기준 레벨들 Vr(K)에 대응하는 저항기(31A)의 센터 탭 위치를 지정하기 위한 기준 레벨 지정 데이터 DLVL과 관련짓는다. 유사하게, 디코더(50A)는, 제어부(100)로부터 출력되는 이득 설정 레벨 데이터 LVLs을 이득 지정 데이터 DGAIN과 관련짓는 여러 종류의 변환 테이블을 내부에 포함한다. 이러한 변환 테이블들 중에서, 하나의 소정의 변환 테이블은, 이득들 G(K; K = 1 내지 N)의 각각을 지정하기 위한 이득 설정 레벨 데이터 LVLs의 각각을 도 9에 도시한 이득들 G(K; K = 1 내지 N)의 각각에 대응하는 저항기(11A)의 센터 탭 위치를 지정하는 이득 지정 데이터 DGAIN과 관련짓는다. 게다가, 또다른 소정의 변환 테이블은, 이득들 G(K; K = 1 내지 N)의 각각을 지정하기 위한 이득 설정 레벨 데이터 LVLs의 각각을 도 10에 도시한 이득들 G(K; K = 1 내지 N)의 각각에 대응하는 저항기(11A)의 센터 탭 위치를 지정하는 이득 지정 데이터 DGAIN과 관련짓는다.

테이블 선택부(70)는 외부 소스로부터 제공되는 제어 정보에 따라 테이블 선택 정보 SEL을 디코더(40A, 50A)에 출력하는 한편, 이 테이블 선택 정보 SEL은 예측 레벨 데이터 LVLm으로부터 기준 레벨 지정 데이터 DLVL로의 변환에 이용되는 변환 테이블을 지정하고, 이득 설정 레벨 데이터 LVLs로부터 이득 지정 데이터 DGAIN 으로의 변환에 이용되는 변환 테이블을 지정한다. 디코더(40A)와 디코더(50A) 모두는, 예측 레벨 데이터 LVLm으로부터 기준 레벨 지정 데이터 DLVL로의 변환, 또는 이득 설정 레벨 데이터 LVLs로부터 이득 지정 데이터 DGAIN으로의 변환을 수행한다.

유사하게, 이 제2 실시예에서는, 상술한 제1 실시예와 유사한 효과를 얻을 수 있다. 제2 실시예에 따르면, 외부 공급 제어 정보에 응답하여, 예를 들어 도 9에 예시한 바와 같은 AGC 동작이 AGC 회로에 의해 수행되고, 또는 도 10에 예시한 바와 같은 AGC 동작이 AGC 회로에 의해 수행되며, 즉, AGC 회로에 의해 실행할 AGC 동작을 선택할 수 있다는 것이다.

본 발명의 일실시예를 설명하였지만, 본 발명에 따른 다른 실시예들도 쉽게 고려할 수 있다. 예를 들어, 각 실시예에서, 입력 오디오 신호들 LIN 및 RIN과 기준 레벨 Vr 간의 비교 결과를 모니터링하는 동안, 입력 오디오 신호의 레벨 섹션을 얻도록 기준 레벨 발생부(30)에 의해 출력되는 기준 레벨 Vr을 변경한 후, 얻은 레벨 섹션에 대응하는 이득을 전자 볼륨(10L 및 10R)에 대하여 설정한다. 그러나, 이러한 수단을 채용하는 대신, 다른 방법으로, 입력 오디오 신호를 A/D 변환할 수 있다. 이 A/D 변환 동작으로부터 발생하는 디지털 샘플 스트림에 기초하여 입력 오디오 신호의 피크 레벨을 얻을 수 있다. 따라서, 피크 레벨에 기초하여 전자 볼륨(10L 및 10R)의 이득을 다른 방식으로 제어할 수 있다.

본 발명에 따른 실시예들을 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예들을 고려할 수 있다.

(1) 클록 발생부(60)는 AGC 회로의 외부로부터 공격 시간 및 해제 시간을 가리키는 제어 정보를 수신할 수 있고, 이 제어 정보에 기초하여 공격 클록 ATKCK 및 해제 클록 RLSCK_N의 주파수를 결정할 수 있다.

(2) 클록 발생부(60)는 AGC 회로 내부에 제공되지 않을 수 있으며 AGC 회로를 구현하는 오디오 기기가 클록 BCK, BCK_N, ATKCK, RLSCK_N, LPFCK를 AGC 회로에 공급할 수 있다. 이 경우, 오디오 기기로부터 AGC 회로에 공급되는 클록 ATKCK 및 RLSCK_N의 주파수는, 오디오 기기에 적절한 공격 시간 및 해제 시간을 얻도록 결정될 수 있다. 클록들 ATKCK 및 RLSCK_N의 주파수는, 오디오 기기에게 제공되는 장치를 조작함으로써 결정될 수 있다.

(3) 위 실시예에서, 베이스 클록 BCK는 기준 레벨을 증가하는 제1 제어를 트리거하고, 기준 클록 RLSCK_N(정확하게는, 해제 클록 RLSCK_N 및 베이스 클록 BCK_N)은 기준 레벨을 감소하는 제2 제어를 트리거하며, 공격 클록 ATKCK는 전자 볼륨(10L 및 10R)의 이득을 기준 레벨의 변동에 근사화하는 제3 및 제4 제어를 트리거한다. 그러나, 이 실시예는 수정될 수 있으며, 각 제어는 다음에 따르는 방식으로 활성화될 수 있다. 즉, 베이스 클록 BCK는 제1 및 제2 제어를 트리거할 수 있고, 해제 클록 RLSCLK_N은 제3 제어를 트리거할 수 있으며 RLSCLK_N은 제4 제어를 트리거할 수 있다. 이러한 방식으로, 공격 클록 ATKCK 및 해제 클록 RLSCK_N의 주파수를 조절함으로써, 원하는 공격 시간 및 해제 시간을 얻을 수 있다.

도 1은 본 발명의 제1 실시예에 따른 AGC 회로의 구성을 나타내는 블록도.

도 2는 제어부(100)에 의해 실행되는 예측 레벨 데이터 LVLm의 증가/감소 동작과, 제1 실시예에서의 예측 레벨 데이터 LVLm의 컨텐트를 설명하는 도면.

도 3은 디코더(40)가 예측 레벨 데이터 LVLm을 제1 실시예에서의 기준 레벨 지정 데이터 DLVL로 변환시키는 경우에서의 변환 룰을 나타내는 도면.

도 4는 디코더(50)가 이득 설정 레벨 데이터 LVLs를 제1 실시예에서의 이득 지정 데이터 DGAIN으로 변환시키는 경우에서의 변환 룰을 나타내는 도면.

도 5는 제1 실시예에서 피크 레벨 Vp가 안정적인 경우에, 입력 오디오 신호들 LIN 및 RIN의 피크 레벨 Vp와, 이득 지정 데이터 DGAIN에 기초하여 전자 볼륨(10L 및 10R)로 설정되는 이득간의 관계를 나타내는 도면.

도 6은 제1 실시형태에서의 제어부(100)이 구체적인 구성을 도시하는 회로도.

도 7은 제1 실시예에서 수행되는 공격 동작을 도시하는 타임 차트.

도 8은 제1 실시예에서 수행되는 해제 동작을 도시하는 타임 차트.

도 9는 입력 오디오 신호와 출력 오디오 신호의 레벨간의 관계, 및 전자 볼륨(10L 및 10R)의 이득이 제1 실시예에서의 제어부(100)에 의해 제어되는 조건하에서의 입력 오디오 신호와 전자 볼륨(10L 및 10R)로 설정되는 이득 사이의 또 다른 관계에 대한 제1 예를 도시하는 도면.

도 10은 입력 오디오 신호와 출력 오디오 신호의 레벨 사이의 관계, 및 전자 볼륨(10L 및 10R)의 이득이 제1 실시예에서의 제어부(100)에 의해 제어되는 조건하에서의 입력 오디오 신호의 레벨과 전자 볼륨(10L 및 10R)로 설정되는 이득 사이의 또 다른 관계에 대한 제2 예를 도시하는 도면.

도 11은 본 발명의 제2 실시예에 따른 AGC 회로의 구성을 나타내는 블록도.

Claims (20)

1. 자동 이득 제어 회로로서,

   입력 오디오 신호를 가변 이득으로 증폭하고, 증폭된 상기 입력 오디오 신호를 출력하는 전자 볼륨과,

   기준 레벨을 출력하는 기준 레벨 발생부와,

   상기 입력 오디오 신호와 상기 기준 레벨 발생부가 출력하는 기준 레벨을 비교하여 상기 입력 오디오 신호의 레벨이 상기 기준 레벨보다 높은지 여부를 나타내는 비교 결과 신호를 출력하는 레벨 판정부와,

   상기 비교 결과 신호에 기초하여, 상기 입력 오디오 신호의 레벨에 있어서의 복수의 레벨 섹션 중 상기 입력 오디오 신호의 레벨이 속하는 것으로 예측되는 레벨 섹션을 나타내는 예측 레벨 데이터를 증가 혹은 감소시키는 것과 함께, 상기 예측 레벨 데이터가 나타내는 레벨 섹션에 대응하는 기준 레벨의 값을 상기 기준 레벨 발생부가 출력하도록 제어하고, 또한, 상기 예측 레벨 데이터가 나타내는 레벨 섹션에 대응하는 이득으로 상기 전자 볼륨이 상기 입력 오디오 신호를 증폭하여 출력하도록 제어하는 제어부를 포함하고,

   상기 전자 볼륨의 이득은, 상기 입력 오디오 신호의 레벨 및 상기 전자 볼륨의 이득에 기초하여 결정된 상기 전자 볼륨의 출력 신호의 레벨이 출력 진폭 상한 레벨 이하가 되도록 제어되고,

   상기 제어부는,

   상기 입력 오디오 신호의 파형의 피크의 레벨이 상기 기준 레벨보다 높은 것을 상기 비교 결과 신호가 나타내는 경우, 상기 예측 레벨 데이터가 나타내는 레벨의 섹션이 현재보다 상위 섹션이 되도록 상기 예측 레벨 데이터를 갱신하는 제어를, 소정의 주파수를 갖는 베이스 클록이 액티브 레벨이 된 때에 실행하고,

   상기 입력 오디오 신호의 파형의 피크의 레벨이 상기 기준 레벨보다 높지 않은 것을 상기 비교 결과 신호가 나타내는 경우에, 상기 예측 레벨 데이터가 나타내는 레벨의 섹션이 현재보다 하위 섹션이 되도록 상기 예측 레벨 데이터를 갱신하는 제어를, 상기 베이스 클록 및 소정의 주파수를 갖는 해제 클록이 모두 액티브 레벨이 된 때에 실행하고,

   상기 전자 볼륨의 이득이 상기 예측 레벨 데이터가 나타내는 상기 입력 오디오 신호의 레벨 섹션에 미리 대응지어진 이득에 근접하도록, 상기 전자 볼륨의 이득을 제어하기 위한 이득 설정용 데이터를 갱신하는 제어를, 소정의 주파수를 갖는 공격 클록이 액티브 레벨이 된 때에 실행하는 것을 특징으로 하는 자동 이득 제어 회로.
2. 삭제
3. 제1항에 있어서,

   상기 출력 진폭 상한 레벨은 외부로부터 인가되는 레벨인 자동 이득 제어 회로.
4. 제1항에 있어서,

   상기 출력 진폭 상한 레벨은 상기 기준 레벨 발생부로 인가되는 자동 이득 제어 회로.
5. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,

   상기 기준 레벨 발생부는, 상기 출력 진폭 상한 레벨을 분압하여 복수의 레벨 섹션의 경계가 되는 복수의 기준 레벨을 발생하고,

   상기 제어부는, 상기 예측 레벨 데이터에 기초하여, 상기 기준 레벨 발생부로부터 출력될 상기 복수의 기준 레벨 중 하나의 기준 레벨을 선택하는 것을 특징으로 하는 자동 이득 제어 회로.
6. 삭제
7. 제1항에 있어서,

   소음(small sound) 볼륨 영역에서의 상기 이득을 상승시키고, 대음(large sound) 볼륨 영역에서의 상기 이득을 저하시키도록 상기 레벨 섹션과 상기 이득이 미리 대응지어져 있는 것을 특징으로 하는 자동 이득 제어 회로.
8. 제1항에 있어서,

   상기 제어부는, 상기 예측 레벨 데이터가 나타내는 레벨 섹션에 대응하는 이득으로서 상기 전자 볼륨이 상기 입력 오디오 신호를 증폭하여 출력하도록 제어하기 위한 이득 설정 레벨 데이터를 공급하는 것을 특징으로 하는 자동 이득 제어 회로.
9. 제8항에 있어서,

   상기 제어부로부터 공급된 상기 이득 설정 레벨 데이터를, 상기 전자 볼륨의 이득의 값을 설정하기 위한 이득 지정 데이터로 변환하기 위한 제1 디코더

   를 더 포함하고,

   상기 제1 디코더가 상기 이득 지정 데이터를 상기 전자 볼륨으로 공급하는 것에 의해, 상기 전자 볼륨의 이득이 제어되는 것을 특징으로 하는 자동 이득 제어 회로.
10. 제9항에 있어서,

    상기 제1 디코더는, 복수의 이득 설정 레벨 데이터 각각의 값에 따라 이득 지정 데이터를 대응지어 기억하고 있는 것을 특징으로 하는 자동 이득 제어 회로.
11. 제10항에 있어서,

    상기 제1 디코더는, 소음 볼륨 영역에서의 상기 이득을 상승시키고, 대음 볼륨 영역에서의 상기 이득을 저하시키도록, 상기 복수의 이득 설정 레벨 데이터 각각의 값에 따라 상기 이득 지정 데이터가 대응지어져 기억되고 있는 것을 특징으로 하는 자동 이득 제어 회로.
12. 제10항 또는 제11항에 있어서,

    상기 제1 디코더는, 복수의 이득 설정 레벨 데이터 각각의 값에 따라 이득 지정 데이터를 대응시킨 제1 테이블을 복수 개 기억하고,

    외부로부터 인가되는 제어 정보에 따라, 상기 복수 개의 제1 테이블 중에서 하나의 테이블을 선택하는 것을 특징으로 하는 자동 이득 제어 회로.
13. 제1항에 있어서,

    상기 제어부는, 상기 예측 레벨 데이터를 공급하고,

    상기 자동 이득 제어 회로는, 상기 제어부로부터 공급된 상기 예측 레벨 데이터를, 상기 기준 레벨 발생부가 발생할 기준 레벨의 값을 설정하기 위한 기준 레벨 지정 데이터로 변환하기 위한 제2 디코더를 더 포함하고,

    상기 제2 디코더가 상기 기준 레벨 지정 데이터를 상기 기준 레벨 발생부로 공급하는 것에 의해, 상기 기준 레벨 발생부가 출력할 기준 레벨의 값이 제어되는 것을 특징으로 하는 자동 이득 제어 회로.
14. 제13항에 있어서,

    상기 제2 디코더는, 복수의 예측 레벨 데이터 각각의 값에 따라 기준 레벨 지정 데이터를 대응지어 기억하고 있는 것을 특징으로 하는 자동 이득 제어 회로.
15. 제13항 또는 제14항에 있어서,

    상기 제2 디코더는, 복수의 예측 레벨 데이터 각각의 값에 따라 기준 레벨 지정 데이터를 대응시킨 제2 테이블을 복수 개 기억하고,

    외부로부터 인가되는 제어 정보에 따라, 상기 복수 개의 제2 테이블 중에서 하나의 테이블을 선택하는 것을 특징으로 하는 자동 이득 제어 회로.
16. 입력 오디오 신호를 가변 이득으로 증폭하고, 증폭된 상기 입력 오디오 신호를 출력하는 전자 볼륨과,

    기준 레벨을 출력하는 기준 레벨 발생부와,

    상기 입력 오디오 신호와 상기 기준 레벨 발생부가 출력하는 기준 레벨을 비교하고, 상기 입력 오디오 신호의 레벨이 상기 기준 레벨보다 높은지 여부를 나타내는 비교 결과 신호를 출력하는 레벨 판정부와,

    상기 기준 레벨 발생부가 공급하는 기준 레벨을 제어하는 예측 레벨 데이터와 상기 전자 볼륨의 이득을 제어하는 이득 설정 레벨 데이터를, 상기 비교 결과 신호에 기초하여 각각 출력하는 제어부로서,

    상기 입력 오디오 신호의 파형의 피크 레벨이 상기 기준 레벨보다 높다고 상기 비교 결과 신호가 나타내는 경우에, 상기 기준 레벨 발생부가 출력하는 기준 레벨을 상승시키도록 상기 예측 레벨 데이터를 갱신하는 제1 제어와,

    상기 입력 오디오 신호의 파형의 피크 레벨이 상기 기준 레벨보다 높지 않다고 상기 비교 결과 신호가 나타내는 경우에, 상기 기준 레벨 발생부가 출력하는 기준 레벨을 저하시키도록 상기 예측 레벨 데이터를 갱신하는 제2 제어와,

    상기 전자 볼륨의 이득이 상기 예측 레벨 데이터가 나타내는 기준 레벨에 대응지어진 이득으로 되도록 상기 예측 레벨 데이터의 상승에 추종시켜 상기 전자 볼륨의 이득을 저하시키는 방향으로 상기 이득 설정 레벨 데이터를 갱신하는 제3 제어와,

    상기 전자 볼륨의 이득이 상기 예측 레벨 데이터가 나타내는 기준 레벨에 대응지어진 이득으로 되도록 상기 예측 레벨 데이터의 저하에 추종시켜 상기 전자 볼륨의 이득을 상승시키도록 상기 이득 설정 레벨 데이터를 갱신하는 제4 제어를 각각 실행하는 제어부를 포함하고,

    상기 제어부는, 상기 제1 제어를 소정의 주파수를 갖는 베이스 클록이 액티브 레벨로 되는 때에 실행하고, 상기 제2 제어를 상기 베이스 클록 및 소정의 주파수를 갖는 해제 클록이 모두 액티브 레벨로 되는 때에 실행하며, 상기 제3 및 제4 제어를 소정의 주파수를 갖는 공격 클록이 액티브 레벨로 되는 때에 실행하는 것을 특징으로 하는 자동 이득 제어 회로.
17. 삭제
18. 제16항에 있어서,

    상기 베이스 클록, 해제 클록 및 공격 클록을 발생하는 회로로서, 적어도 해제 클록 및 공격 클록의 주파수를 외부로부터 인가되는 제어 정보에 따라 설정할 수 있는 클록 발생부를 포함하는 것을 특징으로 하는 자동 이득 제어 회로.
19. 제16항에 있어서,

    상기 베이스 클록, 해제 클록 및 공격 클록을 외부로부터 수신하도록 구성된 것을 특징으로 하는 자동 이득 제어 회로.
20. 제16항, 제18항 및 제19항 중 어느 한 항에 있어서,

    상기 전자 볼륨은,

    상기 입력 오디오 신호가 인가되는 오디오 신호 입력 단자와 상기 증폭된 오디오 신호의 출력을 행하는 오디오 신호 출력 단자와의 사이에 배치된 저항과,

    레벨이 고정된 비반전 입력 단자 및 상기 오디오 신호 출력 단자에 접속된 출력 단자를 포함하는 연산 증폭기와,

    상기 전자 볼륨의 상기 이득을 지정하기 위한 이득 지정 데이터를 수신하고, 상기 이득 지정 데이터에 따라 상기 저항에 접속된 센터 탭 중 하나의 센터 탭을 선택하며, 상기 선택한 센터 탭을 상기 연산 증폭기의 상기 비반전 입력 단자에 접속하는 스위치부

    를 포함하는 것을 특징으로 하는 자동 이득 제어 회로.

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