JPH0563481A - コンパンダ回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、入力レベルが小さくなるに従って
ゲインを減少または増大させ、それによってレベルを伸
長または圧縮するコンパンダ回路の構成に関し、ＭＯＳ
回路による作製を可能とすることで無線応用機器等にお
ける一部の回路との１チップ化を図り、実装面積の縮小
化ひいてはシステムの小型化に寄与することを目的とす
る。 【構成】 入力電圧ｖinを整流する回路１と、該整流さ
れた電圧ｖin1 を平滑して直流電圧ｖin2 を出力する回
路２と、この直流電圧をディジタル化したコードＤn1に
変換する回路３と、入力端と出力端の間に接続されたデ
ィジタル制御ゲイン可変回路４とを具備し、前記ディジ
タル化したコードに従って前記ディジタル制御ゲイン可
変回路のゲインを制御し、その出力端より回路の出力電
圧ｖout を得るように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンパンダ回路に係
り、特に、入力レベルが小さくなるに従ってゲインを減
少または増大させ、それによってレベルを伸長または圧
縮する回路（エキスパンダ回路またはコンプレッサ回
路）の構成に関する。近年、自動車電話、コードレス電
話などの無線を使用する電話はますます普及してきてお
り、システムの低価格化および小型化が要求されてい
る。これらの無線電話には、無線を使用することに伴う
Ｓ／Ｎ比の劣化を防ぐため、上述したようなコンパンダ
回路が使用される。このコンパンダ回路の使用により、
ノイズレベルの低下を図ることができる。

【０００２】そこで、上述した要求に応えるため、スプ
ラッタフィルタ等の音声フィルタなど他の無線電話用構
成回路との１チップ化を図って実装面積の縮小化を図
り、ひいてはシステムの小型化を実現できるように、１
チップ化に適したコンパンダ回路が要望されている。

【０００３】

【従来の技術】図22および図23にはそれぞれ従来形の一
例としてのエキスパンダ回路およびコンプレッサ回路の
構成が示される。図中、１は整流回路、２は平滑回路
（ローパスフィルタ〔ＬＰＦ〕）、４' は直流電圧に比
例（または反比例）してゲインを可変する電圧制御ゲイ
ン可変回路（ＶＣＡ）を示す。

【０００４】まず、エキスパンダ回路の動作について図
22を参照しながら説明する。回路の入力電圧ｖinは整流
回路１で整流され、その絶対値電圧信号ｖin1 が出力さ
れる。この絶対値電圧信号ｖin1 はＬＰＦ２を通して平
滑され、平均化された電圧（入力電圧ｖinの実効値と等
しい直流電圧）ｖin2 が出力される。この直流電圧ｖin
2 によってＶＣＡ４' のゲインが制御され（この場合ｖ
in2 に比例して変化する）、それによって出力電圧ｖou
t が生成される。回路の出力電圧は、ｖout ＝ｖin・ｖ
in2 で表される。従って、実効値としての電圧レベル
は、Ｖout ＝Ｖin² という関係で表される。

【０００５】次に、コンプレッサ回路の動作について図
23を参照しながら説明する。コンプレッサ回路の場合、
回路の出力電圧ｖout が整流回路１で整流され、その絶
対値電圧信号ｖout1が出力される。この絶対値電圧信号
ｖout1はＬＰＦ２を通して平滑され、平均化された電圧
（出力電圧ｖout の実効値と等しい直流電圧）ｖout2が
出力される。この直流電圧ｖout2によってＶＣＡ４' の
ゲインが制御され（この場合ｖout2に反比例して変化す
る）、それによって出力電圧ｖout が生成される。従っ
て、回路の出力電圧は、ｖout ＝ｖin／ｖout2で表さ
れ、実効値としての電圧レベルは、Ｖout ＝Ｖin^1/2 と
いう関係で表される。

【０００６】図24および図25にはそれぞれ図22および図
23の回路の入出力レベル特性が示される。まず、図24
（エキスパンダ回路の特性）を参照すると、入力および
出力のそれぞれの相対レベル（デシベル表示）Ｇin＝20
log(Ｖin／VRin）およびＧout ＝20log(Ｖout ／VRout
）の間には、Ｇout ＝２・Ｇinの関係がある。ただ
し、VRinは基準入力レベル、VRout は基準出力レベルを
表す。

【０００７】入力レベルが基準入力レベルに等しい時、
つまりＧinが０dB の時、Ｇout は０ dB となり、回路
出力として基準出力レベルが出力される。また、入力レ
ベルが基準入力レベルより10 dB 下がった場合（Ｇin＝
−10 dB ）には、Ｇout ＝−20 dB となる。このよう
に、エキスパンダ回路はレベルを伸長する機能を有して
いる。

【０００８】次に、図25（コンプレッサ回路の特性）を
参照すると、入力および出力のそれぞれの相対レベル
（デシベル表示）の間には、Ｇout＝Ｇin／２の関係が
ある。この場合、入力レベルが基準入力レベルより20 d
B 下がっても（Ｇin＝−20 dB）、Ｇout ＝−10 dB と
なり、基準出力レベルから10 dB しか下がらない。この
ように、コンプレッサ回路はレベルを圧縮する機能を有
している。

【０００９】従って、コンプレッサ回路でレベルを予め
上げておくことにより、ノイズが混入してもエキスパン
ダ回路でレベルが下げられるので、Ｓ／Ｎ比を向上させ
ることができる。

【００１０】

【発明が解決しようとする課題】上述した従来のコンパ
ンダ回路の構成では電圧制御ゲイン可変回路（ＶＣＡ）
が必要であり、しかもこのＶＣＡは、従来、バイポーラ
回路で作製していた。このＶＣＡをＭＯＳ回路で作製し
た場合は、精度の面でバイポーラ回路に及ばず、特性の
劣化を招くため、ＭＯＳ回路によるコンパンダ回路の実
現は従来困難であった。

【００１１】しかし近年、音声フィルタ等の無線電話用
回路との１チップ化を図る要求が高まっており、スイッ
チド・キャパシタ・フィルタ（ＳＣＦ）の作製が容易な
ＭＯＳ回路を用いてコンパンダ回路を実現することが大
きな課題となっている。本発明は、かかる従来技術にお
ける課題に鑑み創作されたもので、ＭＯＳ回路による作
製を可能とすることで無線応用機器等における一部の回
路との１チップ化を図り、実装面積の縮小化ひいてはシ
ステムの小型化に寄与することができるコンパンダ回路
を提供することを目的としている。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、従来形で用いられていたＶＣＡの代わ
りに、ＭＯＳ回路で作製が容易なディジタル制御ゲイン
可変回路（電子ボリューム）を使用している。本発明の
第１の形態によれば、図１に示されるように、入力電圧
ｖinを整流する回路１と、該整流された電圧ｖin1 を平
滑して直流電圧ｖin2 を出力する回路２と、該直流電圧
をディジタル化したコードＤn1に変換する回路３と、入
力端と出力端の間に接続されたディジタル制御ゲイン可
変回路４とを具備し、前記ディジタル化したコードに従
って前記ディジタル制御ゲイン可変回路のゲインを制御
し、その出力端より出力電圧ｖout を得ることを特徴と
するコンパンダ回路が提供される（→エキスパンダ回
路）。

【００１３】また本発明の第２の形態によれば、図２に
示されるように、出力電圧ｖout を整流する回路１と、
該整流された電圧ｖout1を平滑して直流電圧ｖout2を出
力する回路２と、該直流電圧をディジタル化したコード
Ｄn2に変換する回路３と、入力端と出力端の間に接続さ
れたディジタル制御ゲイン可変回路４a とを具備し、前
記ディジタル化したコードに従って前記ディジタル制御
ゲイン可変回路のゲインを制御し、その出力端より前記
出力電圧ｖout を得ることを特徴とするコンパンダ回路
が提供される（→コンプレッサ回路）。

【００１４】本発明の第３の形態によれば、図３に示さ
れるように、入力電圧ｖinをディジタル化する回路３
と、該ディジタル化された信号の絶対値処理を行って絶
対値信号ｖin1'を生成する回路５と、該絶対値信号から
ディジタル信号処理によって入力レベルに対応したコー
ドｖin2', Ｄn1を抽出する回路６と、入力端と出力端の
間に接続されたディジタル制御ゲイン可変回路４とを具
備し、前記抽出されたコードに従って前記ディジタル制
御ゲイン可変回路のゲインを制御し、その出力端より出
力電圧ｖout を得ることを特徴とするコンパンダ回路が
提供される（→エキスパンダ回路）。

【００１５】また本発明の第４の形態によれば、図４に
示されるように、出力電圧ｖout をディジタル化する回
路３と、該ディジタル化された信号の絶対値処理を行っ
て絶対値信号ｖout1' を生成する回路５と、該絶対値信
号からディジタル信号処理によって入力レベルに対応し
たコードｖout2',Ｄn2を抽出する回路６と、入力端と出
力端の間に接続されたディジタル制御ゲイン可変回路４
a とを具備し、前記抽出されたコードに従って前記ディ
ジタル制御ゲイン可変回路のゲインを制御し、その出力
端より前記出力電圧ｖout を得ることを特徴とするコン
パンダ回路が提供される（→コンプレッサ回路）。

【００１６】さらに本発明の第５の形態によれば、図５
に示されるように、入力電圧ｖinを整流する回路１と、
該整流された電圧ｖin1 を平滑して第１の直流電圧ｖin
2 を出力する回路２と、入力端と出力端の間に接続され
た第１のディジタル制御ゲイン可変回路４と、一定の直
流電圧Ｖc を受けてそのレベル調整を行い、第２の直流
電圧Ｖa を出力する第２のディジタル制御ゲイン可変回
路７と、前記第１の直流電圧を前記第２の直流電圧と比
較する比較回路８と、該比較回路の出力に基づきクロッ
ク信号CKに応答してカウントアップまたはカウントダウ
ンを行うカウンタ回路９とを具備し、該カウンタ回路に
保持されているコードＤn1に従って前記第１および第２
のディジタル制御ゲイン可変回路のゲインを同時に制御
し、該第１のディジタル制御ゲイン可変回路の出力端よ
り出力電圧ｖout を得ることを特徴とするコンパンダ回
路が提供される（→エキスパンダ回路）。

【００１７】また本発明の第６の形態によれば、図６に
示されるように、出力電圧ｖout を整流する回路１と、
該整流された電圧ｖout1を平滑して第１の直流電圧ｖou
t2を出力する回路２と、入力端と出力端の間に接続され
た第１のディジタル制御ゲイン可変回路４a と、一定の
直流電圧Ｖc を受けてそのレベル調整を行い、第２の直
流電圧Ｖa を出力する第２のディジタル制御ゲイン可変
回路７と、前記第１の直流電圧を前記第２の直流電圧と
比較する比較回路８と、該比較回路の出力に基づきクロ
ック信号CKに応答してカウントアップまたはカウントダ
ウンを行うカウンタ回路９とを具備し、該カウンタ回路
に保持されているコードＤn2に従って前記第１および第
２のディジタル制御ゲイン可変回路のゲインを同時に制
御し、該第１のディジタル制御ゲイン可変回路の出力端
より前記出力電圧ｖout を得ることを特徴とするコンパ
ンダ回路が提供される（→コンプレッサ回路）。

【００１８】

【作用】図１の形態によるコンパンダ回路（エキスパン
ダ回路）の構成によれば、入力電圧ｖinを整流回路１で
整流し、その出力ｖin1 を平滑回路２に通すことで入力
電圧ｖinの交流レベルに比例した直流電圧ｖin2 を生成
し、さらにＡ／Ｄ変換回路３でディジタル化して直流電
圧ｖin2 に応じたディジタル信号（ディジタル化したコ
ード）Ｄn1を生成し、このコードＤn1を制御信号として
電子ボリューム４に入力している。電子ボリューム４
は、制御信号Ｄn1に対応したゲインで入力電圧ｖinの増
幅を行い、出力電圧ｖout を生成する。この場合、出力
電圧はｖout＝ｖin・ｖin2 で表される。つまり、従来
のエキスパンダ回路と同等の作用が得られる。

【００１９】同様に、図２の形態によるコンパンダ回路
（コンプレッサ回路）の構成によれば、出力電圧ｖout
を整流および平滑し、さらにＡ／Ｄ変換回路３でディジ
タル化して直流電圧ｖout2に応じたディジタル信号（デ
ィジタル化したコード）Ｄn2を生成し、このコードＤn2
を制御信号として電子ボリューム４a に入力している。
この場合、電子ボリューム４a は、制御信号Ｄn2のディ
ジタル値の逆数でゲインが変化するように制御し、この
制御されたゲインで入力電圧ｖinの増幅を行い、上記出
力電圧ｖout を生成する。この場合、出力電圧はｖout
＝ｖin／ｖout2で表される。つまり、従来のコンプレッ
サ回路と同等の作用が得られる。

【００２０】また、図３の形態および図４の形態では、
それぞれ整流・平滑処理をディジタル的な信号処理（絶
対値処理およびディジタルフィルタ処理）によって行っ
ており、その作用についてはそれぞれ図１および図２の
形態と同様であるので、その説明は省略する。図５の形
態によるコンパンダ回路（エキスパンダ回路）の構成に
よれば、入力電圧ｖinを整流回路１で整流し、その出力
ｖin1 を平滑回路２に通すことで入力電圧ｖinの交流レ
ベルに比例した直流電圧ｖin2 を生成し、一方、一定の
直流電圧Ｖc に対し電子ボリューム７でレベル調整して
直流電圧をＶa を生成し、これら２つの直流電圧ｖin2
およびＶa を比較回路８で比較し、該比較の結果に基づ
きクロック信号CKに応答してカウンタ回路９のカウント
値のアップ／ダウンを制御し、この制御されたカウント
値（ディジタルコード）Ｄn1に従って電子ボリューム４
および７のゲインを制御している。

【００２１】このように、電子ボリューム７の出力電圧
Ｖa が平滑回路２の出力電圧ｖin2と一致するようにフ
ィードバックが行われているため、最終的にｖin2 ＝Ｖ
a で安定する。一方、直流電圧Ｖa は一定の直流電圧Ｖ
c に電子ボリューム７のゲインを乗じたものであり、そ
のゲインをＡとすると、Ｖa ＝Ａ・Ｖc で表される。従
って、直流電圧ｖin2 ＝Ａ・Ｖc となり、結果的には、
ｖin2 に比例したゲイン設定になっている。

【００２２】そこで、エキスパンダ回路の入力端に接続
されている電子ボリューム４を、電子ボリューム７の制
御コードと同じコードＤn1で制御することにより、電子
ボリューム４のゲインも直流電圧ｖin2 に比例し、電子
ボリューム４の出力電圧は、ｖout ＝ｖin・ｖin2 とな
る。つまり、従来のエキスパンダ回路と同等の作用が得
られる。

【００２３】同様に、図６の形態によるコンパンダ回路
（コンプレッサ回路）の構成によれば、出力電圧ｖout
を整流および平滑し、その出力（直流電圧ｖin2)に電子
ボリューム７の出力電圧Ｖa が一致するようにフィード
バックを行い、電子ボリューム７のゲインがｖout2に比
例するようにしている。ただしこの場合、電子ボリュー
ム４a のゲインはｖout2の逆数に比例（つまりｖout2に
反比例）するようにする。従って、電子ボリューム４a
の出力電圧は、ｖout ＝ｖin／ｖout2となり、従来のコ
ンプレッサ回路と同等の作用が得られる。

【００２４】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。

【００２５】

【実施例】図７には本発明の第１の形態（図１）に対応
した一実施例としてのエキスパンダ回路の構成が示され
る。図１との対比において、INは入力電圧Ｖin、OUT は
出力電圧Ｖout を表す。本実施例では、整流回路１とし
て全波整流回路が用いられており、入力電圧INに応答す
る演算増幅器（反転増幅器）11と、その入力用抵抗器12
および出力フィードバック用抵抗器13と、入力電圧INに
応答する演算増幅器（コンパレータ）14と、該コンパレ
ータの出力レベルに応じて入力電圧INまたは反転増幅器
11の出力を切り替えて出力するスイッチ15とを有してい
る。この場合、入力電圧INの極性が「正」の時、すなわ
ちコンパレータ14の出力が“Ｌ”レベルの時、入力電圧
INがそのまま出力され、入力電圧INの極性が「負」の
時、すなわちコンパレータ14の出力が“Ｈ”レベルの
時、反転増幅器11の出力が選択されて出力される。従っ
て、整流回路１の出力としては全波整流された出力電圧
が得られる。

【００２６】平滑回路２としては、抵抗器21とキャパシ
タ22から成る１次フィルタ（ローパスフィルタ）が用い
られている。また、電子ボリューム４は、Ａ／Ｄコンバ
ータ３から出力されるディジタル化コード（本実施例で
は３ビット）をデコードするデコーダ41と、該デコーダ
のデコード結果に基づいて入力電圧INのレベルをステッ
プ的に制御する電圧レベル可変回路42と、該制御された
電圧のバッファリングを行って回路の出力電圧OUT を生
成する演算増幅器（ボルテージフォロワ）43とから構成
されている。この電圧レベル可変回路42は、８個の抵抗
器Ｒから成る抵抗ストリングと、各抵抗器の接続点にそ
れぞれ接続された８個のスイッチS0〜S7とを有し、デコ
ーダ41の出力に応じていずれか一つのスイッチをオンさ
せ、それに応じて入力電圧INのレベルを１，7/8,……
…,1/8の８段階に制御している。つまり、電子ボリュー
ム４は、入力電圧INに乗じるゲインをステップ的に低減
する機能を有している。

【００２７】なお、この例ではバッファとして演算増幅
器43を用いているが、もし出力インピーダンスが低いこ
とが要求されなければ、該バッファは省略してもよい。
図８には本発明の第２の形態（図２）に対応した一実施
例としてのコンプレッサ回路の構成が示される。本実施
例では、図７の実施例との対比において、出力電圧OUT
を整流回路１に入力している点、電子ボリューム４a に
おいて電圧レベル可変回路42を演算増幅器43の出力フィ
ードバック経路に挿入した点で異なっており、原理的に
は図７の実施例と同様であるので、その説明は省略す
る。

【００２８】図８の構成では、図７の実施例と比較して
ゲインが逆数となるため、電子ボリューム４a は、入力
電圧INのレベルを1/8,2/8,………,1の８段階にステップ
的に増大して出力することができる。図９には本発明の
第３の形態（図３）に対応した一実施例としてのエキス
パンダ回路の構成が示される。

【００２９】本実施例では、整流および平滑処理をそれ
ぞれディジタル的な信号処理（絶対値処理およびディジ
タルフィルタ処理）によって行っており、その作用につ
いては図７の実施例と同様であるので、その説明は省略
する。なお、絶対値処理回路５とディジタルフィルタ回
路６の具体的な構成および作用については、後で詳細に
説明する。

【００３０】図10には本発明の第４の形態（図４）に対
応した一実施例としてのコンプレッサ回路の構成が示さ
れる。本実施例では、図９の実施例との対比において、
出力電圧OUT をＡ／Ｄコンバータ３に入力している点、
電子ボリューム４a において電圧レベル可変回路42を演
算増幅器43の出力フィードバック経路に挿入した点で異
なっており、原理的には図９の実施例と同様であるの
で、その説明は省略する。また、整流および平滑処理を
それぞれディジタル的な信号処理によって行っており、
その作用については図８の実施例と同様であるので、そ
の説明は省略する。

【００３１】図11には本発明の第５の形態（図５）に対
応した一実施例としてのエキスパンダ回路の構成が示さ
れる。整流回路１、平滑回路２および電子ボリューム４
については図７の実施例と同じ構成であり、また、第２
の電子ボリューム７についても電子ボリューム４と同様
の構成であるので、その説明は省略する。

【００３２】本実施例では、カウンタ回路９としてアッ
プ／ダウンカウンタが用いられており、該カウンタは、
比較回路（コンパレータ）８の出力に基づき所定のクロ
ック信号CKに応答してそのカウント値のアップ／ダウン
を制御し、この制御されたカウント値（ディジタルコー
ド）に従って電子ボリューム４および７のゲインを制御
している。

【００３３】図12には本発明の第６の形態（図６）に対
応した一実施例としてのコンプレッサ回路の構成が示さ
れる。本実施例では、図11の実施例との対比において、
出力電圧OUT を整流回路１に入力している点、電子ボリ
ューム４a において電圧レベル可変回路42を演算増幅器
43の出力フィードバック経路に挿入した点で異なってお
り、原理的には図11の実施例と同様であるので、その説
明は省略する。この場合、同様にして、電子ボリューム
４a は、入力電圧INのレベルを1/8,2/8,………,1の８段
階にステップ的に増大して出力することができる。

【００３４】図13には各実施例（図７、図８、図11およ
び図12）で用いられた全波整流回路１の他の回路構成が
示される。図示の全波整流回路１a は、入力電圧INに応
答するコンパレータとしての演算増幅器14と、演算増幅
器（反転／非反転増幅器）16と、その入力用および出力
フィードバック用の各抵抗器Ｒと、コンパレータ14の出
力レベルに応じて演算増幅器16の反転入力および非反転
入力の各信号レベルをそれぞれ切り替える１対のスイッ
チ17,18 とを有している。この構成において、入力電圧
INの極性が「正」の時、すなわちコンパレータ14の出力
が“Ｌ”レベルの時、演算増幅器16は正相アンプとして
機能し、入力電圧INがそのまま出力電圧OUT として出力
される。逆に、入力電圧INの極性が「負」の時、すなわ
ちコンパレータ14の出力が“Ｈ”レベルの時、演算増幅
器16は反転アンプとして機能し、反転された入力電圧IN
が出力電圧OUT として出力される。つまり、整流回路１
a の出力としては全波整流された出力電圧が得られる。

【００３５】図14には全波整流回路のさらに他の回路構
成が示される。図示の構成は、スイッチド・キャパシタ
・フィルタ（ＳＣＦ）を用いた全波整流回路１b の一例
を示し、入力電圧INに応答するコンパレータとしての演
算増幅器14と、該コンパレータの出力レベルに応じて入
力電圧INまたはグランドレベルを選択的に切り替えて出
力する１対のスイッチ17,18 と、該スイッチを通過した
入力電圧INまたはグランドレベルを所定の周波数ｆckの
クロックで切り替えて出力するスイッチSW1と、キャパ
シタC1と、該キャパシタを通して入力される信号を周波
数ｆckのクロックで断続的に通過させるスイッチSW2
と、該スイッチSW2を通して入力される信号に応答する
演算増幅器（反転／非反転増幅器）19と、その出力フィ
ードバック用のキャパシタC3と、その出力フィードバッ
ク信号を周波数ｆckのクロックで断続的に通過させるス
イッチSW3 と、該スイッチを通過した信号をスイッチSW
2 の入力端に入力するキャパシタC2とを有している。こ
の構成例では、入力電圧INの極性が「正」の時に演算増
幅器19が正相アンプとして機能し、入力電圧INの極性が
「負」の時に演算増幅器19が反転アンプとして機能し、
図13の場合と同様に、整流回路１b の出力としては全波
整流された出力電圧が得られる。

【００３６】図15には各実施例（図７、図８、図11およ
び図12）で用いられたローパスフィルタ２の他の回路構
成が示される。図示のローパスフィルタ２a は、ＳＣＦ
方式の１次フィルタであり、その構成については図14の
全波整流回路１b の一部として示されているので、その
説明は省略する。この場合、ローパスフィルタ２a を通
過する信号の周波数はクロックの周波数ｆckによって決
まり、その周期をｔc とすると、ｔc ＝C2/(C3・ｆck)
で表される。なお、図14に示される全波整流回路１b を
用いた場合には、ＳＣＦ部分は本回路と兼用することが
できる。

【００３７】図16には各実施例（図７〜図12）で用いら
れた電子ボリューム４または４a の他の回路構成が示さ
れる。図示の電子ボリューム４b は、図８に示す電子ボ
リューム４a との対比において、電圧レベル可変回路42
の抵抗ストリング側のノードN1を演算増幅器43の反転入
力端に接続し且つそのスイッチS0〜S7側のノードN2を演
算増幅器43の出力端に接続した点、演算増幅器43の反転
入力端に入力抵抗器Ｒinを挿入した点で異なっている。
この構成例では、入力抵抗器Ｒinの抵抗値と各スイッチ
S0〜S7のオンの順序を変えることにより、ゲインの調整
を比例的にも逆比例的にも選択することができる。つま
り、電子ボリューム４b は、入力電圧INに乗じるゲイン
をステップ的に低減し、あるいはステップ的に増大する
ことができる。そのため、エキスパンダ回路およびコン
プレッサ回路の両方に用いることができる。

【００３８】図17には各実施例（図９および図10）で用
いられる絶対値処理回路５の一構成例が示される。図示
の回路は、Ａ／Ｄコンバータ３から出力されるディジタ
ル信号の最上位ビットＭＳＢと該ＭＳＢを除く各ビット
との間でそれぞれ排他的論理和を演算するゲートＸ₁ 〜
Ｘn と、該ゲートを通過したデータをロード／カウント
信号L/C に応答して取り込むカウンタ50と、クロック信
号CLK およびロード／カウント信号L/C に応答するアン
ドゲート51と、上記最上位ビットＭＳＢおよびクロック
信号CLK に応答するアンドゲート52と、該アンドゲート
51,52 の出力に応答してカウンタ50に対しクロックを供
給するオアゲート53とを有している。ただし、データは
２の補数で表現されているものとする。

【００３９】この構成では、ロード／カウント信号L/C
が“Ｈ”レベルの時、カウンタ50にデータがロードさ
れ、ロード／カウント信号L/Cが“Ｌ”レベルの時、カ
ウンタ50はそのカウント動作を行う。この場合（“Ｌ”
レベルの時）、もしＭＳＢが１ならば、アンドゲート52
が有効となり、オアゲート53を介してクロック信号CLK
がカウンタ50に供給され、カウントアップ（＋１）が行
われる。

【００４０】図18には図17の回路による絶対値処理を表
すフローチャートが示される。まずステップST1 では、
最上位ビットＭＳＢが“１”（つまり負のデータ）であ
るか、“０”（つまり正のデータ）であるかを判定し、
“１”ならばステップST2 に進み、ビットを反転してそ
の補数をとり、次のステップST3 でカウントアップ（＋
１）を行った後、「エンド」となる。ステップST1 にお
いて判定結果が“０”の場合には、データをそのままに
する（「エンド」）。

【００４１】図19には各実施例（図９および図10）で用
いられるディジタル信号処理によるフィルタ回路（ロー
パスフィルタ６）の一構成例が示され、図20にはその動
作を示す信号フローが示され、さらに図21にはローパス
フィルタの処理を表すフローチャートが示される。図示
の例では、Ｚ関数〔（１−ａ）／（１−ａＺ^-1）〕が用
いられ、その係数ａは、ローパスフィルタの時定数ｔc
とサンプリング周波数ｆs により決定することができ
る。すなわち、 ａ＝１／〔１＋１／（ｔc ・ｆs)〕 図19を参照すると、ディジタル信号処理によるローパス
フィルタは、係数（１−ａ）と（−ａ）を予め格納して
いるメモリ（ＲＯＭ）60と、入力データＶ_INを格納する
レジスタ61と、該レジスタのデータまたは出力データＶ
_OUT を選択出力するセレクタ62と、ＲＯＭ60に格納され
ている係数データ（１−ａ）または（−ａ）を選択出力
するセレクタ63と、セレクタ62の出力（入力データＶ_IN
または出力データＶ_OUT ）にセレクタ63の出力（係数
（１−ａ）または（−ａ））を乗算する乗算器64と、該
乗算器の出力Ｖ_T1またはＶ_T2（図21の、参照）を選
択出力するセレクタ65と、該セレクタから出力されたデ
ータをそれぞれ格納するレジスタ66,67 と、該レジスタ
のデータを加算する加算器68（図21の参照）と、その
加算されたデータを格納するレジスタ69とを有してい
る。なお、レジスタ69の出力は、出力データＶ_OUT とし
て出力されると共に、上記セレクタ62に入力される。

【００４２】

【発明の効果】以上説明したように本発明によれば、Ｍ
ＯＳ回路によりコンパンダ回路を実現することが容易に
なり、音声フィルタ等の無線電話用回路との１チップ化
を図ることが可能となる。これによって、実装面積の縮
小を図ることができ、システムの小型化に寄与するとこ
ろが大きい。

【図面の簡単な説明】

【図１】本発明の第１の形態によるコンパンダ回路の原
理構成図である。

【図２】本発明の第２の形態によるコンパンダ回路の原
理構成図である。

【図３】本発明の第３の形態によるコンパンダ回路の原
理構成図である。

【図４】本発明の第４の形態によるコンパンダ回路の原
理構成図である。

【図５】本発明の第５の形態によるコンパンダ回路の原
理構成図である。

【図６】本発明の第６の形態によるコンパンダ回路の原
理構成図である。

【図７】本発明の第１の形態に対応した一実施例として
のエキスパンダ回路の構成図である。

【図８】本発明の第２の形態に対応した一実施例として
のコンプレッサ回路の構成図である。

【図９】本発明の第３の形態に対応した一実施例として
のエキスパンダ回路の構成図である。

【図10】本発明の第４の形態に対応した一実施例として
のコンプレッサ回路の構成図である。

【図11】本発明の第５の形態に対応した一実施例として
のエキスパンダ回路の構成図である。

【図12】本発明の第６の形態に対応した一実施例として
のコンプレッサ回路の構成図である。

【図13】図７、図８、図11および図12の実施例に用いら
れる全波整流回路の他の構成例を示す回路図である。

【図14】全波整流回路のさらに他の構成例を示す回路図
である。

【図15】図７、図８、図11および図12の実施例に用いら
れるローパスフィルタの他の構成例を示す回路図であ
る。

【図16】図７〜図12の各実施例に用いられる電子ボリュ
ームの他の構成例を示す回路図である。

【図17】図９および図10の実施例に用いられる絶対値処
理回路の一構成例を示す回路図である。

【図18】図17の絶対値処理回路による処理を説明するた
めのフローチャートである。

【図19】図９および図10の実施例に用いられるディジタ
ル信号処理によるローパスフィルタの一構成例を示すブ
ロック図である。

【図20】図19のローパスフィルタの動作を示す信号フロ
ー図である。

【図21】図19のローパスフィルタの処理を説明するため
のフローチャートである。

【図22】従来形の一例としてのエキスパンダ回路の構成
を示すブロック図である。

【図23】従来形の他の例としてのコンプレッサ回路の構
成を示すブロック図である。

【図24】図22のエキスパンダ回路の入出力レベル特性を
示すグラフである。

【図25】図23のコンプレッサ回路の入出力レベル特性を
示すグラフである。

【符号の説明】

１…整流回路 ２…平滑回路（ローパスフィルタ〔ＬＰＦ〕） ３…Ａ／Ｄ変換回路（Ａ／Ｄコンバータ） ４，４a, 7…ディジタル制御ゲイン可変回路（電子ボリ
ューム） ５…絶対値処理回路 ６…ディジタルフィルタ回路（ＬＰＦ） ８…比較回路（コンパレータ） ９…カウンタ回路（アップ／ダウンカウンタ） CK…クロック信号 Ｄn1, Ｄn2…ディジタル化したコード ｖin…回路の入力電圧 ｖout …回路の出力電圧 ｖin1,ｖout1…整流回路の出力（アナログ絶対値電圧信
号） ｖin2,ｖout2…平滑回路の出力（アナログ直流電圧信
号） ｖin1', ｖout1' …絶対値処理回路の出力（ディジタル
絶対値信号） ｖin2', ｖout2' …ディジタルフィルタ回路の出力（デ
ィジタルコード） Ｖc …一定の直流電圧 Ｖa …直流電圧

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力電圧（ｖin) を整流する回路（１）
   と、 該整流された電圧（ｖin1)を平滑して直流電圧（ｖin2)
   を出力する回路（２）と、 該直流電圧をディジタル化したコード（Ｄn1) に変換す
   る回路（３）と、 入力端と出力端の間に接続されたディジタル制御ゲイン
   可変回路（４）とを具備し、 前記ディジタル化したコードに従って前記ディジタル制
   御ゲイン可変回路のゲインを制御し、その出力端より出
   力電圧（ｖout)を得ることを特徴とするコンパンダ回
   路。
2. 【請求項２】 出力電圧（ｖout)を整流する回路（１）
   と、 該整流された電圧（ｖout1) を平滑して直流電圧（ｖou
   t2) を出力する回路（２）と、 該直流電圧をディジタル化したコード（Ｄn2) に変換す
   る回路（３）と、 入力端と出力端の間に接続されたディジタル制御ゲイン
   可変回路（４a)とを具備し、 前記ディジタル化したコードに従って前記ディジタル制
   御ゲイン可変回路のゲインを制御し、その出力端より前
   記出力電圧（ｖout)を得ることを特徴とするコンパンダ
   回路。
3. 【請求項３】 入力電圧（ｖin) をディジタル化する回
   路（３）と、 該ディジタル化された信号の絶対値処理を行って絶対値
   信号（ｖin1') を生成する回路（５）と、 該絶対値信号からディジタル信号処理によって入力レベ
   ルに対応したコード（ｖin2', Ｄn1) を抽出する回路
   （６）と、 入力端と出力端の間に接続されたディジタル制御ゲイン
   可変回路（４）とを具備し、 前記抽出されたコードに従って前記ディジタル制御ゲイ
   ン可変回路のゲインを制御し、その出力端より出力電圧
   （ｖout)を得ることを特徴とするコンパンダ回路。
4. 【請求項４】 出力電圧（ｖout)をディジタル化する回
   路（３）と、 該ディジタル化された信号の絶対値処理を行って絶対値
   信号（ｖout1')を生成する回路（５）と、 該絶対値信号からディジタル信号処理によって入力レベ
   ルに対応したコード（ｖout2',Ｄn2) を抽出する回路
   （６）と、 入力端と出力端の間に接続されたディジタル制御ゲイン
   可変回路（４a)とを具備し、 前記抽出されたコードに従って前記ディジタル制御ゲイ
   ン可変回路のゲインを制御し、その出力端より前記出力
   電圧（ｖout)を得ることを特徴とするコンパンダ回路。
5. 【請求項５】 入力電圧（ｖin) を整流する回路（１）
   と、 該整流された電圧（ｖin1)を平滑して第１の直流電圧
   （ｖin2)を出力する回路（２）と、 入力端と出力端の間に接続された第１のディジタル制御
   ゲイン可変回路（４）と、 一定の直流電圧（Ｖc)を受けてそのレベル調整を行い、
   第２の直流電圧（Ｖa)を出力する第２のディジタル制御
   ゲイン可変回路（７）と、 前記第１の直流電圧を前記第２の直流電圧と比較する比
   較回路（８）と、 該比較回路の出力に基づきクロック信号(CK)に応答して
   カウントアップまたはカウントダウンを行うカウンタ回
   路（９）とを具備し、 該カウンタ回路に保持されているコード（Ｄn1) に従っ
   て前記第１および第２のディジタル制御ゲイン可変回路
   のゲインを同時に制御し、該第１のディジタル制御ゲイ
   ン可変回路の出力端より出力電圧（ｖout)を得ることを
   特徴とするコンパンダ回路。
6. 【請求項６】 出力電圧（ｖout)を整流する回路（１）
   と、 該整流された電圧（ｖout1) を平滑して第１の直流電圧
   （ｖout2) を出力する回路（２）と、 入力端と出力端の間に接続された第１のディジタル制御
   ゲイン可変回路（４a)と、 一定の直流電圧（Ｖc)を受けてそのレベル調整を行い、
   第２の直流電圧（Ｖa)を出力する第２のディジタル制御
   ゲイン可変回路（７）と、 前記第１の直流電圧を前記第２の直流電圧と比較する比
   較回路（８）と、 該比較回路の出力に基づきクロック信号(CK)に応答して
   カウントアップまたはカウントダウンを行うカウンタ回
   路（９）とを具備し、 該カウンタ回路に保持されているコード（Ｄn2) に従っ
   て前記第１および第２のディジタル制御ゲイン可変回路
   のゲインを同時に制御し、該第１のディジタル制御ゲイ
   ン可変回路の出力端より前記出力電圧（ｖout)を得るこ
   とを特徴とするコンパンダ回路。
7. 【請求項７】 前記ディジタル制御ゲイン可変回路のゲ
   インが変化するステップを対数的に変化させるようにし
   たことを特徴とする請求項１〜６のいずれかに記載のコ
   ンパンダ回路。