JPH07336226A

JPH07336226A - 分圧回路、及びａ／ｄ変換器、並びに半導体集積回路

Info

Publication number: JPH07336226A
Application number: JP14545594A
Authority: JP
Inventors: Yoshio Kii; 良雄記井; Takanori Yamaguchi; 貴徳山口
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-06-03
Filing date: 1994-06-03
Publication date: 1995-12-22

Abstract

(57)【要約】【目的】本発明の目的は、直列抵抗回路の占有面積を
低減するための技術を提供することにある。【構成】直列抵抗回路の複数の抵抗直列接続ノードを
選択的に電圧比較回路１０１に結合することによって、
当該電圧比較回路へ供給される電圧レベルを切換えるた
めの第１選択手段としてのスイッチＳ１３，Ｓ１４に加
えて、互いに電圧レベルが異なる基準電圧Ｖａ，Ｖｂを
選択的に上記直列抵抗回路に印加するための第２選択手
段としてのスイッチＳ１１，Ｓ１２を設け、上記直列抵
抗回路を構成する抵抗素子数の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の抵抗を直列接続
して成る分圧回路や、入力されたアナログ信号をディジ
タル信号に変換するためのＡ／Ｄ変換器における素子の
低減化技術に関し、例えば半導体集積回路に適用して有
効な技術に関する。

【０００２】

【従来の技術】図７には従来のＡ／Ｄ変換器が示され
る。このＡ／Ｄ変換器は、ディジタル信号をアナログ信
号に変換するためのＤ／Ａ変換部６１、このＤ／Ａ変換
部６１の変換出力と外部からの入力アナログ電圧Ｖｉｎ
とを比較するための電圧比較回路６３、この電圧比較回
路６３の出力信号に応じて比較データレジスタ６２の記
憶内容を書換えるための制御回路６４、比較データレジ
スタ６２の記憶内容に応じてスイッチＳ１１〜Ｓ１ｍ，
Ｓ１ｎの動作を制御するためのスイッチコントローラ６
５を含む。Ｄ／Ａ変換部６１は、複数の抵抗Ｒ７１〜Ｒ
７ｎが直列接続されて成る直列抵抗回路３と、この複数
の抵抗２の直列接続ノードを選択することによって、当
該選択ノードの電位Ｖｒｅｆを電圧比較回路６３の一方
の入力端子に伝達するためのスイッチＳ１１〜Ｓ１ｍ，
Ｓ１ｎ（ｍ，ｎは共に正の整数で、ｍ＋１＝ｎの関係に
ある）とを含む。上記直列抵抗回路３の電源端子１に
は、接地ノード４の電位を基準とする所定の基準電圧Ｖ
ａが印加される。比較データレジスタ６２の記憶内容に
応じてスイッチＳ１１〜Ｓ１ｍ，Ｓ１ｎのうちの一つが
選択的にオンされることによって、Ｄ／Ａ変換部６１か
ら出力された電圧Ｖｒｅｆと、外部から入力アナログ電
圧Ｖｉｎとが比較され、その比較結果に応じて比較レジ
スタ６２の記憶内容が更新される。このような動作は、
Ｄ／Ａ変換部６１の出力電圧Ｖｒｅｆと外部からの入力
アナログ電圧Ｖｉｎとが等しくなるまで繰返される。そ
して、上記出力電圧Ｖｒｅｆと外部からの入力アナログ
電圧Ｖｉｎとが等しくなった場合、比較レジスタ６２の
記憶内容は、外部からの入力アナログ電圧ＶｉｎのＡ／
Ｄ変換値として利用される。

【０００３】尚、Ａ／Ｄ変換技術について記載された文
献の例としては、昭和５９年１１月３０日に株式会社オ
ーム社から発行された「ＬＳＩハンドブック（第６３０
頁〜）」がある。

【０００４】

【発明が解決しようとする課題】半導体集積回路におい
て上記直列抵抗回路３は、多結晶シリコン又は拡散層か
ら成る抵抗素子列とされる。そして、ｎビットの精度を
有するＡ／Ｄ変換器の場合、上記ラダー抵抗は、２のｎ
乗個の抵抗が必要とされる。そのように複数の抵抗が必
要とされるため、図７に示されるようなＤ／Ａ変換部
は、変換精度が高いほど、それを内蔵する半導体集積回
路において、大きな占有面積が必要とされる。

【０００５】本発明の目的は、直列抵抗回路を有する回
路のチップ占有面積を低減するための技術を提供するこ
とにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、複数の抵抗を直列接続して成る
直列抵抗回路と、この直列抵抗回路の複数の抵抗直列接
続ノードを選択的に後段回路に結合することによって、
当該後段回路へ供給される電圧レベルを切換えるための
第１選択手段とを含んで分圧回路が形成されるとき、互
いに電圧レベルが異なる複数の基準電圧源を選択的に上
記直列抵抗回路に印加するための第２選択手段を設ける
ものである。

【０００９】また、複数の抵抗が直列接続されて成り、
印加された基準電圧を分圧するための直列抵抗回路と、
この直列抵抗回路の出力ノードを選択するための第１選
択手段と、この第１選択手段の選択出力と入力アナログ
信号とを比較するための比較手段とを含み、この比較手
段の比較結果に応じて上記選択手段を制御することによ
り、上記入力信号をディジタル信号に変換するためのＤ
／Ａ変換部が形成されるとき、互いに電圧レベルが異な
る複数の基準電圧源と、この複数の基準電圧源を選択的
に上記直列抵抗回路に印加するための第２選択手段とを
設けるものである。このとき、上記比較手段の比較結果
に応じて記憶内容が更新される記憶手段と、この記憶手
段の記憶内容に基づいて上記第１選択手段、及び第２選
択手段の動作を制御するためのコントローラとを設ける
ことができる。

【００１０】さらに、上記Ａ／Ｄ変換器と、このＡ／Ｄ
変換器によって得られたディジタル信号を処理するため
の処理手段を含んで、半導体集積回路を構成することが
できる。

【００１１】

【作用】上記した手段によれば、第２選択手段は、互い
に電圧レベルが異なる複数の基準電圧源を選択的に上記
直列抵抗回路に印加する。そのように、分圧機能を有す
る直列抵抗回路に印加される基準電圧のレベル切換える
ことが、上記第１選択手段から複数の電圧出力を得る場
合の直列抵抗素子の低減化を達成する。

【００１２】

【実施例】図６には、本発明の一実施例に係る通信端末
装置が示される。図６に示される通信端末装置は、コー
ドレス電話機とされ、特に制限されないが、音声コーデ
ック部２０１、中間周波数部２０２、及び高周波部２０
３から構成される。この音声コーデック部２０１、中間
周波数部２０２、及び高周波部２０３は、特に制限され
ないが、それぞれ公知の半導体集積回路製造技術によ
り、単結晶シリコンなどの一つの半導体基板に形成され
る。特に、上記中間周波数部２０２は変調及び復調機能
を有し、モデムＬＳＩ又は通信用ＬＳＩなどと称され
る。

【００１３】上記音声コーデック部２０１は、マイクロ
フォン２１０から入力された送信アナログ音声信号のう
ち高域雑音成分を抑制するためのプレフィルタ２１１、
その出力をディジタル信号に変換するＡ／Ｄ（アナログ
／ディジタル）変換器２１２、Ａ／Ｄ変換器２１２から
の出力信号の帯域圧縮処理や、中間周波数部２０２から
の出力信号の伸長処理を行うためのＤＳＰ２１３、この
ＤＳＰ２１３によって伸長された信号をアナログ信号に
変換するためのＤ／Ａ（ディジタル／アナログ）変換器
２１４、その変換出力に含まれる高調波成分を抑圧し、
且つその出力を増幅するためのポストフィルタ２１５を
含み、このポストフィルタ２１５の出力に基づいてスピ
ーカ２１６が駆動されるようになっている。

【００１４】上記中間周波数部２０２は、上記ＤＳＰ２
１３から出力される信号に対して無線電送に適した変
調、例えばガウシアン・ミニマム・シフト・キーイング
（ＧＭＳＫ；ＧａｕｓｓｉａｎＭｉｎｉｍｕｍＳｈ
ｉｆｔＫｅｙｉｎｇ）変調、又はπ／４シフト・キュ
ー・ピー・エス・ケー（ＱＰＳＫ）変調などを行うため
の第１変調器２２０、その変調出力をアナログ信号に変
換するためのＤ／Ａ変換部２２１、そのアナログ出力に
含まれる高調波成分を抑圧するためのポストフィルタ２
２２、及び上記とは逆に、高周波部２０３からの受信変
調信号に含まれる位相の変化を電圧変化に変換するため
の位相電圧変換器２２３、この位相電圧変換器２２３か
らの変換出力をディジタル信号に変換するためのＡ／Ｄ
変換器２２４、このＡ／Ｄ変換器２２４の出力から元の
基本信号成分を復調するための第１復調器２２５などに
よって構成される。

【００１５】尚、上記第１変調器２２０、Ｄ／Ａ変換部
２２１、及びポストフィルタ２２２は、システムの構成
に応じて、互いに正相及び逆相の信号出力を行うため
に、あるいは９０°の位相差、すなわち直交した信号出
力を行うために、並列に複数組設けられる。

【００１６】上記高周波部２０３は、ポストフィルタ２
２２から出力される信号を、例えば無線周波数８００Ｍ
Ｈｚから２ＧＨｚ程度のキャリア信号で変調するための
第２変調器２３０、この変調器２３０の変調出力を所定
の送信電力にまで増幅するための高電力増幅器２３３、
この高電力増幅器２３３からの高周波出力をアンテナ２
３２に伝達したり、それとは逆にアンテナ２３２によっ
て受信された信号を取込むための送受信切換えスイッチ
２３１、この送受信切換えスイッチ２３１を介して取込
まれた受信信号を増幅するための増幅器２３４、及びそ
の増幅器２３４の出力信号から所望の信号を検出するた
めの検波器２３５を含む。尚、上記第２変調器２３０
は、システムの構成によっては段階的に変調するように
構成されることがある。例えば、ポストフィルタの２２
２からの出力信号を、先ず周波数４５５ｋＨｚや、９０
ＭＨｚ程度のやや低い周波数で変調した後に、８００Ｍ
Ｈｚから２ＧＨｚ程度のキャリア信号で変調する等の手
法がとられることがある。

【００１７】さらに、図示されていないが、入力手段と
してのキーパッドや、このキーパッド操作に応じてダイ
アル信号を発生するためのダイアル信号発生器、さらに
は小型蓄電池を電源とする電源回路などが備えられてい
る。

【００１８】図１には、上記Ａ／Ｄ変換器２２４として
適用されるＡ／Ｄ変換器が示される。このＡ／Ｄ変換器
は、説明の便宜上、２ビット精度としている。図１に示
されるＡ／Ｄ変換器１００は、特に制限されないが、デ
ィジタル信号をアナログ信号に変換するためのＤ／Ａ変
換部１０４、このＤ／Ａ変換部１０４の変換出力と入力
アナログ電圧Ｖｉｎとを比較するための電圧比較回路１
０１、この電圧比較回路１０１の出力信号に応じて比較
データレジスタ１０３の記憶内容を書換えるための制御
回路１０２と、比較データレジスタ１０３の記憶内容に
応じて、Ｄ／Ａ変換部１０４内のスイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４の動作を制御するためのスイッチコ
ントローラ１０５を含む。上記スイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４は、特に制限されないが、ＣＭＯＳ
トランスファゲートとされ、その制御は、スイッチコン
トローラ１０５によって行われるようになっている。上
記Ｄ／Ａ変換部１０４は、特に制限されないが、次のよ
うに構成される。

【００１９】互いに値が等しい２個の抵抗Ｒ１１と抵抗
Ｒ１２とが直列接続されて直列抵抗回路１０６が形成さ
れる。この直列抵抗回路１０６は、特に制限されない
が、多結晶シリコン又は拡散層によって形成される。そ
してこの直列抵抗回路１０６の両端部には、それぞれ基
準電圧切換えのためのスイッチＳ１１，Ｓ１２が設けら
れている。スイッチＳ１１，Ｓ１２はそれぞれ選択端子
ａ，ｂを有する。スイッチＳ１１の選択端子ａ，ｂはそ
れぞれ第１基準電圧Ｖａの正極側、第２基準電圧Ｖｂの
正極側に結合される。スイッチＳ１２の選択端子ａ，ｂ
はそれぞれ第２基準電圧Ｖｂの正極側、第１基準電圧Ｖ
ａ及び第２基準電圧Ｖｂの負極側に結合される。図示さ
れた状態では、スイッチＳ１１、Ｓ１２は共に選択端子
ａを選択しているため、抵抗Ｒ１１は第１基準電圧Ｖａ
の正極側に結合され、また、抵抗Ｒ１２は第２基準電圧
Ｖｂの正極側に結合される。それに対して、スイッチＳ
１１，Ｓ１２によって選択端子ｂが選択された場合に
は、抵抗Ｒ１１は第２基準電圧Ｖｂの正極側に結合さ
れ、また、抵抗Ｒ１２は接地ノード４に結合される。

【００２０】さらに、抵抗Ｒ１１と抵抗Ｒ１２との結合
ノードにスイッチＳ１３が設けられ、抵抗Ｒ１２のスイ
ッチＳ１２側端子にスイッチＳ１２が設けられている。
このスイッチＳ１３，Ｓ１４は、直列抵抗回路１０６の
出力ノード選択用とされ、電圧比較回路１０１の一方の
入力端子に結合されている。

【００２１】ここで、従来技術に従えば、２ビット精度
のＡ／Ｄ変換器の場合、図２に示されるように、それに
含まれるＤ／Ａ変換部２０４は、抵抗Ｒ２１〜Ｒ２４か
ら成る直列抵抗回路と、それに結合されたスイッチＳ２
１，Ｓ２２，Ｓ２３，Ｓ２４とによって構成されるか
ら、このスイッチＳ２１，Ｓ２２，Ｓ２３，Ｓ２４の選
択動作によって得られる出力電圧Ｖｒｅｆは、０、Ｖａ
／４、２Ｖａ／４、３Ｖａ／４のいずれかとされる。そ
れに対して、図１に示される本実施例回路では、直列抵
抗回路１０４の構成素子がＲ１１，Ｒ１２のみであり、
図２に示される場合に比べて素子数が１／２に低減され
ているにもかかわらず、図２に示される回路と同様に、
２ビット精度の変換出力を得ることができる。すなわ
ち、スイッチＳ１１，Ｓ１２によって、それぞれ選択端
子ｂが選択された状態では、直列抵抗回路１０６に第２
基準電圧Ｖｂが印加されるが、この第２基準電圧Ｖｂ
が、第１基準電圧Ｖａの１／２に設定されていることか
ら、スイッチＳ１４がオンされることで、０、スイッチ
Ｓ１３がオンされることで、Ｖｒｅｆ＝Ｖｂ／２（＝Ｖ
ａ／４）とされる。さらに、スイッチＳ１１，Ｓ１２に
よって、それぞれ選択端子ａが選択された状態（図示状
態）では、スイッチＳ１４がオンされることによって、
Ｖｒｅｆ＝２Ｖａ／４とされ、スイッチＳ１３がオンさ
れることによって、Ｖｒｅｆ＝３Ｖａ／４とされる。
尚、スイッチＳ１３がオンされた場合の出力電圧Ｖｒｅ
ｆ（＝３Ｖａ／４）は、抵抗Ｒ１１，Ｒ１２の値をＲと
した場合、次式によって示される。Ｖｒｅｆ＝（Ｖａ／
２）＋〔Ｖａ−（Ｖａ／２）〕×（Ｒ／２Ｒ）このよう
に、図１に示される回路構成においても、スイッチＳ１
１，Ｓ１２によって基準電圧Ｖａ、Ｖｂを選択すること
で、出力電圧Ｖｒｅｆ＝０，Ｖａ／４，２Ｖａ／４，３
Ｖａ／４を得ることができるので、図２に示される回路
構成の場合と同様に２ビット精度の変換出力を得ること
ができる。

【００２２】上記実施例によれば、以下の作用効果を得
ることができる。（１）直列抵抗回路の複数の抵抗直列接続ノードを選択
的に電圧比較回路１０１に結合することによって、当該
電圧比較回路へ供給される電圧レベルを切換えるための
第１選択手段としてのスイッチＳ１３，Ｓ１４に加え
て、互いに電圧レベルが異なる基準電圧Ｖａ，Ｖｂを選
択的に上記直列抵抗回路に印加するための第２選択手段
としてのスイッチＳ１１，Ｓ１２を設け、このスイッチ
Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４をスイッチコントロー
ラ１０５によって制御することで、所望のＡ／Ｄ変換が
可能とされる。しかもそのような回路構成では、上記直
列抵抗回路を構成する素子は、抵抗Ｒ１１，Ｒ１２のみ
とされ、従来回路の１／２の素子数とされる。そのよう
に抵抗素子数が低減されることによって、直列抵抗回路
占有面積の低減を図ることができる。（２）上記（１）の作用効果により、そのようなＡ／Ｄ
変換器を含む通信端末装置において、当該Ａ／Ｄ変換器
の占有面積の低減、さらにはチップ自体の小型化を図る
ことができる。コードレス電話機などに適用される通信
用ＬＳＩは、小型化が要求されるから、上記のようにＡ
／Ｄ変換器の占有面積の低減によりチップ自体の小型化
を図ることは、特に有効とされる。

【００２３】上記実施例では、２ビット精度のＡ／Ｄ変
換器について説明したが、３ビット以上の精度を有する
Ａ／Ｄ変換器も同様に実現することができる。例えば、
３ビット精度のＡ／Ｄ変換器は以下のように構成され
る。

【００２４】図４には３ビット精度のＡ／Ｄ変換器にお
いて、入力アナログ信号Ｖｉｎと比較される電圧Ｖｒｅ
ｆを得るためのＤ／Ａ変換部３０４が示される（図１参
照）。尚、Ｄ／Ａ変換部３０４以外の部分の構成は、基
本的には図１に示されるのと同一であるため、その説明
を省略する。互いに電圧レベルの異なる基準電圧Ｖａ、
Ｖｂ、Ｖｃ，Ｖｄを選択するための選択手段としてのス
イッチＳ３１，Ｓ３２が設けられ、このスイッチＳ３
１，Ｓ３２によって選択された基準電圧が直列抵抗回路
４０６に印加されるようになっている。基準電圧Ｖｂ〜
Ｖｄは、Ｖｂ＝３Ｖａ／４、Ｖｃ＝Ｖａ／２、Ｖｄ＝Ｖ
ａ／４の関係が成立するように設定される。上記スイッ
チＳ３１，Ｓ３２は、それぞれａ〜ｄで示されるよう
に、４個の選択端子を有する。また、上記直列抵抗回路
４０６は、上記実施例と同様に、互いに値が等しい２個
の抵抗Ｒ４１、Ｒ４２とが直列接続されて成る。抵抗Ｒ
４１，Ｒ４２の直列接続ノードにはスイッチＳ３３が結
合され、抵抗Ｒ４２のスイッチＳ３２側端子にはスイッ
チＳ３４が結合されており、このスイッチＳ３３，Ｓ３
４を介して、出力電圧Ｖｒｅｆが得られるようになって
いる。

【００２５】ここで、従来技術に従えば、３ビット精度
のＡ／Ｄ変換器において、それに含まれるＤ／Ａ変換部
２０４は、図４に示されるように、抵抗Ｒ４１〜Ｒ４７
から成る直列抵抗回路と、それに結合されるスイッチＳ
４１〜Ｓ４８によって構成され、このスイッチＳ４１〜
Ｓ４８の選択動作によって出力電圧Ｖｒｅｆが得られ
る。それに対して、図３に示される本実施例回路では、
直列抵抗回路４０６の構成素子数が、図４に示される場
合に比べて１／４に低減されているにもかかわらず、３
ビット精度の変換出力を得ることができる。つまり、上
記実施例では、２種類の基準電圧をスイッチＳ１１、Ｓ
１２によって選択するようにしたが、本実施例では、互
いに値が異なる４種類の基準電圧をスイッチＳ３１，Ｓ
３２によって選択するようにしており、そのように、基
準電圧を切換えることにより、直列抵抗回路４０６の構
成素子数が２個であるにもかかわらず、所定の出力電圧
Ｖｒｅｆ得ることができるので、３Ｂｉｔ構成のＡ／Ｄ
変換器を実現することができる。例えば、図３に示され
るスイッチ状態では、次式に示されるように、Ｖｒｅｆ
＝５Ｖａ／８とされる。Ｖｒｅｆ＝（Ｖａ／２）＋〔（３Ｖａ／４）−（Ｖａ／
２）〕×（Ｒ／２Ｒ）＝（Ｖａ／２）＋（Ｖａ／４）×（１／２）＝５Ｖａ／８

【００２６】上記基準電圧Ｖｂ〜Ｖｄは、特に制限され
ないが、基準電圧Ｖａを分圧して得ることができる。例
えば、図５に示されるように、互いに値の等しい５個の
抵抗Ｒ５１〜Ｒ５４が直列接続されて成る抵抗直列回路
によって基準電圧Ｖａを分圧し、各抵抗直列接続ノード
の出力電圧を、それぞれボルテージフォロア５０１〜５
０３で受けるようにする。ボルテージフォロア５０１〜
５０３により、基準電圧Ｖａの分圧出力が電流増幅（イ
ンピーダンス変換）され、それによって基準電圧Ｖｂ〜
Ｖｄを得ることができる。このように基準電圧を内部生
成することにより、本実施例Ａ／Ｄ変換回路の外部から
は、最もレベルの高い基準電圧Ｖａを供給すれば足り
る。このように、基準電圧Ｖａを分圧して基準電圧Ｖｂ
〜Ｖｄ得る場合には、そのための分圧抵抗が新たに必要
とされるが、Ｄ／Ａ変換部３０４内の抵抗素子の減少数
のほうが大きいので、全体としてチップ占有面積の低減
を図ることができる。例えば、８ビット精度のＡ／Ｄ変
換器の場合、従来技術に従えば２の８乗個（２５６個）
の直列抵抗素子が必要とされるが、図１に示されるよう
に２種類の基準電圧を選択的に使用する場合、当該抵抗
素子数を１／２（＝１２８）に低減することができる
し、図３に示されるように４種類の基準電圧を選択的に
使用する場合、直列抵抗回路の構成素子数を１／４（＝
６４）に低減することができる。

【００２７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２８】例えば、上記実施例では２ビット精度や３
ビット精度のＡ／Ｄ変換器について説明したが、４ビッ
ト以上の精度を有するＡ／Ｄ変換器も、上記実施例と同
様に実現することができる。また、図５においてボルテ
ージフォロア５０１，５０２，５０３を省略することが
できる。例えば、抵抗Ｒ５１〜Ｒ５４の値が比較的小さ
いか、あるいは、この直列抵抗回路に結合される後段回
路の入力インピーダンスが比較的高い場合などにおいて
は、直列抵抗回路の出力ノードの電位を精度良く後段回
路に伝達することができるので、その場合には、ボルテ
ージフォロア５０１，５０２，５０３などは不要とされ
る。さらに、上記実施例では半導体集積回路に適用した
場合について説明したが、それに限定されるものではな
く、個別部品によってＡ／Ｄ変換器などを構成する場合
にも本発明を適用することができる。

【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡ／Ｄ
変換器に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、Ａ／Ｄ変換器を含むマイ
クロコンピュータなどのデータ処理装置、さらには複数
の分圧出力を直列抵抗回路によって得る必要がある各種
回路に適用することができる。

【００３０】本発明は、少なくとも直列抵抗回路を含む
ことを条件に適用することができる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３２】すなわち、第２選択手段により、互いに電
圧レベルが異なる複数の基準電圧源を選択的に上記直列
抵抗回路に印加するように構成することで、上記第１選
択手段から複数の電圧出力を得る場合の直列抵抗素子の
数を低減することができ、そのように抵抗素子数を低減
することによって、直列抵抗回路やそれを含む回路のチ
ップ占有面積の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＡ／Ｄ変換器の構成例
ブロック図である。

【図２】図１に示されるＡ／Ｄ変換器と同一精度のＡ／
Ｄ変換器を従来技術で形成する場合の主要部構成回路図
である。

【図３】本発明の他の実施例であるＡ／Ｄ変換器の主要
部構成例回路図である。

【図４】図３に示されるＡ／Ｄ変換器と同一精度のＡ／
Ｄ変換器を従来技術で形成する場合の主要部構成回路図
である。

【図５】上記Ａ／Ｄ変換器に適用される基準電圧生成回
路の構成例回路図である。

【図６】上記Ａ／Ｄ変換器を含む通信端末装置の構成例
ブロック図である。

【図７】従来のＡ／Ｄ変換器の構成ブロック図である。

【符号の説明】

１００Ａ／Ｄ変換器１０１電圧比較回路１０２制御回路１０３比較データレジスタ１０４Ｄ／Ａ変換部１０５スイッチコントローラ１０６直列抵抗回路２０１音声コーデック部２０２中間周波数部２０３高周波部２２０第１変調器２２１Ｄ／Ａ変換器２２２ポストフィルタ２２３位相電圧変換回路２２４Ａ／Ｄ変換器２２５第１復調器４０６直列抵抗回路Ｖｉｎ入力アナログ電圧ＶｒｅｆＤ／Ａ変換部の出力電圧Ｓ１１スイッチＳ１２スイッチＳ１３スイッチＳ１４スイッチＳ３１スイッチＳ３２スイッチＳ３３スイッチＳ３４スイッチＶａ基準電圧Ｖｂ基準電圧Ｖｃ基準電圧Ｖｄ基準電圧Ｒ１１抵抗Ｒ１２抵抗Ｒ４１抵抗Ｒ４２抵抗Ｒ５１抵抗Ｒ５２抵抗Ｒ５３抵抗Ｒ５４抵抗

Claims

【特許請求の範囲】

【請求項１】複数の抵抗を直列接続して成る直列抵抗
回路と、この直列抵抗回路の複数の出力ノードを選択的
に後段回路に結合させることにより、当該後段回路に供
給される電圧レベルを切換えるための第１選択手段とを
含む分圧回路において、互いに電圧レベルが異なる複数
の基準電圧を選択的に上記直列抵抗回路に印加するため
の第２選択手段とを含むことを特徴とする分圧回路。
【請求項２】複数の抵抗が直列接続されて成り、印加
された基準電圧を分圧するための直列抵抗回路と、この
直列抵抗回路の出力ノードを選択するための第１選択手
段と、この第１選択手段の選択出力と入力アナログ信号
とを比較するための比較手段とを含み、この比較手段の
比較結果に応じて上記選択手段を制御することにより、
上記入力アナログ信号をディジタル信号に変換するため
のＡ／Ｄ変換器において、互いに電圧レベルが異なる複
数の基準電圧を選択的に上記直列抵抗回路に印加するた
めの第２選択手段とを含むことを特徴とするＡ／Ｄ変換
器。
【請求項３】上記比較手段の比較結果に応じて記憶内
容が更新される記憶手段と、この記憶手段の記憶内容に
基づいて上記第１選択手段、及び第２選択手段の動作を
制御するためのコントローラとを含む請求項２記載のＡ
／Ｄ変換回路。
【請求項４】上記互いに電圧レベルが異なる複数の基
準電圧を生成するための基準電圧生成回路を含み、この
基準電圧生成回路は、印加された電圧を分圧するための
分圧回路と、この分圧回路の出力ノードに結合されたボ
ルテージフォロアとを含む請求項２又は３記載のＡ／Ｄ
変換回路。
【請求項５】請求項２乃至４のいずれか１項記載のＡ
／Ｄ変換器と、このＡ／Ｄ変換器によって得られたディ
ジタル信号を処理するための処理手段とが、一つの半導
体基板に形成された半導体集積回路。