JP2820809B2 - 帯域制限用ロールオフフィルタを用いたｐｓｋ変調用波形生成回路 - Google Patents
帯域制限用ロールオフフィルタを用いたｐｓｋ変調用波形生成回路Info
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Description
【００１０】
【産業上の利用分野】本発明は帯域制限用のロールオフ
フィルタを用いたπ／４シフトＱＰＳＫ方式或いはＱＰ
ＳＫ方式等のＰＳＫ変調用波形生成回路に関するもので
ある。
フィルタを用いたπ／４シフトＱＰＳＫ方式或いはＱＰ
ＳＫ方式等のＰＳＫ変調用波形生成回路に関するもので
ある。
【００２０】
【従来の技術】一般にＱＰＳＫ方式等のＰＳＫ変調用波
形生成回路では、周波数の帯域制限はベースバンドにお
いて、図９の式に示すレイズドコサイン特性を有するロ
ールオフフィルタで行われる。このロールオフフィルタ
の実現手段としては、アナログではＬＣフィルタ，デジ
タルではＲＯＭフィルタ，バイナリー・トランスバーサ
ルフィルタ（ＢＴＦ）等がある。
形生成回路では、周波数の帯域制限はベースバンドにお
いて、図９の式に示すレイズドコサイン特性を有するロ
ールオフフィルタで行われる。このロールオフフィルタ
の実現手段としては、アナログではＬＣフィルタ，デジ
タルではＲＯＭフィルタ，バイナリー・トランスバーサ
ルフィルタ（ＢＴＦ）等がある。
【００３０】ところで、アナログ信号用のＬＣフィルタ
は素子定数のバラツキによって均一なフィルタを作るこ
とが難しい。
は素子定数のバラツキによって均一なフィルタを作るこ
とが難しい。
【００４０】又、デジタル信号用のＲＯＭフィルタは図
７に示される回路構成を成すもので、このＲＯＭフィル
タは直列ＰＣＭ信号がシリアル−パラレル変換回路（Ｓ
／Ｐ）２３で２ビットのディジタルデータ列（Ｘ1，
Ｘ0）に変換されて入力されるが、このシリアルーパラ
レル変換回路（Ｓ／Ｐ）２３からのデータをカウンタ２
４からの制御クロックに応答して取り込む２つのシフト
レジスタ２５，２６と、これらシフトレジスタから得ら
れるデータＸ1，Ｘ0に従ってＩ信号，Ｑ信号を出力する
２つのＰＲＯＭ２７，２８と、これらのＰＲＯＭからの
信号をＤ／Ａ変換する２つのＤ／Ａ変換器２９，３０と
から成っている。
７に示される回路構成を成すもので、このＲＯＭフィル
タは直列ＰＣＭ信号がシリアル−パラレル変換回路（Ｓ
／Ｐ）２３で２ビットのディジタルデータ列（Ｘ1，
Ｘ0）に変換されて入力されるが、このシリアルーパラ
レル変換回路（Ｓ／Ｐ）２３からのデータをカウンタ２
４からの制御クロックに応答して取り込む２つのシフト
レジスタ２５，２６と、これらシフトレジスタから得ら
れるデータＸ1，Ｘ0に従ってＩ信号，Ｑ信号を出力する
２つのＰＲＯＭ２７，２８と、これらのＰＲＯＭからの
信号をＤ／Ａ変換する２つのＤ／Ａ変換器２９，３０と
から成っている。
【００５０】そして、このＲＯＭフィルタではＰＲＯＭ
のメモリに波形を憶えこませデータに応じて読み取るも
のであるが、ベースバンドのデータ列のビットレートが
速くなるとメモリへのアクセススピードに限界があるた
め、メモリへアクセスしている間に次々とデータが来て
しまい、メモリを読み取ることができなくなる。
のメモリに波形を憶えこませデータに応じて読み取るも
のであるが、ベースバンドのデータ列のビットレートが
速くなるとメモリへのアクセススピードに限界があるた
め、メモリへアクセスしている間に次々とデータが来て
しまい、メモリを読み取ることができなくなる。
【００６０】また、波形整形のためには前後数ビットの
相関を考慮しなければならず、相関するビットの組合せ
分のパターンをメモリに記憶させなければならない。そ
のため、ＰＲＯＭの容量をオーバーしてしまう可能性も
ある。
相関を考慮しなければならず、相関するビットの組合せ
分のパターンをメモリに記憶させなければならない。そ
のため、ＰＲＯＭの容量をオーバーしてしまう可能性も
ある。
【００７０】最後に、上記バイナリー・トランスバーサ
ルフィルタ（ＢＴＦ）であるが、これは図８に示すよう
にＮ個のタップから成るＩ信号用及びＱ信号用のシフト
レジスタ３１，３２と、夫々これらシフトレジスタに接
続された抵抗回路網３３，３４と、加算回路３５，３６
及び低域通過フィルタ３７，３８で構成されている。
ルフィルタ（ＢＴＦ）であるが、これは図８に示すよう
にＮ個のタップから成るＩ信号用及びＱ信号用のシフト
レジスタ３１，３２と、夫々これらシフトレジスタに接
続された抵抗回路網３３，３４と、加算回路３５，３６
及び低域通過フィルタ３７，３８で構成されている。
【００８０】このような構成で入力データは、“Ｈ”，
“Ｌ”の２値信号であり、上記各シフトレジスタはこれ
らの入力データの周波数の数倍で駆動され抵抗回路網に
より所望のインパルス応答が設計されることによりロー
ルオフフィルタとなる。この構成によればデータ列のビ
ットレートが変化しても駆動クロックを変えることによ
り対応できる。従来においては、上記のような各フィル
タを使用して帯域制限を行っていた。
“Ｌ”の２値信号であり、上記各シフトレジスタはこれ
らの入力データの周波数の数倍で駆動され抵抗回路網に
より所望のインパルス応答が設計されることによりロー
ルオフフィルタとなる。この構成によればデータ列のビ
ットレートが変化しても駆動クロックを変えることによ
り対応できる。従来においては、上記のような各フィル
タを使用して帯域制限を行っていた。
【００９０】
【発明が解決しようとする課題】ＱＰＳＫ方式では、Ｉ
信号，Ｑ信号、夫々“１”と“−１”の２値をとる。よ
ってバイナリー・トランスバーサルフィルタの入力デー
タを“Ｈ”，“Ｌ”の２値をとることにより、帯域制限
できた。
信号，Ｑ信号、夫々“１”と“−１”の２値をとる。よ
ってバイナリー・トランスバーサルフィルタの入力デー
タを“Ｈ”，“Ｌ”の２値をとることにより、帯域制限
できた。
【０１００】π／４シフトＱＰＳＫ方式では、Ｉ信号，
Ｑ信号、夫々５値または４値をとる。そのため従来のバ
イナリー・トランスバーサルフィルタでは対応出来な
い。従って本発明においては、π／４シフトＱＰＳＫ方
式に対応したロールオフフィルタとしてのバイナリー・
トランスバーサルフィルタを備えたＰＳＫ変調用波形生
成回路を提供することを目的とする。
Ｑ信号、夫々５値または４値をとる。そのため従来のバ
イナリー・トランスバーサルフィルタでは対応出来な
い。従って本発明においては、π／４シフトＱＰＳＫ方
式に対応したロールオフフィルタとしてのバイナリー・
トランスバーサルフィルタを備えたＰＳＫ変調用波形生
成回路を提供することを目的とする。
【０１１０】又、ＱＰＳＫ方式が２値、π／４シフトＱ
ＰＳＫが５値もしくは４値の信号を扱うため、従来のＢ
ＴＦを適用したロールオフフィルタでは、個別の回路と
しての対応しかできない。従って本発明においては、π
／４シフトＱＰＳＫ並びにＱＰＳＫ両方式に対応したロ
ールオフフィルタを備えたＰＳＫ変調用波形生成回路を
提供することを目的とする。
ＰＳＫが５値もしくは４値の信号を扱うため、従来のＢ
ＴＦを適用したロールオフフィルタでは、個別の回路と
しての対応しかできない。従って本発明においては、π
／４シフトＱＰＳＫ並びにＱＰＳＫ両方式に対応したロ
ールオフフィルタを備えたＰＳＫ変調用波形生成回路を
提供することを目的とする。
【０１２０】
【課題を解決するための手段】本発明は上記問題点に鑑
みて発明されたものであり、入力される直列データをシ
リアル−パラレル変換回路で２ビットの並列データに変
換し、この並列データをエンコード手段で状態遷移した
Ｉチャンネル，Ｑチャンネルのデータとして取り出しロ
ールオフフィルタにて周波数の帯域制限を行うものにお
いてＩチャンネル及びＱチャンネル毎に２個のバイナリ
ー・トランスバーサルフィルタを並列に設け、かつこれ
らフィルタの出力を夫々重み付け手段を通して各チャン
ネル毎に加算回路で加算しベースバンドで帯域制限を行
って次段に供給するロールオフフィルタを用いたＰＳＫ
変調用波形生成回路を提供するものである。
みて発明されたものであり、入力される直列データをシ
リアル−パラレル変換回路で２ビットの並列データに変
換し、この並列データをエンコード手段で状態遷移した
Ｉチャンネル，Ｑチャンネルのデータとして取り出しロ
ールオフフィルタにて周波数の帯域制限を行うものにお
いてＩチャンネル及びＱチャンネル毎に２個のバイナリ
ー・トランスバーサルフィルタを並列に設け、かつこれ
らフィルタの出力を夫々重み付け手段を通して各チャン
ネル毎に加算回路で加算しベースバンドで帯域制限を行
って次段に供給するロールオフフィルタを用いたＰＳＫ
変調用波形生成回路を提供するものである。
【０１３０】更には本発明では上記エンコーダ手段がＱ
ＰＳＫ方式のエンコーダ手段とπ／４シフトＱＰＳＫ方
式のエンコーダ手段を含み、かつ上記バイナリー・トラ
ンスバーサルフィルタとエンコーダ手段の間に上記両エ
ンコーダ手段を択一的に選択するエンコーダ選択スイッ
チを設けると共にＩチャンネル及びＱチャンネルの上記
バイナリー・トランスバーサルフィルタの各出力と次段
との間に全バイナリー・トランスバーサルフィルタの出
力を重み付け手段及び加算回路を介して次段に供給する
第１の経路とＩチャンネル及びＱチャンネルの各一方の
バイナリー・トランスバーサルの出力を直接次段に供給
する第２の経路とを択一的に選択する経路選択スイッチ
を設けたロールオフフィルタを用いたＰＳＫ変調用波形
生成回路を提供するものである。
ＰＳＫ方式のエンコーダ手段とπ／４シフトＱＰＳＫ方
式のエンコーダ手段を含み、かつ上記バイナリー・トラ
ンスバーサルフィルタとエンコーダ手段の間に上記両エ
ンコーダ手段を択一的に選択するエンコーダ選択スイッ
チを設けると共にＩチャンネル及びＱチャンネルの上記
バイナリー・トランスバーサルフィルタの各出力と次段
との間に全バイナリー・トランスバーサルフィルタの出
力を重み付け手段及び加算回路を介して次段に供給する
第１の経路とＩチャンネル及びＱチャンネルの各一方の
バイナリー・トランスバーサルの出力を直接次段に供給
する第２の経路とを択一的に選択する経路選択スイッチ
を設けたロールオフフィルタを用いたＰＳＫ変調用波形
生成回路を提供するものである。
【０１４０】
【作用】従って本発明によれば、Ｉチャンネル，Ｑチャ
ンネル夫々２個のバイナリー・トランスバーサルフィル
タの出力を一定の比率で加算することにより、各チャン
ネル毎に周波数の帯域制限が行われた４値の出力が得ら
れる。又、本発明によればスイッチを切り換えることで
π／４シフトＱＰＳＫ方式とＱＰＳＫ方式に対応したロ
ールオフフィルタとして機能させることができる。
ンネル夫々２個のバイナリー・トランスバーサルフィル
タの出力を一定の比率で加算することにより、各チャン
ネル毎に周波数の帯域制限が行われた４値の出力が得ら
れる。又、本発明によればスイッチを切り換えることで
π／４シフトＱＰＳＫ方式とＱＰＳＫ方式に対応したロ
ールオフフィルタとして機能させることができる。
【０１５０】
【実施例】以下、本発明の実施例を図に従って詳細に説
明する。図１は本発明に係るロールオフフィルタを用い
たＰＳＫ変調用波形生成回路の第１の実施例を示す電気
回路図、図２はπ／４シフトＱＰＳＫに方式の空間信号
図である。
明する。図１は本発明に係るロールオフフィルタを用い
たＰＳＫ変調用波形生成回路の第１の実施例を示す電気
回路図、図２はπ／４シフトＱＰＳＫに方式の空間信号
図である。
【０１６０】ＰＳＫ方式の中でπ／４シフトＱＰＳＫ方
式ではＩ信号及びＱ信号がそれぞれ５値を取るものと４
値を取るものが、位相遷移は相対的なものであるため、
違いは空間信号図において、軸のとりかただけである。
従って本発明では、図２の信号空間図に示す４値のもの
を採用する。図２に示すように、信号空間図において４
値を−Ｅ1，−Ｅ2，Ｅ2，Ｅ1とすると、これら４値は Ｅ1＝ＶA＋ＶB Ｅ2＝ＶA−ＶB −Ｅ2＝−ＶA＋ＶB −Ｅ1＝−ＶA−ＶB のようにして±ＶAと±ＶBの組合せで表すことができ
る。
式ではＩ信号及びＱ信号がそれぞれ５値を取るものと４
値を取るものが、位相遷移は相対的なものであるため、
違いは空間信号図において、軸のとりかただけである。
従って本発明では、図２の信号空間図に示す４値のもの
を採用する。図２に示すように、信号空間図において４
値を−Ｅ1，−Ｅ2，Ｅ2，Ｅ1とすると、これら４値は Ｅ1＝ＶA＋ＶB Ｅ2＝ＶA−ＶB −Ｅ2＝−ＶA＋ＶB −Ｅ1＝−ＶA−ＶB のようにして±ＶAと±ＶBの組合せで表すことができ
る。
【０１７０】本発明のＰＳＫ変調用波形生成回路におい
て入力端子に入力データ（直列ＰＣＭ信号）Ｄが入力さ
れると、この入力データＤはシリアル−パラレル変換器
（Ｓ／Ｐ）１において、クロックに従って２ビットのデ
ィジタルデータ列Ｉ，Ｑに変換される。即ち、このシリ
アル−パラレル変換器１は直列データ（ＰＣＭ）信号を
２系列の信号（Ｘ1，Ｘ0）に変換する。
て入力端子に入力データ（直列ＰＣＭ信号）Ｄが入力さ
れると、この入力データＤはシリアル−パラレル変換器
（Ｓ／Ｐ）１において、クロックに従って２ビットのデ
ィジタルデータ列Ｉ，Ｑに変換される。即ち、このシリ
アル−パラレル変換器１は直列データ（ＰＣＭ）信号を
２系列の信号（Ｘ1，Ｘ0）に変換する。
【０１８０】次いで、この２系列の信号Ｘ1，Ｘ0は次の
π／４シフトＱＰＳＫエンコーダ２において（Ｙ2，
Ｙ1，Ｙ0）に状態を遷移される。上記図２の信号空間図
において（Ｙ2，Ｙ1，Ｙ0）を定義すると、Ｉ軸上及び
Ｑ軸上において、４値を取る信号となる。
π／４シフトＱＰＳＫエンコーダ２において（Ｙ2，
Ｙ1，Ｙ0）に状態を遷移される。上記図２の信号空間図
において（Ｙ2，Ｙ1，Ｙ0）を定義すると、Ｉ軸上及び
Ｑ軸上において、４値を取る信号となる。
【０１９０】このπ／４シフトＱＰＳＫエンコーダから
得られるデータ列（Ｙ2，Ｙ1，Ｙ0）は次にバイナリー
・トランスバーサルフィルタ・エンコーダ（以下、単に
「エンコーダ」と云う）３により、図３で示すＩ信号，
Ｑ信号としてのデータＩA，ＩB，ＱA，ＱBに変換され、
次段のバイナリー・トランスバーサルフィルタ（ＢＴ
Ｆ）系５に入力される。
得られるデータ列（Ｙ2，Ｙ1，Ｙ0）は次にバイナリー
・トランスバーサルフィルタ・エンコーダ（以下、単に
「エンコーダ」と云う）３により、図３で示すＩ信号，
Ｑ信号としてのデータＩA，ＩB，ＱA，ＱBに変換され、
次段のバイナリー・トランスバーサルフィルタ（ＢＴ
Ｆ）系５に入力される。
【０２００】このＢＴＦ系５は上記エンコーダ３より出
力されるデータＩA，ＩB，ＱA，ＱBに対応している第１
乃至第４のバイナリー・トランスバーサルフィルタ６乃
至９と、第１，第２のバイナリー・トランスバーサルフ
ィルタ６，７の出力を加算する加算回路１０と、この加
算回路１０からの出力を受ける低域通過フィルタ（ＬＰ
Ｆ）１１と、上記第３，第４のバイナリー・トランスバ
ーサルフィルタ８，９の出力を加算する加算回路１２と
低域通過フィルタ１３とから構成されている。
力されるデータＩA，ＩB，ＱA，ＱBに対応している第１
乃至第４のバイナリー・トランスバーサルフィルタ６乃
至９と、第１，第２のバイナリー・トランスバーサルフ
ィルタ６，７の出力を加算する加算回路１０と、この加
算回路１０からの出力を受ける低域通過フィルタ（ＬＰ
Ｆ）１１と、上記第３，第４のバイナリー・トランスバ
ーサルフィルタ８，９の出力を加算する加算回路１２と
低域通過フィルタ１３とから構成されている。
【０２１０】又、各バイナリー・トランスバーサルフィ
ルタ６乃至９はＮ個のタップから成るシフトレジスタ６
ａ乃至９ａと、各シフトレジスタに接続された抵抗回路
網６ｂ乃至９ｂと、これら抵抗回路網に接続され該回路
網からの出力を加算する加算器６ｃ乃至９ｃ，重み付け
用の抵抗６ｄ乃至９ｄとから成っている。
ルタ６乃至９はＮ個のタップから成るシフトレジスタ６
ａ乃至９ａと、各シフトレジスタに接続された抵抗回路
網６ｂ乃至９ｂと、これら抵抗回路網に接続され該回路
網からの出力を加算する加算器６ｃ乃至９ｃ，重み付け
用の抵抗６ｄ乃至９ｄとから成っている。
【０２２０】そして、このように構成されるＢＴＦ系５
の各バイナリー・トランスバーサルフィルタへの入力は
“Ｈ”，“Ｌ”の２値入力であるため、“Ｈ”を入力し
たときの出力を＋Ｖとすると“Ｌ”を入力したときの出
力は−Ｖである。この出力を重み付けして±ＶA，±ＶB
とし、加算すれば図４に示す４値信号を出力することが
できる。
の各バイナリー・トランスバーサルフィルタへの入力は
“Ｈ”，“Ｌ”の２値入力であるため、“Ｈ”を入力し
たときの出力を＋Ｖとすると“Ｌ”を入力したときの出
力は−Ｖである。この出力を重み付けして±ＶA，±ＶB
とし、加算すれば図４に示す４値信号を出力することが
できる。
【０２３０】従って、上記エンコーダ３のＩチャンネル
（信号）の出力データＩA，ＩBは夫々対応するバイナリ
ー・トランスバーサルフィルタ６，７にクロック発生器
４の出力する制御クロックに従って取り込まれ、このバ
イナリー・トランスバーサルフィルタ６，７と重み付け
抵抗６ｄ，７ｄの作用を受けて±ＶA，±ＶBとなって出
力される。そして、これら両重み付け抵抗６ｄ，７ｄの
出力を次の加算器１０にて加算すれば波形整形された上
記図４に示す４値信号（＋Ｅ1，＋Ｅ2，−Ｅ2，−Ｅ1）
となって出力される。更に、この出力は低域通過フィル
タ１１で高周波成分をカットされることとなる。
（信号）の出力データＩA，ＩBは夫々対応するバイナリ
ー・トランスバーサルフィルタ６，７にクロック発生器
４の出力する制御クロックに従って取り込まれ、このバ
イナリー・トランスバーサルフィルタ６，７と重み付け
抵抗６ｄ，７ｄの作用を受けて±ＶA，±ＶBとなって出
力される。そして、これら両重み付け抵抗６ｄ，７ｄの
出力を次の加算器１０にて加算すれば波形整形された上
記図４に示す４値信号（＋Ｅ1，＋Ｅ2，−Ｅ2，−Ｅ1）
となって出力される。更に、この出力は低域通過フィル
タ１１で高周波成分をカットされることとなる。
【０２４０】同様にエンコーダ３のＱチャンネル側の出
力データＱA，ＱBも夫々対応するバイナリー・トランス
バーサルフィルタ８，９に取り込まれると共にこれらフ
ィルタと重み付け抵抗８ｄ，９ｄの作用を受けて±
ＶA，±ＶBとなって出力され、更に加算器１２で加算さ
れて４値信号となり低域通過フィルタ１３で高周波数成
分をカットされることとなる。
力データＱA，ＱBも夫々対応するバイナリー・トランス
バーサルフィルタ８，９に取り込まれると共にこれらフ
ィルタと重み付け抵抗８ｄ，９ｄの作用を受けて±
ＶA，±ＶBとなって出力され、更に加算器１２で加算さ
れて４値信号となり低域通過フィルタ１３で高周波数成
分をカットされることとなる。
【０２５０】以上がπ／４シフトＱＰＳＫ方式のロール
オフフィルタを備えたＰＳＫ変調用波形生成回路を示す
が、次に他の実施例としてπ／４シフトＱＰＳＫ方式と
ＱＰＳＫ方式の両方に対応できるロールオフフィルタを
備えたＰＳＫ変調用波形生成回路について以下説明す
る。
オフフィルタを備えたＰＳＫ変調用波形生成回路を示す
が、次に他の実施例としてπ／４シフトＱＰＳＫ方式と
ＱＰＳＫ方式の両方に対応できるロールオフフィルタを
備えたＰＳＫ変調用波形生成回路について以下説明す
る。
【０２６０】図５がかかる他の実施例を示す電気回路図
であり、図６がＱＰＳＫとπ／４シフトＱＰＳＫの信号
空間図を示すものである。
であり、図６がＱＰＳＫとπ／４シフトＱＰＳＫの信号
空間図を示すものである。
【０２７０】この信号空間図から明らかなようにπ／４
シフトＱＰＳＫ方式のＩ信号及びＱ信号は４値を取り、
又、ＱＰＳＫ方式のＩチャンネル（信号）及びＱチャン
ネル（信号）は２値を取る。上記π／４シフトＱＰＳＫ
方式のＩチャンネル，Ｑチャンネルが取る４値は上記実
施例でも述べたように Ｅ1＝ＶA＋ＶB Ｅ2＝ＶA−ＶB −Ｅ2＝−ＶA＋ＶB −Ｅ1＝−ＶA−ＶB となり、±ＶAと±ＶBの組合せによって表わすことがで
きる。又、ＱＰＳＫ方式のＩチャンネル，Ｑチャンネル
が取る２値は、Ｅ3，−Ｅ3となる。
シフトＱＰＳＫ方式のＩ信号及びＱ信号は４値を取り、
又、ＱＰＳＫ方式のＩチャンネル（信号）及びＱチャン
ネル（信号）は２値を取る。上記π／４シフトＱＰＳＫ
方式のＩチャンネル，Ｑチャンネルが取る４値は上記実
施例でも述べたように Ｅ1＝ＶA＋ＶB Ｅ2＝ＶA−ＶB −Ｅ2＝−ＶA＋ＶB −Ｅ1＝−ＶA−ＶB となり、±ＶAと±ＶBの組合せによって表わすことがで
きる。又、ＱＰＳＫ方式のＩチャンネル，Ｑチャンネル
が取る２値は、Ｅ3，−Ｅ3となる。
【０２８０】上記図５の電気回路図において、図１の実
施例と共通の部分には同一符号を付している。従って、
図５において、１はシリアル−パラレル変換回路、２は
π／４シフトＱＰＳＫエンコーダ、３はバイナリー・ト
ランスバーサルフィルタ・エンコーダ（以下、「エンコ
ーダ」と云う）、５はバイナリー・トランスバーサルフ
ィルタ系、６乃至９はバイナリー・トランスバーサルフ
ィルタ、１０及び１２は加算回路、１１及び１３は低域
通過フィルタ、６ａ乃至９ａはＮ個のタップから成るシ
フトレジスタ、６ｂ乃至９ｂは抵抗回路網、６ｃ乃至９
ｃは加算器、６ｄ乃至９ｄは重み付け抵抗である。
施例と共通の部分には同一符号を付している。従って、
図５において、１はシリアル−パラレル変換回路、２は
π／４シフトＱＰＳＫエンコーダ、３はバイナリー・ト
ランスバーサルフィルタ・エンコーダ（以下、「エンコ
ーダ」と云う）、５はバイナリー・トランスバーサルフ
ィルタ系、６乃至９はバイナリー・トランスバーサルフ
ィルタ、１０及び１２は加算回路、１１及び１３は低域
通過フィルタ、６ａ乃至９ａはＮ個のタップから成るシ
フトレジスタ、６ｂ乃至９ｂは抵抗回路網、６ｃ乃至９
ｃは加算器、６ｄ乃至９ｄは重み付け抵抗である。
【０２９０】そして、この実施例において、図１の実施
例と異なるのは上記シリアル−パラレル変換回路１の後
段に、上記π／４ＱＰＳＫエンコーダ２，バイナリー・
トランスバーサルフィルタ・エンコーダ３のπ／４シフ
トＱＰＳＫの回路系と並行してＱＰＳＫエンコーダ１４
及びバイナリー・トランスバーサルフィルタ・エンコー
ダ１５から成るＱＰＳＫの回路系を設けたこと、及び両
エンコーダ３及び１５と上記、バイナリー・トランスバ
ーサルフィルタ系５との間に４連式のエンコーダ選択ス
イッチ１６を設けたこと、上記加算器６ｃの出力側と加
算器１０の出力側及び加算器８ｃの出力側と加算器１２
の出力側との間に夫々バイパス経路（第２の経路）１
７，１８を設けたこと、上記加算器６ｃの出力側に抵抗
６ｄ（この抵抗を通る経路を第１の経路）とバイパス経
路１７を選択する経路選択スイッチ１９を設けたこと、
加算器８ｃの出力側に抵抗８ｄ（この抵抗を通る経路を
抵抗６ｄ同様第１の経路）とバイパス経路１８を選択す
る経路選択スイッチ２０を設けたこと、更に上記加算器
７ｃと抵抗７ｄ及び加算回路９ｃと抵抗９ｄとの間に夫
々スイッチ２１，２２を設けたことである。
例と異なるのは上記シリアル−パラレル変換回路１の後
段に、上記π／４ＱＰＳＫエンコーダ２，バイナリー・
トランスバーサルフィルタ・エンコーダ３のπ／４シフ
トＱＰＳＫの回路系と並行してＱＰＳＫエンコーダ１４
及びバイナリー・トランスバーサルフィルタ・エンコー
ダ１５から成るＱＰＳＫの回路系を設けたこと、及び両
エンコーダ３及び１５と上記、バイナリー・トランスバ
ーサルフィルタ系５との間に４連式のエンコーダ選択ス
イッチ１６を設けたこと、上記加算器６ｃの出力側と加
算器１０の出力側及び加算器８ｃの出力側と加算器１２
の出力側との間に夫々バイパス経路（第２の経路）１
７，１８を設けたこと、上記加算器６ｃの出力側に抵抗
６ｄ（この抵抗を通る経路を第１の経路）とバイパス経
路１７を選択する経路選択スイッチ１９を設けたこと、
加算器８ｃの出力側に抵抗８ｄ（この抵抗を通る経路を
抵抗６ｄ同様第１の経路）とバイパス経路１８を選択す
る経路選択スイッチ２０を設けたこと、更に上記加算器
７ｃと抵抗７ｄ及び加算回路９ｃと抵抗９ｄとの間に夫
々スイッチ２１，２２を設けたことである。
【０３００】上記の回路構成において、上記各スイッチ
１６，１９，２０，２１及び２２は変調方式がＱＰＳＫ
方式とπ／４シフトＱＰＳＫ方式の場合で切り換えられ
るもので、図の状態はこの回路がπ／４シフトＱＰＳＫ
方式に対応した状態を示しており、その動作は上記図１
に示した実施例の場合と全く同一であり、バイナリー・
トランスバーサルフィルタ・エンコーダ３で生成された
Ｉチャンネル及びＱチャンネルのデータＩA，ＩB及びＱ
A，ＱBは夫々４連式のスイッチ１６を経て、バイナリー
・トランスバーサルフィルタ６乃至９のシフトレジスタ
６ａ乃至９ａに入力される。そして、各データはこのバ
イナリー・トランスバーサルフィルタ６乃至９を出ると
夫々スイッチ１９，２１，２０，２２を経て重み付け抵
抗６ｄ，７ｄ，８ｄ，９ｄで重み付けされ、Ｉチャンネ
ルのデータＩA，ＩBは加算器１０、Ｑチャンネルのデー
タＱA，ＱBは加算器１２で夫々加算され４値信号
（Ｅ1，Ｅ2，−Ｅ2，−Ｅ1）となる。そして、最後に低
域通過フィルタ１１，１３にて高周波成分をカットされ
てＩ信号，Ｑ信号として次段に供給される。
１６，１９，２０，２１及び２２は変調方式がＱＰＳＫ
方式とπ／４シフトＱＰＳＫ方式の場合で切り換えられ
るもので、図の状態はこの回路がπ／４シフトＱＰＳＫ
方式に対応した状態を示しており、その動作は上記図１
に示した実施例の場合と全く同一であり、バイナリー・
トランスバーサルフィルタ・エンコーダ３で生成された
Ｉチャンネル及びＱチャンネルのデータＩA，ＩB及びＱ
A，ＱBは夫々４連式のスイッチ１６を経て、バイナリー
・トランスバーサルフィルタ６乃至９のシフトレジスタ
６ａ乃至９ａに入力される。そして、各データはこのバ
イナリー・トランスバーサルフィルタ６乃至９を出ると
夫々スイッチ１９，２１，２０，２２を経て重み付け抵
抗６ｄ，７ｄ，８ｄ，９ｄで重み付けされ、Ｉチャンネ
ルのデータＩA，ＩBは加算器１０、Ｑチャンネルのデー
タＱA，ＱBは加算器１２で夫々加算され４値信号
（Ｅ1，Ｅ2，−Ｅ2，−Ｅ1）となる。そして、最後に低
域通過フィルタ１１，１３にて高周波成分をカットされ
てＩ信号，Ｑ信号として次段に供給される。
【０３１０】次いで、上記各スイッチが図５の状態とは
反対の位置にオンしているＱＰＳＫ方式に対応した場合
について説明する。この場合において、入力データがシ
リアル−パラレル変換回路１でシリアル−パラレル変換
されＸ1，Ｘ0となるまではπ／４シフトＱＰＳＫ方式の
場合と同じで、この２ビットの並列データ列Ｘ1，Ｘ0は
次段のＱＰＳＫエンコーダ１４にてＹ1，Ｙ0に変換され
る。
反対の位置にオンしているＱＰＳＫ方式に対応した場合
について説明する。この場合において、入力データがシ
リアル−パラレル変換回路１でシリアル−パラレル変換
されＸ1，Ｘ0となるまではπ／４シフトＱＰＳＫ方式の
場合と同じで、この２ビットの並列データ列Ｘ1，Ｘ0は
次段のＱＰＳＫエンコーダ１４にてＹ1，Ｙ0に変換され
る。
【０３２０】ここで再び図６の信号空間図に戻って、エ
ンコーダ１４の出力Ｙ1，Ｙ0を図のように定義すると、
夫々Ｉ軸，Ｑ軸において、夫々＋Ｅ3，−Ｅ3の２値を取
る信号となる。このように定義されるデータＹ1，Ｙ0は
次のバイナリー・トランスバーサルフィルタ・エンコー
ダ１５にて夫々２値づつをもつＩ信号及びＱ信号に分解
される。この場合Ｉ信号及びＱ信号は共に１つの信号で
あるから、バイナリー・トランスバーサルフィルタも各
チャンネル１台づつで良い。
ンコーダ１４の出力Ｙ1，Ｙ0を図のように定義すると、
夫々Ｉ軸，Ｑ軸において、夫々＋Ｅ3，−Ｅ3の２値を取
る信号となる。このように定義されるデータＹ1，Ｙ0は
次のバイナリー・トランスバーサルフィルタ・エンコー
ダ１５にて夫々２値づつをもつＩ信号及びＱ信号に分解
される。この場合Ｉ信号及びＱ信号は共に１つの信号で
あるから、バイナリー・トランスバーサルフィルタも各
チャンネル１台づつで良い。
【０３３０】従って、回路のスイッチは図の状態から反
対の位置にあるため、バイナリー・トランスバーサルフ
ィルタ・エンコーダ１５から供給されるＩ信号及びＱ信
号は４連式スイッチ１６を経て各バイナリー・トランス
バーサルフィルタ６乃至９に入力されるが、これらフィ
ルタの出力の内、フィルタ７及び９の出力はスイッチ２
１，２２がオフのため不能となり、フィルタ６及び８の
出力が夫々スイッチ１９，２０及びバイパス経路１７，
１８を通って低域通過フィルタ１１及び１３に供給され
る。
対の位置にあるため、バイナリー・トランスバーサルフ
ィルタ・エンコーダ１５から供給されるＩ信号及びＱ信
号は４連式スイッチ１６を経て各バイナリー・トランス
バーサルフィルタ６乃至９に入力されるが、これらフィ
ルタの出力の内、フィルタ７及び９の出力はスイッチ２
１，２２がオフのため不能となり、フィルタ６及び８の
出力が夫々スイッチ１９，２０及びバイパス経路１７，
１８を通って低域通過フィルタ１１及び１３に供給され
る。
【０３４０】
【発明の効果】本発明は上述のように構成されるもので
あるから、Ｉチャンネル及びＱチャンネル個々に２個の
バイナリー・トランスバーサルフィルタの出力を一定の
比率で加算することにより４値の出力が得られ、比較的
簡単な構成でπ／４シフトＱＰＳＫ方式に対応したロー
ルオフフィルタを備えたＰＳＫ変調用波形生成回路を提
供できる。又スイッチを切り換えることで、π／４シフ
トＱＰＳＫとＱＰＳＫの信号の送信に対応することがで
きる。
あるから、Ｉチャンネル及びＱチャンネル個々に２個の
バイナリー・トランスバーサルフィルタの出力を一定の
比率で加算することにより４値の出力が得られ、比較的
簡単な構成でπ／４シフトＱＰＳＫ方式に対応したロー
ルオフフィルタを備えたＰＳＫ変調用波形生成回路を提
供できる。又スイッチを切り換えることで、π／４シフ
トＱＰＳＫとＱＰＳＫの信号の送信に対応することがで
きる。
【図面の簡単な説明】
【図１】 本発明に係る帯域制限用ロールオフフィルタ
を用いたＰＳＫ変調用波形生成回路の一実施例を示す電
気回路図。
を用いたＰＳＫ変調用波形生成回路の一実施例を示す電
気回路図。
【図２】 本発明の動作の説明に供されたπ／４シフト
ＱＰＳＫ信号の信号空間図。
ＱＰＳＫ信号の信号空間図。
【図３】 本発明の波形生成回路のバイナリー・トラン
スバーサルフィルタ・エンコーダの出力を示す図。
スバーサルフィルタ・エンコーダの出力を示す図。
【図４】 本発明の波形生成回路のバイナリー・トラン
スバーサルフィルタの出力を示す図。
スバーサルフィルタの出力を示す図。
【図５】 本発明に係るＰＳＫ変調用波形生成回路の他
の実施例の電気回路図。
の実施例の電気回路図。
【図６】 本発明の他の実施例の動作説明に供されたπ
／４シフトＱＰＳＫ信号とＱＰＳＫ信号の信号空間図。
／４シフトＱＰＳＫ信号とＱＰＳＫ信号の信号空間図。
【図７】 従来のＰＳＫ変調用波形生成回路に用いられ
ていたＲＯＭフィルタの電気回路図。
ていたＲＯＭフィルタの電気回路図。
【図８】 従来のＰＳＫ変調用波形生成回路に用いられ
ていたバイナリー・トランスバーサルフィルタの電気回
路図。
ていたバイナリー・トランスバーサルフィルタの電気回
路図。
【図９】 レイズドコサイン特性を表わす式を示す図。
【符号の説明】 １ シリアル−パラレル変換器 ２ π／４シフトＱＰＳＫエンコーダ ３ バイナリー・トランスバーサルフィルタ・エンコー
ダ ６ バイナリー・トランスバーサルフィルタ ６ｄ 重み付け抵抗 ７ バイナリー・トランスバーサルフィルタ ７ｄ 重み付け抵抗 ８ バイナリー・トランスバーサルフィルタ ８ｄ 重み付け抵抗 ９ バイナリー・トランスバーサルフィルタ ９ｄ 重み付け抵抗 １０ 加算器 １２ 加算器 １４ ＱＰＳＫエンコーダ １５ バイナリー・トランスバーサルフィルタ・エンコ
ーダ １６ エンコーダ選択スイッチ １９ 経路選択スイッチ ２０ 経路選択スイッチ
ダ ６ バイナリー・トランスバーサルフィルタ ６ｄ 重み付け抵抗 ７ バイナリー・トランスバーサルフィルタ ７ｄ 重み付け抵抗 ８ バイナリー・トランスバーサルフィルタ ８ｄ 重み付け抵抗 ９ バイナリー・トランスバーサルフィルタ ９ｄ 重み付け抵抗 １０ 加算器 １２ 加算器 １４ ＱＰＳＫエンコーダ １５ バイナリー・トランスバーサルフィルタ・エンコ
ーダ １６ エンコーダ選択スイッチ １９ 経路選択スイッチ ２０ 経路選択スイッチ
Claims (2)
- 【請求項１】入力される直列データをシリアル−パラレ
ル変換器で２系列の並列データに変換し、この並列デー
タをエンコーダ手段で状態遷移したＩチャンネル及びＱ
チャンネルのデータとして取り出しロールオフフィルタ
にて周波数の帯域制限を行うものにおいて、 上記エンコーダ手段はＱＰＳＫ方式とπ／４シフトＱＰ
ＳＫ方式の２つのエンコーダ手段を含みかつ、 上記ロールオフフィルタは上記Ｉチャンネル及びＱチャ
ンネル毎に夫々一対の相並列して設けられたバイナリー
・トランスバーサルフィルタにて構成され、かつ上記バ
イナリー・トランスバーサルフィルタの出力側にはこれ
らフィルタの出力を夫々重み付け手段を通してＩチャン
ネル及びＱチャンネル毎に加算回路に供給し、該加算回
路で加算して次段に送る第１の経路と、Ｉチャンネル及
びＱチャンネル個々の一方のバイナリー・トランスバー
サルフィルタを直接次段に供給する第２の経路と、これ
ら２つの経路を選択する経路選択スイッチを設け、又上
記エンコーダ手段とロールオフフィルタの間には上記Ｑ
ＰＳＫ方式のエンコーダ手段の出力と上記π／４シフト
ＱＰＳＫ方式のエンコーダ手段の出力を択一的に上記ロ
ールオフフィルタに供給するエンコーダ選択スイッチを
設け、 上記エンコーダ選択スイッチが上記π／４シフトＱＰＳ
Ｋ方式のエンコーダ手段を選択したときには経路選択ス
イッチは上記第１の経路を選択し、又、ＱＰＳＫ方式の
エンコーダ手段を選択したときには経路選択スイッチは
上記第２の経路を選択する構成としたことを特徴とする
帯域制限用ロールオフフィルタを用いたＰＳＫ変調用波
形生成回路。 - 【請求項２】上記重み付け手段を抵抗で構成したことを
特徴とする請求項１に記載の帯域制限用ロールオフフィ
ルタを用いたＰＳＫ変調用波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6882691A JP2820809B2 (ja) | 1991-03-07 | 1991-03-07 | 帯域制限用ロールオフフィルタを用いたｐｓｋ変調用波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6882691A JP2820809B2 (ja) | 1991-03-07 | 1991-03-07 | 帯域制限用ロールオフフィルタを用いたｐｓｋ変調用波形生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280144A JPH04280144A (ja) | 1992-10-06 |
| JP2820809B2 true JP2820809B2 (ja) | 1998-11-05 |
Family
ID=13384903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6882691A Expired - Fee Related JP2820809B2 (ja) | 1991-03-07 | 1991-03-07 | 帯域制限用ロールオフフィルタを用いたｐｓｋ変調用波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820809B2 (ja) |
-
1991
- 1991-03-07 JP JP6882691A patent/JP2820809B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04280144A (ja) | 1992-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |