JPS5972818A - トランスバ−サルフイルタ - Google Patents
トランスバ−サルフイルタInfo
- Publication number
- JPS5972818A JPS5972818A JP18215082A JP18215082A JPS5972818A JP S5972818 A JPS5972818 A JP S5972818A JP 18215082 A JP18215082 A JP 18215082A JP 18215082 A JP18215082 A JP 18215082A JP S5972818 A JPS5972818 A JP S5972818A
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- JP
- Japan
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- output
- shift register
- converter
- input
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ディジタル信号のスペクトル整形を行うフィ
ルタの回路構成法に関するものである。
ルタの回路構成法に関するものである。
（背景技術）
従来、シフトレジスタをタップ付遅延線として用いるバ
イナリ・トランスバーサルフィルタは、第１図のように
構成されていた。同図で１，２はそれぞれクロック信号
、データの入力端子、３はスペクトル整形された信号の
出力端子である。Ｍタップのシフトレジスタ５に入力さ
れたデータは、クロック周波数のＮ倍の周波数でシフト
される。
イナリ・トランスバーサルフィルタは、第１図のように
構成されていた。同図で１，２はそれぞれクロック信号
、データの入力端子、３はスペクトル整形された信号の
出力端子である。Ｍタップのシフトレジスタ５に入力さ
れたデータは、クロック周波数のＮ倍の周波数でシフト
される。
各シフトレジスタには所望のスペクトル特性が得られる
ように設計された重み付けの抵抗が接続されており、入
力パルス列はＭ個の異なった抵抗を介してＮ／Ｔ（Ｔは
クロック周期）毎に加算回路６に入力され、高調波を低
域通過フィルタ７で除去した後出力として取り出される
。
ように設計された重み付けの抵抗が接続されており、入
力パルス列はＭ個の異なった抵抗を介してＮ／Ｔ（Ｔは
クロック周期）毎に加算回路６に入力され、高調波を低
域通過フィルタ７で除去した後出力として取り出される
。
従来の回路構成は、重み付は回路として抵抗が用いられ
ているため、各シフトレジスタのもつ論理レベル変動、
抵抗値のばらつき等により設計通りのスペクトル特性あ
るいは波形応答特性を得ることが困難であった。また、
波形応答に応じて各シフトレジスタはＱ、Ｑの両出力端
子をもたなければならないこと、抵抗が本回路構成に重
要な９素となることから、ＩＣ化あるいはＬＳＩ化を図
る上で困難な問題をかかえていた。
ているため、各シフトレジスタのもつ論理レベル変動、
抵抗値のばらつき等により設計通りのスペクトル特性あ
るいは波形応答特性を得ることが困難であった。また、
波形応答に応じて各シフトレジスタはＱ、Ｑの両出力端
子をもたなければならないこと、抵抗が本回路構成に重
要な９素となることから、ＩＣ化あるいはＬＳＩ化を図
る上で困難な問題をかかえていた。
（発明の課題）
本発明はこれらの欠点を解決することを目的とし、抵抗
のようなアナログ素子をメモリ回路やＤ／Ａ変換を行う
ディジタル素子に置換し、かつ、メモリ容量の増加を最
小限にとどめる回路構成を提供するものである。
のようなアナログ素子をメモリ回路やＤ／Ａ変換を行う
ディジタル素子に置換し、かつ、メモリ容量の増加を最
小限にとどめる回路構成を提供するものである。
（発明の構成および作用）
本発明の詳細な説明するため圧、−例として４倍のクロ
ック周波数で駆動される３６タツプのシフトレジスタに
より構成されるバイナリ・トランスバーサルフィルタに
ついて考よる。
ック周波数で駆動される３６タツプのシフトレジスタに
より構成されるバイナリ・トランスバーサルフィルタに
ついて考よる。
第２、特許請求の範囲（１）に示す本発明の実施例であ
り、１〜７は第１図と同様であり、８のそれぞれはＫ（
整数）ビットのＤ／Ａ （１）ｉｇｉｔ；１１ ｔ。
り、１〜７は第１図と同様であり、８のそれぞれはＫ（
整数）ビットのＤ／Ａ （１）ｉｇｉｔ；１１ ｔ。
Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ ）変換器である。
入力データ列は、従来の回路と同様Ｍタップから成るシ
フトレジスタに入力され、Ｎ倍のクロック周波数でシフ
トされる。各タップ出力は、それぞれのＤ／Ａ変換器の
特定の入カビソトに接続され、Ｔ）／Ａ変換器出力は従
来抵抗を介して得られる電圧と等しい電圧を発生する。
フトレジスタに入力され、Ｎ倍のクロック周波数でシフ
トされる。各タップ出力は、それぞれのＤ／Ａ変換器の
特定の入カビソトに接続され、Ｔ）／Ａ変換器出力は従
来抵抗を介して得られる電圧と等しい電圧を発生する。
ただし、精度はＤ／Ａ変換器のビット数（Ｋ）に依存し
、Ｋが大きければ抵抗と等価な特性を得ることができる
。
、Ｋが大きければ抵抗と等価な特性を得ることができる
。
Ｄ／Ａ変換器出力は加算され、高調波成分を除去した後
出力される。このような構成をとれば、従来のようにシ
フトレジスタの論理レベル変動が抵抗を介して出力に表
われることはないため、良好なスペクトル特性を得るこ
とができる。また、シフトレジスタ出力は単一極性でよ
いこと、抵抗が不必要なことにより回路のＬＳＩ化が容
易となる。
出力される。このような構成をとれば、従来のようにシ
フトレジスタの論理レベル変動が抵抗を介して出力に表
われることはないため、良好なスペクトル特性を得るこ
とができる。また、シフトレジスタ出力は単一極性でよ
いこと、抵抗が不必要なことにより回路のＬＳＩ化が容
易となる。
、 第３図は特許請求の範囲（２）に示す本発明の実施
例であり、１〜８は第２図と同様である。９はＭピッ１
、の入力端子とにビットの出力端子を有するメモリ回路
（同図の例はＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）で
ある。
例であり、１〜８は第２図と同様である。９はＭピッ１
、の入力端子とにビットの出力端子を有するメモリ回路
（同図の例はＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）で
ある。
本回路構成は、第２図に示した回路のそれとほぼ同様で
あるが、第２図ではＤ／Ａ変換器がシフトレジスタのタ
ップ数Ｍと等しい個数必要であったものを、ＲＯＭとＤ
／Ａ変換器それぞれ１個で構成している。
あるが、第２図ではＤ／Ａ変換器がシフトレジスタのタ
ップ数Ｍと等しい個数必要であったものを、ＲＯＭとＤ
／Ａ変換器それぞれ１個で構成している。
本回路において、ＲＯＭはＭタップのシフトレジスタで
生じる全てのパターンに対応した番地を用意している。
生じる全てのパターンに対応した番地を用意している。
各番地には、その時のパターンに対応したアナログ電圧
をＤ／Ａ変換器出力で得ることができるようなにビット
の情報が記憶されてＸ、）る。従って、Ｔ／Ｎの周期で
変化するシフトレジスタ出力は、ＲＯＭにて番地付けが
行われ、Ｉ（ビットの情報を１個のＤ／Ａ変換器に送出
し、Ｄ／Ａ変換器出力には第２図の加算回路出力で得た
波形を得ることができる。このように本構成によれば、
第２図の構成よりも更に簡易な回路が実現できる。
をＤ／Ａ変換器出力で得ることができるようなにビット
の情報が記憶されてＸ、）る。従って、Ｔ／Ｎの周期で
変化するシフトレジスタ出力は、ＲＯＭにて番地付けが
行われ、Ｉ（ビットの情報を１個のＤ／Ａ変換器に送出
し、Ｄ／Ａ変換器出力には第２図の加算回路出力で得た
波形を得ることができる。このように本構成によれば、
第２図の構成よりも更に簡易な回路が実現できる。
第４図は特許請求の範囲（３）に示す本発明の実施例で
あり、１〜７は第１図と同様である。１０はＭ／４（整
数）個のタップを有するシフトレジスタ、１１はへ４／
４ビツトの入力端子を有するＲ ＯＭ、１２は第２，３
図と同様にビットのＤ／Ａ変換器、１３はπ／２移相器
である。シフトレジスタ】０とＲＯＭ１１とＤ／Ａ変換
器１２により構成される回路を素回路と呼び、第４図の
実施例では複数組の素回路が用いられる。本回路は、第
１〜３図におけるＮが４の場合について示している。入
力信号は４分岐され、各シフトレジスタに入力される。
あり、１〜７は第１図と同様である。１０はＭ／４（整
数）個のタップを有するシフトレジスタ、１１はへ４／
４ビツトの入力端子を有するＲ ＯＭ、１２は第２，３
図と同様にビットのＤ／Ａ変換器、１３はπ／２移相器
である。シフトレジスタ】０とＲＯＭ１１とＤ／Ａ変換
器１２により構成される回路を素回路と呼び、第４図の
実施例では複数組の素回路が用いられる。本回路は、第
１〜３図におけるＮが４の場合について示している。入
力信号は４分岐され、各シフトレジスタに入力される。
シフトレジスタはクロック周波数で駆動され、クロック
周期ＴでＭ／４ビｙ）の入力端子を有するＲＯＭに番地
付けが行われる。
周期ＴでＭ／４ビｙ）の入力端子を有するＲＯＭに番地
付けが行われる。
本回路構成によれば、４つのシフトレジスタにばπ／２
ラジアンずつシフトした入力データ列があられれる。４
つのＲＯＭには、第３図のＲＯＭに記憶されていた情報
がそれぞれに分散して記憶されており、４つのＤ／Ａ変
換器出力を加算することにより、第３図のＤ／Ａ変換器
出力に等しい波形を得ることができる。第５図は、第４
図のπ／２移相器の具体的回路である。２０はクロック
信号入力端子で、その周波数は第４図の１に入力するク
ロック周波数の４倍とする。２１〜２４は出力端子で、
その周波数は入力周波数の１／４である。
ラジアンずつシフトした入力データ列があられれる。４
つのＲＯＭには、第３図のＲＯＭに記憶されていた情報
がそれぞれに分散して記憶されており、４つのＤ／Ａ変
換器出力を加算することにより、第３図のＤ／Ａ変換器
出力に等しい波形を得ることができる。第５図は、第４
図のπ／２移相器の具体的回路である。２０はクロック
信号入力端子で、その周波数は第４図の１に入力するク
ロック周波数の４倍とする。２１〜２４は出力端子で、
その周波数は入力周波数の１／４である。
２１ 、２２及び２３ 、２／Ｉはそれぞれπラジアン
の位相差を有し、それぞれの組は互いに直交（π／２ラ
ジアンの位相差）している。２５はフリップフロップで
ある。本回路構成で得られる４出力を、第４図の４つの
シフトレジスタを駆動するクロック信号として用いるこ
とができる。第４図の実施例の場合には、π／２ずつシ
フトして４つのシフトレジスタに供給しているので、各
シフトレジスタを入力周波数と同じ周波数で駆動しても
、全体として、第２図又は第３図の実施例においてシフ
トレジスタの駆動周波数を入力周波数の４倍にしたのと
同等の効果を得ることができる。一般に素回路がＮ組も
うけられる場合には、クロック周波数の位相を各シフト
レジスタ毎に２π／Ｎラジアンずつシフトさせ、各シフ
トレジスタは入力周波数と同じ周波数で駆動する。
の位相差を有し、それぞれの組は互いに直交（π／２ラ
ジアンの位相差）している。２５はフリップフロップで
ある。本回路構成で得られる４出力を、第４図の４つの
シフトレジスタを駆動するクロック信号として用いるこ
とができる。第４図の実施例の場合には、π／２ずつシ
フトして４つのシフトレジスタに供給しているので、各
シフトレジスタを入力周波数と同じ周波数で駆動しても
、全体として、第２図又は第３図の実施例においてシフ
トレジスタの駆動周波数を入力周波数の４倍にしたのと
同等の効果を得ることができる。一般に素回路がＮ組も
うけられる場合には、クロック周波数の位相を各シフト
レジスタ毎に２π／Ｎラジアンずつシフトさせ、各シフ
トレジスタは入力周波数と同じ周波数で駆動する。
第４図の構成によれば、第３図においてシフトレジスタ
のタップ数が多い場合にＲＯＭのメモリ容量を極めて節
約できる。例えば、夕・ノブ数Ｍ −３６について考え
よう。第３図の構成では、Ｒ，ＯＭのメモリ容量は２３
６×にビット（Ｋは各サンプル毎のビット数で通常ばに
−８）にもなり、現状の技術では実現不可能である。し
かし、第４図の構成を用いることにより２９×９ビツト
のＲＯＭが４個で済む。また、シフトレジスタの状態変
化は、入力データのクロック同期と等しいため、シフト
レジスタ、ＲＯＭ、Ｄ／Ａ変換器の動作速度を第３図で
用いたものの１／４に低減できる。
のタップ数が多い場合にＲＯＭのメモリ容量を極めて節
約できる。例えば、夕・ノブ数Ｍ −３６について考え
よう。第３図の構成では、Ｒ，ＯＭのメモリ容量は２３
６×にビット（Ｋは各サンプル毎のビット数で通常ばに
−８）にもなり、現状の技術では実現不可能である。し
かし、第４図の構成を用いることにより２９×９ビツト
のＲＯＭが４個で済む。また、シフトレジスタの状態変
化は、入力データのクロック同期と等しいため、シフト
レジスタ、ＲＯＭ、Ｄ／Ａ変換器の動作速度を第３図で
用いたものの１／４に低減できる。
（発明の効果）
以上説明しＴこように、従来バイナリ・トランスバーサ
ルフィルタで使用されていた抵抗素子をＤ／Ａｆ換器あ
るいはＲＯＭとＤ／Ａ変換器に置換できるため、ＬＳＩ
化を容易にすることができる。
ルフィルタで使用されていた抵抗素子をＤ／Ａｆ換器あ
るいはＲＯＭとＤ／Ａ変換器に置換できるため、ＬＳＩ
化を容易にすることができる。
また、シフトレジスタのタップ出力はＱ、Ｑ端子のいず
れか一方あればよく、集積度を向上できる。
れか一方あればよく、集積度を向上できる。
更に、論理レベル変動がＲＯＭや［）／Ａ変換器で吸収
できるため、シフトレジスタに課せられる要求特性が楽
になる。
できるため、シフトレジスタに課せられる要求特性が楽
になる。
特許請求の範囲第３項によれば、大幅なメモリ容量の低
減と各デバイスの動作速度の低減を達成でき、高速の信
号を取扱う無線通信の分野における送信スペクトル整形
用のフィルタを実現する−１−で有効な手段となる。
減と各デバイスの動作速度の低減を達成でき、高速の信
号を取扱う無線通信の分野における送信スペクトル整形
用のフィルタを実現する−１−で有効な手段となる。
第１図は従来のバイナリ・トランスバーザルフィルタの
構成図、第２、特許請求の範囲（１）で述べＬ本発明の
実施例、第３図は特許請求の範囲（２）で述べた本発明
の実施例、第４図と第５図は特許請求の範囲（３）で述
べた本発明の実施例である。 １・・・・・・・・・クロック信号入力端子２・・・・
・・・・・データ信号入力端子３・・・・・・・・・デ
ータ出力端子 ４・・・・・・・・・クロック周波数Ｎ逓倍回路５．１
０ ・・・シフトレジスタ ６・・・・・・・・・加算回路 ７・・・・・・・・・低域通過フィルタ８．１２・・・
Ｄ／Ａ変換器 ９．１１ ・・・リードオンリーメモリ（Ｔ（ＯＭ
）１３・・・・・・・・・π／２ラジアン移相器２０・
・・・・・・・・クロック信号入力端子２１〜２４・・
・・・・クロック信号出力端子５・・・・・・・・・フ
リップフロップ特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − （１１） 纂／図 浩２１２１１ Δ
構成図、第２、特許請求の範囲（１）で述べＬ本発明の
実施例、第３図は特許請求の範囲（２）で述べた本発明
の実施例、第４図と第５図は特許請求の範囲（３）で述
べた本発明の実施例である。 １・・・・・・・・・クロック信号入力端子２・・・・
・・・・・データ信号入力端子３・・・・・・・・・デ
ータ出力端子 ４・・・・・・・・・クロック周波数Ｎ逓倍回路５．１
０ ・・・シフトレジスタ ６・・・・・・・・・加算回路 ７・・・・・・・・・低域通過フィルタ８．１２・・・
Ｄ／Ａ変換器 ９．１１ ・・・リードオンリーメモリ（Ｔ（ＯＭ
）１３・・・・・・・・・π／２ラジアン移相器２０・
・・・・・・・・クロック信号入力端子２１〜２４・・
・・・・クロック信号出力端子５・・・・・・・・・フ
リップフロップ特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − （１１） 纂／図 浩２１２１１ Δ
Claims (3)
- （１）入力データを受は入れ入力データのクロノり周波
数（Ｔ）のＮ倍（Ｎは２以上の整数）で駆動され、複数
のタップを有するシフトレジスタと、各タップに接続さ
れる重み付は手段と、各重み付げ手段の出力を加算する
演算回路と、その出力に接続される低域通過フィルタと
、その出力に接続される出力端子とを有するトランスバ
ーサルフィルタにおいて、前記重み付は手段がＤ／Ａ変
換器により構成されることを特徴とするトランスバーサ
ルフィルタ。 - （２）入力データを受は入れ入力データのクロッり周波
数（〒）のＮ倍（Ｎは２以上の整数）で駆動され、複数
のタップを有するシフトレジスタと、各タップに接続さ
れる重み付は手段と、各重み付げ手段の出力を加算する
演算回路と、その出力に接続される低域通過フィルタと
、その出力に接続される出力端子とを有するトランスバ
ーサルフィルタにおいて、前記重み付は手段が各タップ
出力を入力として受容するメモリ回路と、メモリ回路の
出力ビット数相当の入力ビット数を有するＤ／Ａ変換器
により構成されることを特徴とするトランスバーサルフ
ィルタ。 - （３）入力データを受は入れ入力データと同じ周波数で
駆動される複数のタップを有するシフトレジスタと、各
タップ出力を入力として受容するメモリ回路と、メモリ
回路の出力ビット数相当の入力ピット数を有するＤ／Ａ
変換器とを有するＮ組（Ｎは２以上の整数）の素回路と
、各シフトレジスタを駆動するクロック周波数の位相を
順次２π／Ｎラジアンづつシフトする（Ｎ−１）個の移
相器と、各Ｄ／Ａ変換器の出力を加算する演算回路と、
その出力に接続される低域フィルタと、その出力に接続
される出力端子とを有することを特徴とスルトランスバ
ーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18215082A JPS5972818A (ja) | 1982-10-19 | 1982-10-19 | トランスバ−サルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18215082A JPS5972818A (ja) | 1982-10-19 | 1982-10-19 | トランスバ−サルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972818A true JPS5972818A (ja) | 1984-04-24 |
Family
ID=16113226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18215082A Pending JPS5972818A (ja) | 1982-10-19 | 1982-10-19 | トランスバ−サルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255115A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | バイナリ−・トランスバ−サル・フイルタ |
| JPH0638332U (ja) * | 1993-06-24 | 1994-05-20 | アンリツ株式会社 | ディジタル・トランスバーサル・フィルタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441651A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Digital filter of non-circulation type |
| JPS5546695A (en) * | 1978-09-29 | 1980-04-01 | Siemens Ag | Transversal filter for digital signal |
| JPS58106910A (ja) * | 1981-12-21 | 1983-06-25 | Sony Corp | トランスバ−サルフイルタ |
-
1982
- 1982-10-19 JP JP18215082A patent/JPS5972818A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441651A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Digital filter of non-circulation type |
| JPS5546695A (en) * | 1978-09-29 | 1980-04-01 | Siemens Ag | Transversal filter for digital signal |
| JPS58106910A (ja) * | 1981-12-21 | 1983-06-25 | Sony Corp | トランスバ−サルフイルタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255115A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | バイナリ−・トランスバ−サル・フイルタ |
| JPH0638332U (ja) * | 1993-06-24 | 1994-05-20 | アンリツ株式会社 | ディジタル・トランスバーサル・フィルタ |
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