JPS6179308A

JPS6179308A - 正弦波合成信号発生回路

Info

Publication number: JPS6179308A
Application number: JP59200549A
Authority: JP
Inventors: Makoto Mogi; 誠茂木; Kenji Tadokoro; 田所　健司
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-09-27
Filing date: 1984-09-27
Publication date: 1986-04-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、信号を電話システムの音声伝送路に送出す
る方式の−っであるＤＴＭＦ方式に必要な正弦波合成信
号発生回路に関する。

（従来の技術）最近、信号を電話システムの音声伝送路に送出する方式
としてＤＴＭＦ方式が広まっている。

ＤＴＭＦ方式は、入力数値を音声帯域内の２つの周波数
の正弦波の合成信号により表現するもので、この合成信
号を与える信号発生回路が集積回路化されている。従来
使用されている信号発生回路を第２図に示す。

第２図において、１は８段のフリップ・フロップにより
構成されているシフト・レジスタであり、各段はクロッ
ク人力φに入力される信号の前縁でトリガーされ、各段
の出力はパラレル出力０１〜０８に与えられろ。シフト
・レジスタ１のクロック人力φは、周波数ｆ１のクロッ
ク・パルス信号が入力される入力端子ＣＬ　Ｋ　１と接
続される。シフト・レジスタ１のパラレル出力ｏ８はイ
ンパータ２の入力と接続され、インバータ２の出力はシ
フト・レジスタ１のシリアル人力ＳＴに入力される。

３はラダー回路であり、８本の抵抗により構成されてい
る。各抵抗の一方の端子はシフト・レジスタ１のパラレ
ル出力０１〜０８とそれぞれ接続され、各抵抗のもう一
方の１端子は共通に接続されて、ラダー回路３の出力と
な、る。４はシフト・レジスタ１と同様に８段のフリッ
プ・フロップより構成されているシフト・レジメ１−で
あり、各段はクロック人力φに入力される信号の前縁で
トリガされ、各段の出力はパラレル出力０１〜０８に与
えられる。シフト・レジスタ４のクロック人力φは、周
波数ｆ２のクロック・パルス信号が入力される入力端子
ＣＬ　Ｋ　２と接続される。シフト・レジスタ４のパラ
レル出力０８はインバータ５の入力と接続され、インバ
ータ５の出力はシフト・レジスタ４のシリアル入力Ｓｉ
に入力される。６はラダー回路であり、８本の抵抗によ
り構成されている。各抵抗の一方の端子はシフト・レジ
スタ４のパラレル出力０１〜０８とそれぞれ接続され、
各抵抗のもう一方の端子は共通に接続されてラダー回路
６の出力となる。シフト・レジスタ１及び４のリセット
人力Ｒは、リセット信号が入力される入力端子ＲＥＳＥ
Ｔと接続される。ラダー回路３及び６の出力はワイヤー
ド・オアされて、出力端子５ＩＧＮＡＬ　　ＯＵＴに接
続される。

以上により構成される信号発生回路において、動作停止
中には入力端子ＲＥＳＥＴには“１”が与えられていて
、シフト・レジスタ１及び４はリセッｌ−され、パラレ
ル出力０１〜０８は０″を出力する。一方、入力端子Ｒ
ＥＳＥＴに“′０°′を入力すると、シフ１へ・レジス
タ１及び４はリセット状態より解除される。そして、シ
フ１−・レジスタ１及び４のシリアル人力Ｓｌに、パラ
レル出力０８に出力される信号が反転されて入力されて
いるため、シフト・レジスタ１及び４は第３図のタイミ
ング・チャー１・に示されるように動作する。第３図で
φ及びＲはシフト・レジスタ１及び４に入力される信号
であり、０１〜０８はパラレル出力０１〜０８より出力
される信号である。従って、シフト・レジスタ１は入力
端子ＣＬＫＩに入力される周波数ｆ１のクロック・パル
ス信号を１６分周して１６通りの状態をパラレル出力０
１〜０８に出力１７、シフト・レジスタ２は入力端子Ｃ
Ｌ　Ｋ　２に入力される周波数ｆ２のクロック・パルス
信号を１６分周して１６通りの状態をパラレル出力０１
〜０８に出力し、それぞれの出力はラダー回路３及び６
を駆動する。ラダー回路３及び６を構成する各抵抗の抵
抗値は、シフト・レジスタ１及び４が出力する１６通り
の状態により、それぞれのラダー回路が正弦波形のアナ
ログ信号を出力するように重みがつけられている。従っ
て出力端子Ｓ　Ｔ　ａ　Ｎ　Ａ　ｌ−０ＵＴには、周波
数ｆ、／１６の正弦波及び周波数ｆ２／１６の正弦波の
アナログ信号が重畳される。

（発明が解決しようとする問題点）しかるに、以上説明を行なった従来の回路では、ディジ
タル・アナログ変換回路として使用しているラダー回路
を２つ必要としているため消費電力は大きくなり、集積
回路にした場合を考えると、ラダー回路がチップ面積の
大部分をしめてチップ面積を増大させる欠点がある。ま
た、ＤＴＭＦ方式で必要とされる合成信号をつくるそれ
ぞれの正弦波のレベル比は一定範囲内にある必要があり
、従来の回路では２つのラダー回路を構成しているそれ
ぞれの抵抗の抵抗比をかえることによりそれを実現して
いるため、抵抗比がずれるとレベル比もずれてしまう欠
点がある。さらに、このレベル比をかえる必要が生しる
と、ラダー回路を構成するすべての抵抗の抵抗値をかえ
ねばならないという欠点があった。

（問題を解決するための手段）この発明は前記問題点を解決するため、出力されるアナ
ログ信号の設定をＲＯＭ又はゲート回路により行ない、
一つのディジタル・アナログ変換回路により正弦波合成
信号発生回路を構成する。

（作　用）この発明の回路では、周波数ｆ１のクロック・パルス信
号を１／ｎ、に分周する第１のカウンタの出力に従って
、周波数ｆ１／ｎ１正弦波信号を発生させるためのデー
タが第１のＲＯＭ又はゲート回路から出力されるととも
に、周波数（のクロック・パルス信号を１／ｎ２に分周
する第２のカウンタの出力に従って、周波数ｆ、１／ｎ
１、の正弦波信号を発生させるためのデータが第２のＲ
ＯＭ又はデー１−回路から出力され、これら２つのデー
タが加算器で加算された一ＪＺて、ディジタル・アナロ
グ変換回路に」＝すＤ／Ａ変換されろ乙とにより、周波
′数ｆ　、／　ｎ、の正弦波と周波数ｆ２／ｎ２の正弦
波の合成信号が出力さオ］る。

（実施例）この発明の一実施例を第１図に示す。第１図において、
ＣＬＫｌは周波数ｆ１のクロック・パルス信号の入力端
子であり、入力信号を１／ｎ１に分周する第１のカウン
タ１１の入力に接続される。ＣＬ　Ｋ　２は周波数１２
のクロック・パルス信号の入力端子であり、入力信号を
１／ｎ２に分周する第２のカウンタ１２の入力に接続さ
れる。前記第１のカウンタ１１の出力は第１のＲＯＭ１
３の入力と接続され、前記第２のカウンタ１２の出力は
第２のＲＯＩＶＩＩ４の入力と接続されろ。第１のＲＯ
Ｍ１３の出力は加算器１５の一方の入力と接続され、第
２のＲＯＭ１４の出力は加算Ｎ１５のもう一方の入力と
接続され、加算器１５の出力はディジタルアナログ変換
口＃（Ｄ／Ａ変換回路）１６の入力に接続される。

５ＩＧＮＡＬ　　ＯＵＴは合成信号の出力端子であり、
ディジタル・アナログ変換回路１６の出力と接続される
。

以上のように構成されたこの発明の一実施例の正弦波合
成信号発生回路の動作について以下説明を行なう。

入力端子ＣＬ　Ｋ　１に入力されている周波数ｆ１クロ
ック・パルス信号は第１のカウンタ１１により１／ｎ、
に分周される。そして、その分周出力である第１のカウ
ンタ１１の出力により、第１のＲＯＭ１３に書き込まれ
ているデータが出力されて、加算器１５の一方の入力に
与えられる。

また、入力端子ＣＬ　Ｋ　２に入力されている周波数ｆ
２のクロック・パルス信号が第２のカウンタ１２により
１／ｎ２に分周される。そして、その分周出力である第
２のカウンタ１２の出力により、第２のＲＯＭ１４に書
き込まれているデータが出力されて、加算器１５のもう
一方の入力に与えられる。

加算器１５ば第］のＲ２Ｍ１７及び第２ｃ７）Ｒ２Ｍ１
７の出力を加算して、ディジタル・アナログ変換回路１
６に出力する。ディジタル・アナログ変換回路１６は、
与えられたティジタル信号に１対１に対応したアナログ
信号を出力する。

ココで、前記第１（７）ＲＯＭｊ３には、第２　ｆ７）
　ＲＯＭ１４の出力を“′０′″にすることにより第１
のＲ（’）Ｍ２Ｓの出力が加＄器］５を介してディジタ
ル・アナログ変換口ｉ＄１６にそのまま入力された場合
に、ディジタル・アナログ変換口＃１１６のアナログ信
号が、第１のカウンタ］１の出力に従い周波数ｆ１／ｎ
１の正弦波を出力するようにデータが書き込まれている
。

また、第２のＲＯＭ　１．４には、第１のＲＯＭ　］　
３の出力をＩＩ　ＯＩＩにすることにより第２のＲＯＭ
１４の出力が加Ｗ器１５を介してディジタル・アナログ
変換口＃！１１６にそのまま入力された場合に、ディジ
タル・アナログ変換回路１６のアナログ信号出力が、第
２のカウンタ１２の出力に従い周波数ｆ２／ｎ　２の正
弦波を出力するようにデータが書き込まれている。

従−）Ｔ、第１（７）ＲＯＭ１ｇ及び第２７７）ＲＯＭ
１４の出力を加算ｕ１５により加算した上で、ディジタ
ル・アナログ変換回路１６でＤ／Ａ変換すると、出力端
子５ＩＧＮＡＬ　ＯＵＴにＬよ周波数ｆ１／ｎ１の正弦
波と周波数ｆ２／ｎ２の正弦波の合成信号が出方される
。

なお、上記の例では、周波数ｆ１／ｎ１またばｆ２／ｎ
２の正弦波信号を発生させるためのデータをＲＯＭから
出力させたが、ゲート回路の構成で出力させることもて
きる。

（発明の効果）以上説明を行なったように、この発明の正弦波合成信号
発生回路では、従来の回路と異なり、ディジタル・アナ
ログ変換回路のアナログ信号出力の設定にＲＯＭ又はゲ
ート回路を使用しているため、アナログ信号のレベル設
定はＲＯＭにデータを書き込むことにより、またはゲ−
１・回路の論理構成により、ディジタル的に簡単に行な
えるとともに、２つの正弦２１Ｎのレベル比もディジタ
ルて−義的に定めることができる。また、本回路を集積
回路にした場合について考えると、チップ面積上大部分
をしめるのがディジタル・アナログ変換回路であり、他
のカウンタ・ＲＯＭ　（又はゲート回路）・加算器は最
小寸法の設計により小面積で実現できるので、ディジタ
ル・アナログ変換回路を２つ集積するよりも小さな面積
で集積回路を実現できる。さらに、本回路を採用するこ
とにより、消費電力の大部分をしめていたディジタル・
アナログ変換ｌ１ｌｌｉ回路が一つですむため、消費電
力は約半分に低減される。

【図面の簡単な説明】

第１図は乙の発明の正弦波合成信号発生回路の一実施例
を示す構成図、第２図は従来の信号発生回路構成の構成
図、第３図は従来の信号発生回路を説明するだめのタイ
ミング・チャートである。１１・第１のカウンタ、１２・・第２のカウンタ、１３
・第１のＲＯＭ、１４　　第２のＲＯＭ。１５・・加算器、１６・ディジタル・アナログ変換回路
。

Claims

【特許請求の範囲】

周波数ｆ＿１のクロック・パルス信号を１／ｎ＿１に分
周する第１のカウンタと、該第１のカウンタの出力に従
って、周波数ｆ＿１／ｎ＿１の正弦波信号を発生させる
ためのデータを出力する第１のＲＯＭ又はゲート回路と
、周波数ｆ＿２のクロック・パルス信号を１／ｎ＿２に
分周する第２のカウンタと、該第２のカウンタの出力に
従って、周波数ｆ＿２／ｎ＿２の正弦波信号を発生させ
るためのデータを出力する第２のＲＯＭ又はゲート回路
と、前記第１のＲＯＭ又はゲート回路の出力と前記第２
のＲＯＭ又はゲート回路の出力とを加算する加算器と、
該加算器の出力をＤ／Ａ変換することにより、周波数ｆ
＿１／ｎ＿１の正弦波と周波数ｆ＿２／ｎ＿２の正弦波
の合成信号を出力するディジタル・アナログ変換回路と
を具備してなる正弦波合成信号発生回路。