JPS6220455A - デイジタルト−ン発生回路 - Google Patents
デイジタルト−ン発生回路Info
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- JPS6220455A JPS6220455A JP15812985A JP15812985A JPS6220455A JP S6220455 A JPS6220455 A JP S6220455A JP 15812985 A JP15812985 A JP 15812985A JP 15812985 A JP15812985 A JP 15812985A JP S6220455 A JPS6220455 A JP S6220455A
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- Japan
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- circuit
- output
- frequency
- signal
- level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ディジタルトーン発生回路に関するもので
、例えば、ブツシュボタン式デュアルトーン電話機に利
用して有効な技術に関するものである。
、例えば、ブツシュボタン式デュアルトーン電話機に利
用して有効な技術に関するものである。
従来より、ブツシュボタン式デュアルトーン電話機に使
用されるディジタルトーンジェネレータが公知である（
例えば、米国ニーエムアイ社（ＡＭ Ｉ ： Ａ？ＩＥ
ＲＩＣＡＮ ＭＩＣＲＯＳＹＳＴＥＭＳ ＩＮＣ）から
１９７９年１月に発行された製品カタログ、ディジタル
トーンジェネレータｒｓ２５５９Ａ／Ｂ／Ｃ／Ｄ」の第
４頁〜第１４頁参照）。
用されるディジタルトーンジェネレータが公知である（
例えば、米国ニーエムアイ社（ＡＭ Ｉ ： Ａ？ＩＥ
ＲＩＣＡＮ ＭＩＣＲＯＳＹＳＴＥＭＳ ＩＮＣ）から
１９７９年１月に発行された製品カタログ、ディジタル
トーンジェネレータｒｓ２５５９Ａ／Ｂ／Ｃ／Ｄ」の第
４頁〜第１４頁参照）。
上記のディジタルトーンゼネレータは、階段波状からな
る複数のトーン信号（周波数信号６９７）（ｚ〜１６３
３Ｈｚ）を形成するものである。このため、その出力信
号には高調波成分を含むものとなる。したがって、この
高調波成分を除去するためにロウパスフィルタを付加す
る必要がある。
る複数のトーン信号（周波数信号６９７）（ｚ〜１６３
３Ｈｚ）を形成するものである。このため、その出力信
号には高調波成分を含むものとなる。したがって、この
高調波成分を除去するためにロウパスフィルタを付加す
る必要がある。
この場合、伝送経路における上限周波数と高周波群ノト
ーン信号１２０９Ｈｚ〜１６３３Ｈｚとが比較的近くさ
れる結果、その遮断特性が急峻なアクティブ（セラミッ
ク）フィルタ等のような高価なロウパスフィルタを使用
する必要がある。
ーン信号１２０９Ｈｚ〜１６３３Ｈｚとが比較的近くさ
れる結果、その遮断特性が急峻なアクティブ（セラミッ
ク）フィルタ等のような高価なロウパスフィルタを使用
する必要がある。
この発明の目的は、安価なロウパスフィルタを使用でき
るディジタルトーン発生回路を提供することにある。
るディジタルトーン発生回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、比較的高い周波数とされた階段波状のトーン
信号を発生させるＤ／Ａ変換回路出力点に、出力すべき
階段波状の周波数が高くされるに伴ってそのレベルを大
きくさせるインピーダンス手段とスイッチ回路からなる
プリエンファシス回路を設けるものである。
信号を発生させるＤ／Ａ変換回路出力点に、出力すべき
階段波状の周波数が高くされるに伴ってそのレベルを大
きくさせるインピーダンス手段とスイッチ回路からなる
プリエンファシス回路を設けるものである。
第１図には、この発明に係るディジタルトーン発生回路
の一実施例のブロック図が示されている。
の一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１ （［１の半導体基板上において形成される。
技術によって、特に制限されないが、単結晶シリコンの
ような１ （［１の半導体基板上において形成される。
この実施例回路は、特に制限されないが、ブツシュボタ
ン用の高周波群の４種類のトーン信号を形成する。
ン用の高周波群の４種類のトーン信号を形成する。
基準周波数信号φは、図示しない基準周波数発振回路に
より構成される。この基準周波数発振回路は、特に制限
されないが、セラミック振動子を用いたセラミック発振
回路により構成され、例えば、４００ＫＨｚのような比
較的低い周波数信号にされる。
より構成される。この基準周波数発振回路は、特に制限
されないが、セラミック振動子を用いたセラミック発振
回路により構成され、例えば、４００ＫＨｚのような比
較的低い周波数信号にされる。
この基準周波数信号φは、次のプログラムカウンタ回路
Ｃ０ＮＴによって分周される。すなわち、上記基準周波
数φを受けるカウンタ回路Ｃ０ＮＴの各分周段出力２〜
３２は、ＲＯＭ （リード・オンリー・メモリ）に入力
される。このＲＯＭは、特に制限されないが、格子状の
交点にＯで示した個所にエンハンスメント型ＭＯＳ Ｆ
ＥＴが形成すれる縦型マスクＲＯＭにより構成される
。他の格子の交点には、図示しないがディプレッション
型ＭＯ３ＦＥＴが形成されている。上記各ＭＯＳＦＥＴ
は、横の格子にそって直列形態に接続される。
Ｃ０ＮＴによって分周される。すなわち、上記基準周波
数φを受けるカウンタ回路Ｃ０ＮＴの各分周段出力２〜
３２は、ＲＯＭ （リード・オンリー・メモリ）に入力
される。このＲＯＭは、特に制限されないが、格子状の
交点にＯで示した個所にエンハンスメント型ＭＯＳ Ｆ
ＥＴが形成すれる縦型マスクＲＯＭにより構成される
。他の格子の交点には、図示しないがディプレッション
型ＭＯ３ＦＥＴが形成されている。上記各ＭＯＳＦＥＴ
は、横の格子にそって直列形態に接続される。
この横の格子に直列されたエンハンスメント型ＭＯ５Ｆ
ＥＴのゲートには、キー（ブツシュボタン）によって形
成されたキー人力信号１〜４が供給される。上記キー人
力信号１〜４は、それぞれ２つの格子を選択するように
供給される。上記格子状に配置された直列形態の各ＭＯ
３ＦＥＴの一端は、共通化されて回路の接地電位点に接
続される。
ＥＴのゲートには、キー（ブツシュボタン）によって形
成されたキー人力信号１〜４が供給される。上記キー人
力信号１〜４は、それぞれ２つの格子を選択するように
供給される。上記格子状に配置された直列形態の各ＭＯ
３ＦＥＴの一端は、共通化されて回路の接地電位点に接
続される。
また、上記直列ＭＯＳ Ｆ ＥＴの他端は、共通化され
て出力とされる。この出力点と電源電圧Ｖｃｃとの間に
は、負荷ＭＯ３ＦＥＴＱＩが設けられる。
て出力とされる。この出力点と電源電圧Ｖｃｃとの間に
は、負荷ＭＯ３ＦＥＴＱＩが設けられる。
上記ＲＯＭの出力は、インバータ回路ＩＶ２，１ｖ３を
介してフリップフロップ回路Ｆ１の入力に供給される。
介してフリップフロップ回路Ｆ１の入力に供給される。
このフリップフロップ回路Ｆ１は、上記基準周波数信号
φがクロック端子に供給されることによって、上記基準
周波数信号φに同期して、上記ＲＯＭの出力信号を保持
する。
φがクロック端子に供給されることによって、上記基準
周波数信号φに同期して、上記ＲＯＭの出力信号を保持
する。
一方、上記キー人力信号１〜４は、ノア（Ｎ。
Ｒ）ゲート回路Ｇ１の入力に供給される。このノアゲー
ト回路Ｇ１の出力は、一方においてインバータ回路ＩＶ
Ｉを介してナンド（ＮＡＮＤ）ゲート回路Ｇ２の一方の
入力に供給される。このナントゲート回路Ｇ２の他方の
入力には、上記フリップフロップ回路Ｆ１の出力Ｑが供
給される。このアンドゲート回路Ｇ２の出力は、上記カ
ウンタ回路Ｃ０ＮＴのリセット端子に供給される。
ト回路Ｇ１の出力は、一方においてインバータ回路ＩＶ
Ｉを介してナンド（ＮＡＮＤ）ゲート回路Ｇ２の一方の
入力に供給される。このナントゲート回路Ｇ２の他方の
入力には、上記フリップフロップ回路Ｆ１の出力Ｑが供
給される。このアンドゲート回路Ｇ２の出力は、上記カ
ウンタ回路Ｃ０ＮＴのリセット端子に供給される。
これによって、上記カウンタ回路Ｃ０ＮＴは、上記ＲＯ
Ｍの書き込み情報に従ったプログラムカウンタとしての
動作を行う。
Ｍの書き込み情報に従ったプログラムカウンタとしての
動作を行う。
今、キー人力１〜４がいずれも入力されていない時は、
全信号が論理“０”にされる。これによって、ゲート回
路Ｇ１の出力が論理“１”になるので、インバータ回路
ＩＶＩの出力は論理″０”にされる。これによって、ゲ
ート回路Ｇ２の出力は、論理“１”にされるので、上記
カウンタ回路Ｃ０ＮＴはリセット状態のままとされ、そ
の計数動作を停止している。
全信号が論理“０”にされる。これによって、ゲート回
路Ｇ１の出力が論理“１”になるので、インバータ回路
ＩＶＩの出力は論理″０”にされる。これによって、ゲ
ート回路Ｇ２の出力は、論理“１”にされるので、上記
カウンタ回路Ｃ０ＮＴはリセット状態のままとされ、そ
の計数動作を停止している。
上記キー人力Ｉ〜４のうち１つのキー人力が供給される
と、上記ゲート回路Ｇ１の出力は論理”１′になり、上
記ゲート回路Ｇ２の一方の入力を論理“１”にして、そ
の出力を論理“０゛にする。
と、上記ゲート回路Ｇ１の出力は論理”１′になり、上
記ゲート回路Ｇ２の一方の入力を論理“１”にして、そ
の出力を論理“０゛にする。
これによって、カウンタ回路Ｃ０ＮＴは、リセット状態
が解除され、上記基準周波数φの計数動作を開始する。
が解除され、上記基準周波数φの計数動作を開始する。
上記キー人力とカウンタ回路Ｃ０ＮＴの出力２〜３２の
出力により、直列形態にされたエンハンスメント型ＭＯ
ＳＦＥＴが全てオン状態にされると、その出力は論理“
０′にされる。
出力により、直列形態にされたエンハンスメント型ＭＯ
ＳＦＥＴが全てオン状態にされると、その出力は論理“
０′にされる。
したがって、フリップフロップ回路Ｆ１の出力Ｑは、論
理“１″から論理“Ｏ”にされるので、ゲート回路Ｇ２
の出力が論理＠１″となって、カウンタ回路ＣＯＮ ′
ｒをリセット状態にする。このカウンタ回路Ｃ０ＮＴの
リセットにより、上記ＲＯＭの出力は、論理“ｌ”にさ
れるので、フリップフロップ回路Ｆ１は、次のクロック
φに同期して再び論理“１″となり、上記カウンタ回路
Ｃ０ＮＴのリセット状態を解除する。この繰り返しによ
って、フリップフロップ回路Ｆ１の出力Ｑからは、上記
キー人力により選ばれた分周比（計数値）に従った基準
周波数信号φの分周出力が得られる。
理“１″から論理“Ｏ”にされるので、ゲート回路Ｇ２
の出力が論理＠１″となって、カウンタ回路ＣＯＮ ′
ｒをリセット状態にする。このカウンタ回路Ｃ０ＮＴの
リセットにより、上記ＲＯＭの出力は、論理“ｌ”にさ
れるので、フリップフロップ回路Ｆ１は、次のクロック
φに同期して再び論理“１″となり、上記カウンタ回路
Ｃ０ＮＴのリセット状態を解除する。この繰り返しによ
って、フリップフロップ回路Ｆ１の出力Ｑからは、上記
キー人力により選ばれた分周比（計数値）に従った基準
周波数信号φの分周出力が得られる。
これによって、上記キー人力に従った４通りの可変分周
出力が得られる。
出力が得られる。
このような分周動作によって形成されたパルス信号に基
づいて、階段状のトーン信号を形成するため、上記フリ
ップフロップ回路Ｆ１の出力パルスは、フリップフロッ
プＦ２により１／２分周されて、パルスデューティが５
０％とされたパルス信号Ａに変換される。このパルス信
号Ａは、ジョンソンカウンタ回路Ｊ −ＣＯＮ Ｔに供
給される。
づいて、階段状のトーン信号を形成するため、上記フリ
ップフロップ回路Ｆ１の出力パルスは、フリップフロッ
プＦ２により１／２分周されて、パルスデューティが５
０％とされたパルス信号Ａに変換される。このパルス信
号Ａは、ジョンソンカウンタ回路Ｊ −ＣＯＮ Ｔに供
給される。
このジョンソンカウンタ回路Ｊ−ＣＯＮＴのリセット端
子には、上記ノアゲート回路Ｇ１の出力が供給される。
子には、上記ノアゲート回路Ｇ１の出力が供給される。
これによって、キー人力がいずれも入力されていない時
、ごのカウンタ回路Ｊ−Ｃ０ＮＴは、その動作が停止さ
せられいてる。
、ごのカウンタ回路Ｊ−Ｃ０ＮＴは、その動作が停止さ
せられいてる。
この実施例では、各キー人力１〜４に対して、２種類の
分周比がそれぞれ割り当てられている。
分周比がそれぞれ割り当てられている。
特に制限されないが、上記ジョンソンカウンタ回路Ｊ−
ＣＯＮＴの最下位ビット出力と最上位ビット出力を排他
的論理和回路ＥＸに供給して、後述するＤ／Ａ変換回路
Ｄ／りによって形成された階段波状の１・−ン出力信号
０．ｔＪＴのピーク値に相当するステップにおいて、上
記分周比の切り換えを９テうようにするものである。こ
のため、上記排他的論理和回路の出力と、インバータ回
路ＩＶ４によって形成された反転信号とは、上記キー人
力１〜４に対してそれぞれ２本づつ設けられた格子（直
列ＭＯ３ＦＥＴ）の一方を相補的に選択するようなＭＯ
Ｓ Ｆ ＥＴが配置されている。
ＣＯＮＴの最下位ビット出力と最上位ビット出力を排他
的論理和回路ＥＸに供給して、後述するＤ／Ａ変換回路
Ｄ／りによって形成された階段波状の１・−ン出力信号
０．ｔＪＴのピーク値に相当するステップにおいて、上
記分周比の切り換えを９テうようにするものである。こ
のため、上記排他的論理和回路の出力と、インバータ回
路ＩＶ４によって形成された反転信号とは、上記キー人
力１〜４に対してそれぞれ２本づつ設けられた格子（直
列ＭＯ３ＦＥＴ）の一方を相補的に選択するようなＭＯ
Ｓ Ｆ ＥＴが配置されている。
第２図には、上記ジョンソンカウンタ回路Ｊ−ＣＯＮ
Ｔにより形成されたディジタル信号を受けて階段波状の
周波数信号を形成するＤ／Ａ変換回路の一実施例の回路
図が示されている。特に制限されないが、この実施例の
Ｄ／Ａ変換回路は、２進重み抵抗方式により構成される
。
Ｔにより形成されたディジタル信号を受けて階段波状の
周波数信号を形成するＤ／Ａ変換回路の一実施例の回路
図が示されている。特に制限されないが、この実施例の
Ｄ／Ａ変換回路は、２進重み抵抗方式により構成される
。
上記ジョンソンカウンタ回路Ｊ−ＣＯＮＴにより形成さ
れたディジタル信号８１〜Ｓｎは、ＰチャンネルＭＯ３
ＦＥＴＱＩ、Ｑ３及びＱ５等とＮチャンネルＭＯ３ＦＥ
ＴＱ２、Ｑ４及びＱ６等によりそれぞれ構成されたイン
バータ回路の入力に供給される。これらの各インバータ
回路は、その人力ディジタル信号Ｓ１〜Ｓｎに応じて、
ロウレベル（回路の接地電位）とハイレベル（Ｖｃｃ又
は基準電圧Ｖｒｅｆ ）に切り換えるスイッチ回路とし
ての動作を行う。上記インバータ回路の出力端子は、そ
れぞれディジタル信号に従った重みの抵抗値を持つ抵抗
Ｒ，２Ｒ・・・ｚｎ−ＩＨの一端にそれぞれ接続される
。これらの抵抗Ｒ１２Ｒ・・・ｚｎ−ＩＨの他端は共通
接続され、特に制限されないが、出力増幅回路ＯＰの反
転入力（＝）に接続される。この反転入力（−）とその
出力端子との間には、抵抗（Ｒ／２）が接続される。上
記増幅回路ｏｐの非反転入力（＋）は回路の接地電位に
結合されている。上記各抵抗には上記インバータ回路の
動作に応じた電流が流れ、個々の電流が加算されて出力
増幅回路ＯＰの抵抗Ｒ／２を通して流れる結果、出力か
ら階段波状のアナログ電圧が形成される。この階段状の
ステップ電圧は、Ｖｃｃ（Ｖｒｅｆ ） ／ ２ ｎと
される。
れたディジタル信号８１〜Ｓｎは、ＰチャンネルＭＯ３
ＦＥＴＱＩ、Ｑ３及びＱ５等とＮチャンネルＭＯ３ＦＥ
ＴＱ２、Ｑ４及びＱ６等によりそれぞれ構成されたイン
バータ回路の入力に供給される。これらの各インバータ
回路は、その人力ディジタル信号Ｓ１〜Ｓｎに応じて、
ロウレベル（回路の接地電位）とハイレベル（Ｖｃｃ又
は基準電圧Ｖｒｅｆ ）に切り換えるスイッチ回路とし
ての動作を行う。上記インバータ回路の出力端子は、そ
れぞれディジタル信号に従った重みの抵抗値を持つ抵抗
Ｒ，２Ｒ・・・ｚｎ−ＩＨの一端にそれぞれ接続される
。これらの抵抗Ｒ１２Ｒ・・・ｚｎ−ＩＨの他端は共通
接続され、特に制限されないが、出力増幅回路ＯＰの反
転入力（＝）に接続される。この反転入力（−）とその
出力端子との間には、抵抗（Ｒ／２）が接続される。上
記増幅回路ｏｐの非反転入力（＋）は回路の接地電位に
結合されている。上記各抵抗には上記インバータ回路の
動作に応じた電流が流れ、個々の電流が加算されて出力
増幅回路ＯＰの抵抗Ｒ／２を通して流れる結果、出力か
ら階段波状のアナログ電圧が形成される。この階段状の
ステップ電圧は、Ｖｃｃ（Ｖｒｅｆ ） ／ ２ ｎと
される。
この実施例では、上記抵抗回路の共通接続点と回路の接
地電位との間に、抵抗Ｒ１とスイッチＭＯ３ＦＥＴＱ７
及び抵抗Ｒ２とスイッチＭＯ３ＦＥＴＱ８が設けられる
。上記抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値より小さ
く設定される。上記スイッチＭＯ３ＦＥＴＱ７．Ｑ８の
ゲートには、前記キー人力１〜４に対応された２ビツト
からなる信号Ｐｉ、Ｐ２が供給される。例えば、キー人
力Ｌ （１２０９Ｈ２）が供給されると、ＰｌとＲ２
が共にハイレベルにされて、ＭＯ３ＦＥＴＱ７とＱ８を
オン状態にさせる。この結果、Ｄ／Ａ変換動作を行う抵
抗回路網に対して上記抵抗Ｒ１とＲ２の合成抵抗による
最も小さな抵抗値を持つ抵抗が付加される。キー人力２
（１３３６Ｈｚ）が供給されると、Ｐｌがロウレベル
にＲ２がハイレベルにされるやしたがって、ＭＯ３ＦＥ
ＴＱ７はオフ状態に、ＭＯ３ＦＥＴＱ８はオン状態にさ
れる。
地電位との間に、抵抗Ｒ１とスイッチＭＯ３ＦＥＴＱ７
及び抵抗Ｒ２とスイッチＭＯ３ＦＥＴＱ８が設けられる
。上記抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値より小さ
く設定される。上記スイッチＭＯ３ＦＥＴＱ７．Ｑ８の
ゲートには、前記キー人力１〜４に対応された２ビツト
からなる信号Ｐｉ、Ｐ２が供給される。例えば、キー人
力Ｌ （１２０９Ｈ２）が供給されると、ＰｌとＲ２
が共にハイレベルにされて、ＭＯ３ＦＥＴＱ７とＱ８を
オン状態にさせる。この結果、Ｄ／Ａ変換動作を行う抵
抗回路網に対して上記抵抗Ｒ１とＲ２の合成抵抗による
最も小さな抵抗値を持つ抵抗が付加される。キー人力２
（１３３６Ｈｚ）が供給されると、Ｐｌがロウレベル
にＲ２がハイレベルにされるやしたがって、ＭＯ３ＦＥ
ＴＱ７はオフ状態に、ＭＯ３ＦＥＴＱ８はオン状態にさ
れる。
この結果、Ｄ／Ａ変換動作を行う抵抗回路網に対して小
さい方の抵抗値を持つ抵抗Ｒ２が付加される。キー人力
３ （１４７７Ｈｚ）が供給されると、Ｐｌがハイレ
ベルにＲ２がロウレベルにされる。
さい方の抵抗値を持つ抵抗Ｒ２が付加される。キー人力
３ （１４７７Ｈｚ）が供給されると、Ｐｌがハイレ
ベルにＲ２がロウレベルにされる。
したがって、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ７はオン状態
に、ＭＯ３ＦＥＴＱ８はオフ状態にされる。この結果、
Ｄ／Ａ変換動作を行・う抵抗回路網に対して大きい方の
抵抗値を持つ抵抗Ｒ１が付加される。キー人力４ （１
４７７Ｈｚ）が供給されると、ＰｌとＲ２が共にロウレ
ベルにされ、ＭＯ３ＦＥＴＱ７゜Ｑ８がオフ状態にされ
る。この結果、Ｄ／Ａ変換動作を行う抵抗回路網に対し
て上記いずれの抵抗Ｒ１及びＲ２も付加されない。
に、ＭＯ３ＦＥＴＱ８はオフ状態にされる。この結果、
Ｄ／Ａ変換動作を行・う抵抗回路網に対して大きい方の
抵抗値を持つ抵抗Ｒ１が付加される。キー人力４ （１
４７７Ｈｚ）が供給されると、ＰｌとＲ２が共にロウレ
ベルにされ、ＭＯ３ＦＥＴＱ７゜Ｑ８がオフ状態にされ
る。この結果、Ｄ／Ａ変換動作を行う抵抗回路網に対し
て上記いずれの抵抗Ｒ１及びＲ２も付加されない。
以上のような抵抗Ｒ１、Ｒ２の選択的な接続によって、
Ｄ／Ａ変化出力のレベルの低下分が、その周波数が高く
されるに従って小さくされる。言い換えるなば、Ｄ／Ａ
変換出力の周波数が高くされるに伴い、その出力レベル
が大きくされる。この結果、Ｄ／Ａ変換出力に対してプ
リエンファシスをかけることができる・ この実施例回路のトーン発生動作を第３図の波形図を参
照して説明する。
Ｄ／Ａ変化出力のレベルの低下分が、その周波数が高く
されるに従って小さくされる。言い換えるなば、Ｄ／Ａ
変換出力の周波数が高くされるに伴い、その出力レベル
が大きくされる。この結果、Ｄ／Ａ変換出力に対してプ
リエンファシスをかけることができる・ この実施例回路のトーン発生動作を第３図の波形図を参
照して説明する。
上記のように１つのキー人力に対して、予め設定された
基準周波数の分周出力に従ったパルスＡが形成される。
基準周波数の分周出力に従ったパルスＡが形成される。
このパルスＡによってジョンソンカウンタ回路Ｊ−ＣＯ
ＮＴは、出力Ｂ−Ｃのように、上記パルスＡの変化毎（
半周期ずつ遅れたパルス信号を形成する。これによって
、その半周期においては最下位ビットから１ビツトづつ
増加し、ピーク値とされた後は減少するので、Ｄ／Ａ変
換回路Ｄ／りは、上記パルスＡの半周期を１ステツプと
する階段波状のアナログ信号に変換する。
ＮＴは、出力Ｂ−Ｃのように、上記パルスＡの変化毎（
半周期ずつ遅れたパルス信号を形成する。これによって
、その半周期においては最下位ビットから１ビツトづつ
増加し、ピーク値とされた後は減少するので、Ｄ／Ａ変
換回路Ｄ／りは、上記パルスＡの半周期を１ステツプと
する階段波状のアナログ信号に変換する。
上記階段波の１ステツプの時間は、上記基準周波数φの
整数倍（分局比）にされた固定時間になる。この時間を
キー人力１〜４に応じて設定することにより、異なる周
期（周波数）の階段波状態のアナログ信号ＯＵＴを形成
することができる。
整数倍（分局比）にされた固定時間になる。この時間を
キー人力１〜４に応じて設定することにより、異なる周
期（周波数）の階段波状態のアナログ信号ＯＵＴを形成
することができる。
この場合、上記各キー人力に対して１種類の分周比にし
たのでは、その最少公倍数に従った高い基準周波数信号
を用いることが必要になる。そこでこの実施例では、上
記ジョンソンカウンタ回路Ｊ−ＣＯＮＴの最下位ビット
出力Ｂと最上位ビット信号Ｃとが一致したステップ（階
段波における正。
たのでは、その最少公倍数に従った高い基準周波数信号
を用いることが必要になる。そこでこの実施例では、上
記ジョンソンカウンタ回路Ｊ−ＣＯＮＴの最下位ビット
出力Ｂと最上位ビット信号Ｃとが一致したステップ（階
段波における正。
負の両ピーク）において、排他的論理和回路ＥＸの出力
が一致出力の論理“０”を形成する。これによって、縦
型ＲＯＭの選択される格子が補正値用の分周比に切り換
えられる。この補正値の設定により、上記基準周波数信
号φ（４００ＫＨｚ）を用いて、各ステップにおける分
周比に従った基準時間を単位時間として、ピーク値に到
るまでのステップ数倍された単位時間に、ピークステッ
プに設けられた補正時間を加えることって、全体として
所望の周期が得られるようにするものである。
が一致出力の論理“０”を形成する。これによって、縦
型ＲＯＭの選択される格子が補正値用の分周比に切り換
えられる。この補正値の設定により、上記基準周波数信
号φ（４００ＫＨｚ）を用いて、各ステップにおける分
周比に従った基準時間を単位時間として、ピーク値に到
るまでのステップ数倍された単位時間に、ピークステッ
プに設けられた補正時間を加えることって、全体として
所望の周期が得られるようにするものである。
この場合、階段波状のアナログ信号は、上記抵抗とスイ
ッチＭ ＯＳ Ｆ Ｅ Ｔかならるプリエンファシス回
路が付加されることにより、周波数が同じでレベルが上
記抵抗Ｒ１及び／又はＲ２を付加した分だけ小さくされ
たレベルを持つ階段波信号を出力させることができる。
ッチＭ ＯＳ Ｆ Ｅ Ｔかならるプリエンファシス回
路が付加されることにより、周波数が同じでレベルが上
記抵抗Ｒ１及び／又はＲ２を付加した分だけ小さくされ
たレベルを持つ階段波信号を出力させることができる。
これにより、第４図に示すように、上記キー１〜４に対
応された４つの周波数信号Ｃ１〜Ｃ４に対して、点線で
示すようにその周波数が高くされるに伴いレベルを大き
くさせるというブリアンファシスをかけることができる
。このようなブリアンファシスによって、破線で示した
ような緩やかな遮断周波数特性を持つ抵抗Ｒとキャパシ
タＣからなる簡単なロウパスフィルタを用いることがで
きる。すなわち、上記遮断周波数特性によってディエン
ファシスが行われ、全体としてはり平坦な所望の帯域幅
を持つ４つのトーン信号を形成することができる。
応された４つの周波数信号Ｃ１〜Ｃ４に対して、点線で
示すようにその周波数が高くされるに伴いレベルを大き
くさせるというブリアンファシスをかけることができる
。このようなブリアンファシスによって、破線で示した
ような緩やかな遮断周波数特性を持つ抵抗Ｒとキャパシ
タＣからなる簡単なロウパスフィルタを用いることがで
きる。すなわち、上記遮断周波数特性によってディエン
ファシスが行われ、全体としてはり平坦な所望の帯域幅
を持つ４つのトーン信号を形成することができる。
（１）トーン信号を形成するＤ／Ａ変換回路に、その出
力周波数に逆比例してその出力レベルを低下させるイン
ピーダンス回路を設けることにより、Ｄ／Ａ変換された
トーン信号に対してプリエンファシスをかけることがで
きる。これにより、その高関波を除去するロウパスフィ
ルタとして、遮断周波数特性が緩やかな安価なＣＲロウ
バスフィルタを用いることができるという効果が得られ
る。
力周波数に逆比例してその出力レベルを低下させるイン
ピーダンス回路を設けることにより、Ｄ／Ａ変換された
トーン信号に対してプリエンファシスをかけることがで
きる。これにより、その高関波を除去するロウパスフィ
ルタとして、遮断周波数特性が緩やかな安価なＣＲロウ
バスフィルタを用いることができるという効果が得られ
る。
（２１Ｄ ／ Ａ変換回路の動作を行う抵抗回路網に対
して、２つの抵抗とスイッチ手段とい簡単な回路を付加
するでけであるので、極めて簡単な回路により実現でき
るととともに、上記スイッチ手段の動作を選択的に無効
にさせることにより、プリエンファシスそのものをも無
効にできるから、その適用範囲を広くできるという効果
が得られる・。
して、２つの抵抗とスイッチ手段とい簡単な回路を付加
するでけであるので、極めて簡単な回路により実現でき
るととともに、上記スイッチ手段の動作を選択的に無効
にさせることにより、プリエンファシスそのものをも無
効にできるから、その適用範囲を広くできるという効果
が得られる・。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、階段波状の出
力信号を形成するＤ／Ａ変換回路は、はしご形抵抗方式
等何であってもよい、また、その入力に供給されるディ
ジタル信号を形成する回路は、例えば、前記公知のディ
ジタルトーンゼネレータのように、階段波状のトーンの
１周期を構成するステップ数と、複数の周波数との最小
公倍数に従った、例えばカラーテレビジョン受像機にお
いて使用されているカラーバースト用の水晶発振回路に
よって形成される基準周波数信号（３，５７９５４５Ｍ
Ｈｚ）を利用して形成するもの等何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、階段波状の出
力信号を形成するＤ／Ａ変換回路は、はしご形抵抗方式
等何であってもよい、また、その入力に供給されるディ
ジタル信号を形成する回路は、例えば、前記公知のディ
ジタルトーンゼネレータのように、階段波状のトーンの
１周期を構成するステップ数と、複数の周波数との最小
公倍数に従った、例えばカラーテレビジョン受像機にお
いて使用されているカラーバースト用の水晶発振回路に
よって形成される基準周波数信号（３，５７９５４５Ｍ
Ｈｚ）を利用して形成するもの等何であってもよい。
この発明は、ブツシュボタン用電話におけるディジタル
トーン発生回路の他、通信回線を利用して伝達される信
号を形成する各種トーン発生回路に広く利用できるもの
である。
トーン発生回路の他、通信回線を利用して伝達される信
号を形成する各種トーン発生回路に広く利用できるもの
である。
第１図は、この発明の一実施例を示すブロック図、
第２図は、そのＤ／Ａ変換回路の一実施例を示す回路図
、 第３図は、その動作の一例を説明するための波形図、 ｊ８４図は、この発明を説明するための概略周波数特性
図である。 Ｃ０ＮＴ・・カウンタ回路、Ｇ１・・ノアゲート回路、
Ｇ２・・ナントゲート回路、ＩＶＩ−Ｉ■４・・インバ
ータ回路、Ｆｌ、Ｆ２・・フリンブフロフプ回路、ＥＸ
・・排他的論理和回路、Ｊ−ＣＯＮＴ・・ジョンソンカ
ウンタ回路、Ｄ／Ａ・・Ｄ／Ａ変換回路 第１図 第３図 Ｃ１へＣ４
、 第３図は、その動作の一例を説明するための波形図、 ｊ８４図は、この発明を説明するための概略周波数特性
図である。 Ｃ０ＮＴ・・カウンタ回路、Ｇ１・・ノアゲート回路、
Ｇ２・・ナントゲート回路、ＩＶＩ−Ｉ■４・・インバ
ータ回路、Ｆｌ、Ｆ２・・フリンブフロフプ回路、ＥＸ
・・排他的論理和回路、Ｊ−ＣＯＮＴ・・ジョンソンカ
ウンタ回路、Ｄ／Ａ・・Ｄ／Ａ変換回路 第１図 第３図 Ｃ１へＣ４
Claims (1)
- 【特許請求の範囲】 １、ディジタル信号を受けて比較的高い周波数とされた
階段波状のトーン信号を発生させるＤ／Ａ変換回路と、
この変換回路の出力点と基準電位点との間に設けられ、
出力すべき階段波状の周波数が高くされるに伴ってその
レベルを大きくさせるインピーダンス手段とスイッチ回
路からなるプリエンファシス回路とを含むことを特徴と
するディジタルトーン発生回路。 ２、上記ディジタル信号は、押しボタンダイヤル電話機
における高周波群の４種類の周波数信号に対応されて形
成されるものであり、上記プリエンファシス回路は、２
つの抵抗手段とそにれ対応されたスイッチ手段とから成
り、上記４種類の周波数信号に対応された上記２つのス
イッチ手段による４つのオン／オフ状態の組み合わせか
らＤ／Ａ変換出力レベルにプリエンファシスをかけるも
のであることを特徴とする特許請求の範囲第１項記載の
ディジタルトーン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158129A JPH0644781B2 (ja) | 1985-07-19 | 1985-07-19 | デイジタルト−ン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158129A JPH0644781B2 (ja) | 1985-07-19 | 1985-07-19 | デイジタルト−ン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220455A true JPS6220455A (ja) | 1987-01-29 |
| JPH0644781B2 JPH0644781B2 (ja) | 1994-06-08 |
Family
ID=15664919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158129A Expired - Lifetime JPH0644781B2 (ja) | 1985-07-19 | 1985-07-19 | デイジタルト−ン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644781B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236652A (ja) * | 1988-07-27 | 1990-02-06 | Sankyo Seiki Mfg Co Ltd | オートダイヤル装置 |
| JPH0264839U (ja) * | 1988-11-05 | 1990-05-16 | ||
| JPH02294145A (ja) * | 1989-04-04 | 1990-12-05 | Ind Technol Res Inst | Ｄｔｍｆ発生の方法と装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202758A (ja) * | 1983-04-19 | 1984-11-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 送信回路 |
-
1985
- 1985-07-19 JP JP60158129A patent/JPH0644781B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202758A (ja) * | 1983-04-19 | 1984-11-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 送信回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236652A (ja) * | 1988-07-27 | 1990-02-06 | Sankyo Seiki Mfg Co Ltd | オートダイヤル装置 |
| JPH0264839U (ja) * | 1988-11-05 | 1990-05-16 | ||
| JPH02294145A (ja) * | 1989-04-04 | 1990-12-05 | Ind Technol Res Inst | Ｄｔｍｆ発生の方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644781B2 (ja) | 1994-06-08 |
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