JP3474492B2

JP3474492B2 - Ｄ／ａ変換回路

Info

Publication number: JP3474492B2
Application number: JP25569499A
Authority: JP
Inventors: 康之松谷
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1999-09-09
Filing date: 1999-09-09
Publication date: 2003-12-08
Anticipated expiration: 2019-09-09
Also published as: JP2001085998A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤ／Ａ変換器の回路
構成に関するもので、特にオーバサンプリングされたデ
ィジタルデータ用少ビット数のＤ／Ａ変換器に関する。

【０００２】

【従来の技術】従来Ｄ／Ａ変換器を構成する荷重回路ま
たは受動素子の素子バラツキを緩和する手法としてダイ
ナミックエレメントマッチング手法が知られている。こ
の手法については「ＣＭＯＳアナログ回路設計技術（ｐ
ｐ１３７〜１３９、株式会社トリケップス）」において
述べられている。ダイナミックエレメントマッチングを
用いたＤ／Ａ変換器は図５に示されるように、Ｎ−ｂｉ
ｔの入力を０から２^N−１の２^N本の出力に変換し、入力
ｋに対し出力のｋ番目に”１”が出力され残りの出力に
は”０”が出力されるデコーダ５１と、入力が１端子で
出力がそれぞれ２^N端子である２^N個のスイッチで構成さ
れるスイッチ部５２と、１変換時間の中を２^N分割する
デバイダ５３と、２^N個の受動素子５４とから成る。

【０００３】デコーダ５１の２^N端子の出力を対応する
各々のスイッチ５４の入力端子に入力し、２^N個のスイ
ッチ部５２の第１出力を総て第１の受動素子Ｒ１の一方
の端子に接続し、第２出力を総て第２の受動素子Ｒ２の
一方の端子に接続し、順次第２^N出力までこのように接
続し、さらに受動素子５４の他方の端子をすべて共通に
接続して出力５５とする。第１のスイッチ５２１はデバ
イダ５３で生成されたタイミングに従い入力値を第１の
出力から順次第２・第３・…・第２^Nの出力まで１Ｄ／
Ａ変換時間の間に順次に接続を行う。第２のスイッチ５
２２はデバイダ５３で生成されたタイミングに従い入力
値を第２の出力から順次第３・第４・…・第２^Nまで行
き、さらに第１の出力まで１Ｄ／Ａ変換時間の間に順次
に接続を行う。以下、第２^Nまで最初の出力端子を１ず
つ変えながら、スイッチ部５２の総てのスイッチに対し
て入力どうしのショートが生じないように各スイッチの
開閉を制御する。

【０００４】ここで説明のため、スイッチの入力を電圧
とし、受動素子５４を抵抗とする電流加算形Ｄ／Ａ変換
器で説明すると、第１のスイッチの入力電圧をＶＩ１、
１Ｄ／Ａ変換時間をＴとすると、Ｔ時間に出力に流れる
電流Ｉ１は（１）式となる。 I1=[(VI1・T)/(R1・2^N)]+[(VI1・T)/(R2・2^N)]+・・・+[(VI1・T)/(R2^N・2^N)] （１）上記（１）式を変形すると下記の（２）式となり、 I1=[(VI1・T)/2^N]・[(1/R1)+(1/R2)+・・・+(1/R2^N)] （２）抵抗Ｒ１・・Ｒ２^Nまでの平均をＲｘとするとＩ１は以
下の（３）式となる。

【０００５】 I1=(VI1・T/Rx) （３）同様に第２のスイッチの入力をＶＩ２とすると、電流Ｉ
２は (VI2・T)/Rx となり、第２^Nのスイッチでは (VI2N・
T)/Rx となる。

【０００６】上記の動作を簡単に説明するため、図６に
より２ｂｉｔの場合で説明する。デコーダ６１には入力
端子６０から２進ディジタル値が入力され、入力値に対
応して出力６ａ０〜６ａ３までの端子が表２にしたがっ
て１または０を出力する。

【０００７】

【表２】

【０００８】スイッチブロックは、１組が４個のスイッ
チが並列に接続された回路から構成されており、これを
４組用いてデコーダ６１の各出力に接続する。１組目の
スイッチをＳｌ０、Ｓ１１、Ｓ１２、Ｓ１３とし、２組
目のスイッチをＳ２０、Ｓ２１、Ｓ２２、Ｓ２３とし、
３組目のスイッチをＳ３０、Ｓ３１、Ｓ３２、Ｓ３３と
し、４組目のスイッチをＳ４０、Ｓ４１、Ｓ４２、Ｓ４
３とすると、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３の一方の
端を共通に接続してデコーダ出力６ａ０に接続し、Ｓ２
０、Ｓ２１、Ｓ２２、Ｓ２３の一方の端を共通に接続し
てデコーダ出力６ａ１に接続し、Ｓ３０、Ｓ３１、Ｓ３
２、Ｓ３３の一方の端を共通に接続してデコーダ出力６
ａ２に接続し、Ｓ４０、Ｓ４１、Ｓ４２、Ｓ４３の一方
の端を共通に接続してデコーダ出力６ａ３に接続し、さ
らにスイッチ５２の他方の端についてはＳ１０、Ｓ２
０、Ｓ３０、Ｓ４０を共通に接続して抵抗Ｒ０に接続
し、Ｓ１１、Ｓ２１、Ｓ３１、Ｓ４１を共通に接続して
抵抗Ｒ１に接続し、Ｓ１２、Ｓ２２、Ｓ３２、Ｓ４２を
共通に接続して抵抗Ｒ２に接続し、Ｓ１３、Ｓ２３、Ｓ
３３、Ｓ４３を共通に接続して抵抗Ｒ３に接続する構成
となっている。

【０００９】図示してはいないが、各スイッチ制御端子
がＨｉｇｈのときはスイッチはＯＮ状態であり、Ｌｏｗ
のときはＯＦＦ状態であるものとすると、１変換時間内
に各スイッチを図７に示すように制御する。これによ
り、デコーダ出力６ａ０〜６ａ３の各々は１変換時間内
に全ての受動素子を使用することになり、１変換時間内
で考えると、デコーダ出力６ａ０〜６ａ３の各々には、
受動素子の平均値が割り当てられたように振るまい、受
動素子５４の素子バラツキはキャンセルされる。

【００１０】このように、ダイナミックエレメントマッ
チングを用いると受動素子の素子値にバラツキがあって
も、出力は全ての受動素子の素子値の平均値で定まるた
め素子値のバラツキによる精度劣化がなくなる。しか
し、スイッチの切り替えのタイミングを発生するために
１変換時間の２^N倍のタイミング発生回路が必要とな
り、回路を高速動作させなければならないと言う欠点が
あった。例えば、図６の２ｂｉｔの例では、サンプリン
グ周波数の４倍のクロックが必要となる。このためスイ
ッチ・タイミング発生回路等はサンプリング周波数の４
倍で動作しなければならず、高速な素子を必要となった
り、あるいは所要電力が大きくなる等の欠点を有してい
た。

【００１１】

【発明が解決しようとする課題】一般に以前から用いら
れてきたＤ／Ａ変換器では受動素子である抵抗器等の精
度がそのまま出力アナログ電圧に影響をおよぼしてい
た。このためダイナミックエレメントマッチング等の手
法がこの解決策として提案され、用いられてきている。
しかし、この方法では、使用ビット数をＮとすればクロ
ックとして２^N倍の周波数が必要となり、これによりス
イッチング回路もこれに応じて高速動作が必要となる等
の問題があった。このため、本発明においては、クロッ
ク周波数の増加、あるいはスイッチング速度の高速化を
必要としない高精度Ｄ／Ａ変換器の提供を目的としたも
のである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては以下の手段を開発した。すなわち
請求項１においては、２^N個の受動素子を用いＮｂｉｔ
のディジタル値に相当する数の受動素子の一方の端子を
第１の電源電圧または第１の電流源、すなわち論理
“０”（または論理“１”）のレべルに接続し、これら
に含まれない残余の受動素子の一方の端子を第２の電源
電圧または第２の電流源、すなわち論理“１”（又は論
理“０”）に接続し、これら全ての受動素子の他方の端
子を全て共通に接続して出力端子とすることによりディ
ジタル値に対応するアナログ電圧または電流を出力する
ような同一値の受動素子でＮｂｉｔの分解能を実現する
ディジタル・アナログ変換器において、ディジタル値の
０〜２^N−１に対応する２^N個のカウンタを有し、入力デ
ィジタル値ｋに対応するｋ番目のカウンタにデコーダ出
力が印加されると１だけカウントを増加させ、このカウ
ンタ出力がＣｋを出力するカウンタ部と、ディジタル入
力値ｈをモジュロの基数ｇで割算したときの剰余を出力
するモジュロ回路を２^N個有し、このモジュロ回路の機
能をｍｏｄ（ｈ，ｇ）と表わすとき、ディジタル値ｋに
対しｍｏｄ（Ｃｋ＋０，２^N−１）、ｍｏｄ（Ｃｋ＋１，２^N−１）、ｍｏｄ（Ｃｋ＋２，２^N−１）、 …、ｍｏｄ（Ｃｋ＋ｋ−１，２^N−１）番目の該受動素
子を上記の第１の電源電圧または第１の電流源に接続
し、これらに含まれない残余の該受動素子の一方の端子
を上記の第２の電源電圧または第２の電流源に接続する
モジュロスイッチ部と、２^N個の該受動素子を含むＤ／
Ａ変換回路を規定するものである。

【００１３】請求項２においては、上記請求項１と同
様、２^N個のＤ−フリップフロップをリング回路を形成
するように直列に接続し、各々のＤ−フリップフロップ
の出力をカウンタ＋モジュロ回路の出力端子として取り
出し、かつＤ−フリップフロップのクロック端子を互い
に共通に接続したリングシフト回路を２^N個用い、ディ
ジタル値ｋに相当するｋ番目の該リングシフト回路は内
部の該Ｄ−フリップフロップをｋ個だけ初期値を論理”
１”とし、残りのＤ−フリップフロップの初期値を論
理”０”とするリングシフト回路と、ディジタル値ｋが
出現するとｋ番目のリングシフト回路のクロック端子に
クロックを１波のみ入力し、上記のＤ−フリップフロッ
プの記録データを１個分シフトさせるリングシフト制御
回路と、ディジタル値ｋに対しｋ番目のリングシフト回
路の２^N本の出力を２^N個の受動素子に接続するセレクタ
回路を有するＤ／Ａ変換回路について規定している。な
お、上記のカウンタ＋モジュロ回路とは上記のカウンタ
とモジュロ回路との両方の機能を有するＤ−フリップフ
ロップによるリングシフト回路で構成されたものであ
る。（カウンタ＋モジュロ回路については図３及び図４
において後述する。）

【００１４】

【発明の実施の形態】図１は本発明における請求項１に
対応する実施の形態を示すものである。デコーダ１１は
Ｎｂｉｔのディジタル値をシリアルデータとして入力
し、ディジタル値の０〜２^N−１に対応するパラレル出
力として出力線を２^N本有し、入力デイシタル値で示さ
れた値に対応する１本の出力線のみが”１”（ハイレベ
ル）を出力し、他は全て”０”（ローレベル）を出力す
るものである。カウンタ部１２は入力がデコーダ１１の
出力線それぞれの入力に接続されたＮｂｉｔカウンタで
あり、カウンタ入力に”１”が入力される毎に内容を１
ずつ増加させるものである。このカウンタの入力側はカ
ウントアップ用の信号線１本であり、出力線としては各
カウンタ毎にそれぞれ入力データのビット数であるＮ本
を有している。

【００１５】また、カウンタ部１２を構成するカウンタ
の数はデコーダ１１の出力線１本に対して１個のカウン
タを接続するため、デコーダ１１の出力線と同数の２^N
個が必要となる。また全てのカウンタの初期値は”０”
である。モジュロスイッチ部１３は上記カウンタ部１２
の出力を入力としており、ディジタル入力値ｈをモジュ
ロの基数ｇで割算したときの剰余を出力するモジュロ回
路１３１〜１３(２^N)と、各モジュロ回路にそれぞれ接
続されているセレクタ１４１〜１４(２^N)を含むセレク
タブロック１４とで構成されている。上記各モジュロ回
路の入力はカウンタ部１２の対応する各カウンタ１２１
〜１２(２^N)の出力に接続されており、カウンタ１２１
〜１２(２^N)の出力線数は上記のようにそれぞれＮ本づ
つであり、各モジュロ回路１３１〜１３(２^N)の出力は
それぞれ２^N本づつである。

【００１６】モジュロ回路１３１〜１３(２^N)の機能を
ｍｏｄ（ｈ，ｇ）と表わすとき、ｋ番目のデコーダ出力
線に接続されているカウンタの出力をＣｋとすると、ｋ
番目のモジュロ回路の出力線の内、ｍｏｄ（Ｃｋ＋０，
２^N−１）、ｍｏｄ（Ｃｋ＋１，２^N−１）、ｍｏｄ（Ｃ
ｋ＋２，２^N−１）、・・、ｍｏｄ（Ｃｋ＋ｋ−１，２^N
−１）番目の各出力が”１”であり、それ以外は”０”
となる。モジュロ回路１３１〜１３(２^N)の各出力をセ
レクタブロック１４の各セレクタ１４１〜１４(２^N)に
入力し、さらにデコーダ１１の各桁の出力を対応する各
セレクタの制御入力として入力する。各セレクタ１４１
〜１４(２^N)は制御入力が”１”のときのみ入力値を出
力側に出し、その他のときは高インピーダンス状態とな
る。このセレクタ１４１〜１４(２^N)の各々の出力に対
し、上記各セレクタの第１の桁の出力どうしを共通に接
続し、第２の桁の出力どうしを共通に接続し、これを繰
り返して第２^Nの桁の出力どうしまでをそれぞれ共通に
接続し、この接続した出力を２^N個の受動素子１５の一
方の端子にそれぞれ入力し、この受動素子１５の他方の
一端を共通に接続し、この共通接続側から合成電圧とし
てアナログ電圧を出力することによりＤ／Ａ変換出力を
受動素子出力に得る構成となっている。

【００１７】本発明は任意のＮｂｉｔの入力に対し適用
可能であるが、ここでは説明を簡単にするためにＮ＝２
として説明する。図２はＮ＝２としたときの本発明にお
ける請求項１への適用例であり、構成は２ｂｉｔ入力に
対し４本の出力を有し、００の入力に対し０番目の出力
線のみが”１”となり、０１の入力に対し１番目の出力
線のみが”１”となるようなデコーダ２１である。次に
０から３までをカウントとする２−ｂｉｔのカウンタ４
個で構成されるカウンタ部２２があり、これらの各カウ
ンタ２２１〜２２４の入力側は各々デコーダ２１の各出
力にそれぞれ接続されており、出力側はモジュロスイッ
チ部２３の各モジュロ回路２３１〜２３４の各入力に接
続されている。

【００１８】ここで、デコーダ２１の出力線０に接続さ
れているカウンター２２１の出力をＣ０、出力１に接続
されているカウンター２２２の出力をＣ１、出力２に接
続されているカウンター２２３の出力をＣ２、出力３に
接続されているカウンター２２４の出力をＣ３とする
と、デコーダの出力０に接続されている２−ｂｉｔのモ
ジュロ回路２３１の出力は、ｍｏｄ（Ｃ０，４）番目
が”１”となり、他の出力は”０”となる。デコーダ２
１の出力１に接続されているモジュロ回路２３２の出力
はｍｏｄ（Ｃ１，４）、ｍｏｄ（Ｃ１＋１，４）番目が
１となり、他の出力は０となる。

【００１９】デコーダの出力２に接続されているモジュ
ロ回路２３３の出力はｍｏｄ（Ｃ２，４）、ｍｏｄ（Ｃ
２＋１，４）、ｍｏｄ（Ｃ２＋２，４）番目が”１”と
なり、他の出力は”０”となる。デコーダ２１の出力３
に接続されているモジュロ回路２３４の出力はｍｏｄ
（Ｃ３，４）、ｍｏｄ（Ｃ３＋１，４）、ｍｏｄ（Ｃ３
＋２，４）、ｍｏｄ（Ｃ３＋３，４）番目が”１”とな
り、他の出力は”０”となる。このモジュロ回路２３１
〜２３４の各出力を各セレクタ２３５〜２３８に入力
し、これらセレクタ２３５〜２３８の出力は各セレクタ
の対応する同一桁の出力端子が互いに共通に接続されて
受動素子２５に入力される。このとき各々のセレクタ２
３５〜２３８は対応するデコーダ２１の出力桁のデータ
で制御され、デコーダ２１の出力が”１”になっている
桁に対応するセレクタの入力のみがセレクタの出力に現
れる。この出力により受動素子２５は制御され、入力さ
れた”１”の総和に相当するアナログ電圧または電流を
出力する構成となっている。

【００２０】図３は本発明における請求項２に対応する
実施の形態であり、上記図１および図２におけるカウン
タ部１２または２２とモジュロ回路１３１〜１３(２^N)
または２３１〜２３４を図３で示すリングシフト回路３
２１〜３２(２^N)で置き換えたもので、カウンタ＋モジ
ュロ回路としての機能を有する。図４はＮｂｉｔデータ
の場合のリングシフトブロックを示すもので、デコーダ
３１の出力の各桁当たり２^N個づつ配列した場合の例を
示すものである。図４において、ＤＦＦ（Ｄ−フリップ
フロップ）４１の入力（Ｄ端子）と出力（Ｑ端子）を図
４に示すように直列にかつリングを形成するように接続
し、各々のＤＦＦ４１の出力（Ｑ端子）を上記のモジュ
ロ回路１３１〜１３(２^N)の出力とし、各々のＤＦＦ４
１のクロック入力端子（Ｃ端子）を共通に接続してデコ
ーダ３１の出力に接続してこれをカウンタ＋モジュロ回
路（ＣＩ）の入力とする。

【００２１】入力が２ｂｉｔデータの場合は、この回路
を４個用い、デコーダ３１の出力０に接続されているリ
ングシフト回路の出力は１本だけ”１”にプリセット
し、デコーダ３１の出力１に接続されているリングシフ
ト回路の出力は２本だけ”１”にプリセットし、デコー
ダ３１の出力２に接続されているリングシフト回路の出
力は３本を”１”にプリセットし、デコーダ３１の出力
３に接続されているリングシフト回路の出力は４本を”
１”にプリセットする。図４にｋ番目のカウンタ＋モジ
ュロ回路の場合について記載した。リングシフト回路は
入力に”１”が入力されると、その出力をＤＦＦ４１の
１個分シフトさせるため、その動作は表１で示したよう
になり、図１および図２に示したカウンタとモジュロ回
路を合わせた回路と全く同一の動作をする。

【００２２】

【表１】

【００２３】また、請求項１または２に記載のＤ／Ａ変
換器においては、デコーダ入力の”０”に対するモジュ
ロ出力は全ての出力が”０”となる。このため、デコー
ダ入力の”０”に対するモジュロ・セレクタを省略する
ことが可能となる。これより、Ｎｂｉｔのディジタル値
に対し、受動素子・カウンタ・モジュロ回路数を２^N−
１個と回路を低減することも可能となる。

【００２４】図８は本発明を図２における実施の形態を
２ｂｉｔ出力の△-Σ Ｄ／Ａ変換器に応用した例であ
る。受動素子に抵抗を用い、第２の抵抗（図２：Ｒ１）
に１％の誤差を与えた場合、本発明による改善効果を図
９に示す。図９は前記の条件で本発明を用いた場合と用
いない場合のＳ／Ｎのオーバーサンプリング率依存性を
示したものである。本発明を用いることにより、１４ｄ
ＢのＳ／Ｎ改善がなされることが知れる。

【００２５】

【発明の効果】以上述べたように、本発明によりＳ／Ｎ
のオーバサンプリング率依存性を１４ｄＢ改善すること
ができ、さらに、本発明を適用することにより、ダイナ
ミックエレメントマッチングのように、受動素子の接続
をサンプリング時間のＮ倍で行う必要がなく、Ｄ／Ａ変
換器のシステムクロックを低く抑えることが可能となる
長所を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路構成図。

【図２】図１の回路構成を２ｂｉｔデータの場合で示し
た回路構成図。

【図３】本発明の第２の実施の形態を示す回路構成図。

【図４】図３の回路構成で用いられるカウンタ＋モジュ
ロ回路図。

【図５】従来公知のダイナミックエレメントマッチング
法によるＤ／Ａ変換器回路構成図。

【図６】図５に示したＤ／Ａ変換器を２ｂｉｔデータの
場合で示した回路構成図。

【図７】ダイナミックエレメントマッチング法における
各スイッチ切り替えのタイミング図。

【図８】図２の回路を用いたΔ−Σ Ｄ／Ａ変換器の構
成図。

【図９】本発明によるＳ／Ｎ向上の効果を示すＳ／Ｎ特
性図。

【符号の説明】

１１、２１、３１、５１、６１：デコーダ１２、２２：カウンタ部１２１〜１２(２^N)、２２１〜２２４、：カウンタ１３、２３：モジュロスイッチ部１３１〜１３(２^N)、２３１〜２３４：モジュロ回
路１４１〜１４(２^N)、２３５〜２３８、３３１〜３３(２
^N) ：セレクタ１５、２５、３５、５４、６４：受動素子３２１〜３２(２^N) ：カウンタ＋モジュロ回路４１：Ｄ−フリップフロップ５２：スイッチ部５２１〜５２(２^N)、ｓ１０〜ｓ１３、ｓ２０〜ｓ２
３、ｓ３１〜ｓ３３、ｓ４０〜ｓ４３：スイッチ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭57−148422（ＪＰ，Ａ) 特開昭60−10750（ＪＰ，Ａ) 特開平５−335963（ＪＰ，Ａ) 特開平８−154058（ＪＰ，Ａ) 特開平９−186601（ＪＰ，Ａ) 特開平11−31971（ＪＰ，Ａ) 特開平10−308671（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/74 H03M 3/00

Claims

(57)【特許請求の範囲】

【請求項１】２^N個の受動素子を用いＮｂｉｔのディジ
タル値に相当する数の該受動素子の一方の端子を第１の
電源電圧または第１の電流源に接続し、これらに含まれ
ない残余の該受動素子の一方の端子を第２の電源電圧ま
たは第２の電流源に接続し、これら全ての該受動素子の
他方の端子を全て共通に接続して出力端子とすることに
よりディジタル値に対応するアナログ電圧または電流を
出力するような同一値の受動素子でＮｂｉｔの分解能を
実現するディジタル・アナログ変換器において、ディジ
タル値の０〜２^N−１に対応する２^N個のカウンタを有
し、入力ディジタル値ｋに対応するｋ番目のカウンタを
１だけ増加させ、該カウンタ出力がＣｋを出力するカウ
ンタ部と、該ディジタル入力値ｈをモジュロの基数ｇで
割算したときの剰余を出力するモジュロ回路を２^N個有
し、該モジュロ回路の機能をｍｏｄ（ｈ，ｇ）と表わす
とき、該ディジタル値ｋに対しｍｏｄ（Ｃｋ＋０，２^N
−１）、ｍｏｄ（Ｃｋ＋１，２^N−１）、ｍｏｄ（Ｃｋ
＋２，２^N−１）、…、ｍｏｄ（Ｃｋ＋ｋ−１，２^N−
１）番目の該受動素子を該第１の電源電圧または第１の
電流源に接続し、これらに含まれない残余の該受動素子
の一方の端子を該第２の電源電圧または第２の電流源に
接続するモジュロスイッチ部と、２^N個の該受動素子を
含むことを特徴とするＤ／Ａ変換回路。
【請求項２】２^N個のＤ−フリップフロップをリング回
路を形成するように直列に接続し、各々の該Ｄ−フリッ
プフロップの出力をカウンタ＋モジュロ回路の出力端子
として取り出し、かつ該Ｄ−フリップフロップのクロッ
ク端子を互いに共通に接続したリングシフト回路を２^N
個用い、ディジタル値ｋに相当するｋ番目の該リングシ
フト回路は内部の該Ｄ−フリップフロップをｋ個だけ初
期値を論理”１”とし、残りの該Ｄ−フリップフロップ
の初期値を論理”０”とする該リングシフト回路と、該
ディジタル値ｋが出現するとｋ番目の該リングシフト回
路の該クロック端子にクロックを１波のみ入力し該Ｄ−
フリップフロップの記録データを１個分シフトさせるリ
ングシフト制御回路と、該ディジタル値ｋに対しｋ番目
の該リングシフト回路の２^N本の出力を２^N個の受動素子
に接続するセレクタ回路からなることを特徴とする第１
項記載のＤ／Ａ変換回路。