JP2002374170A - １ビットｄ／ａ変換器 - Google Patents
１ビットｄ／ａ変換器Info
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- JP2002374170A JP2002374170A JP2001177566A JP2001177566A JP2002374170A JP 2002374170 A JP2002374170 A JP 2002374170A JP 2001177566 A JP2001177566 A JP 2001177566A JP 2001177566 A JP2001177566 A JP 2001177566A JP 2002374170 A JP2002374170 A JP 2002374170A
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Abstract
(57)【要約】
【課題】 フィルタ特性の個体ばらつきや外部環境の影
響を受け難く、優れたＳＮ比やダイナミック・レンジ、
全高調波ひずみ率の１ビットＤ／Ａ変換器を提供する。 【解決手段】 デルタシグマ変調された１ビットのデジ
タル信号の高周波雑音をＦＩＲ型の低域通過デジタルフ
ィルタ１にて除去することにより、フィルタ特性の個体
ばらつきや外部環境の影響を抑える。低域通過デジタル
フィルタ１のフィルタ係数を簡単な正整数とし、フィル
タ係数の総和を後段のマルチレベルＤ／Ａ変換器２のレ
ベル数以下として演算丸め誤差をなくし、再量子化雑音
をゼロとすることにより、優れたＳＮ比やダイナミック
・レンジ、全高調波ひずみ率を得る。
響を受け難く、優れたＳＮ比やダイナミック・レンジ、
全高調波ひずみ率の１ビットＤ／Ａ変換器を提供する。 【解決手段】 デルタシグマ変調された１ビットのデジ
タル信号の高周波雑音をＦＩＲ型の低域通過デジタルフ
ィルタ１にて除去することにより、フィルタ特性の個体
ばらつきや外部環境の影響を抑える。低域通過デジタル
フィルタ１のフィルタ係数を簡単な正整数とし、フィル
タ係数の総和を後段のマルチレベルＤ／Ａ変換器２のレ
ベル数以下として演算丸め誤差をなくし、再量子化雑音
をゼロとすることにより、優れたＳＮ比やダイナミック
・レンジ、全高調波ひずみ率を得る。
Description
【０００１】
【発明の属する技術分野】本発明は１ビットＤ／Ａ変換
器に関するものである。
器に関するものである。
【０００２】
【従来の技術】現在、ＣＤ（Compact Disc）を凌ぐ高音
質記録再生のオーディオ規格の１つとしてＳＡＣＤ（Su
per Audio CD）がある。これには、ＤＳＤ（Direct Str
eam Digital）方式と称され、オーディオ信号等のアナ
ログ信号に対してサンプリング周波数６４ｆｓ（ｆｓ＝
４４．１ｋＨＺ）のデルタシグマ変調を行い、１ビット
のビットストリームを呈するデジタル信号（ＤＳＤ信
号）に変調し、このＤＳＤ信号をそのまま記録あるいは
伝送し、ＤＳＤ信号を１ビットＤ／Ａ変換器でアナログ
信号として再生する方式が採用されている。
質記録再生のオーディオ規格の１つとしてＳＡＣＤ（Su
per Audio CD）がある。これには、ＤＳＤ（Direct Str
eam Digital）方式と称され、オーディオ信号等のアナ
ログ信号に対してサンプリング周波数６４ｆｓ（ｆｓ＝
４４．１ｋＨＺ）のデルタシグマ変調を行い、１ビット
のビットストリームを呈するデジタル信号（ＤＳＤ信
号）に変調し、このＤＳＤ信号をそのまま記録あるいは
伝送し、ＤＳＤ信号を１ビットＤ／Ａ変換器でアナログ
信号として再生する方式が採用されている。
【０００３】図１４に、ＤＳＤ信号をＤ／Ａ変換するオ
ーソドックスな方法を示す。これは、２レベルの１ビッ
トＤ／Ａ変換器１４１でアナログに変換後、アナログフ
ィルタ１４２にてＤＳＤ信号に録音時に加わったデルタ
シグマ変調の高域量子化雑音を除去するものである。し
かしながら、６４ｆｓ＝２．８２２４ＭＨｚであること
から分かるように、この高周波雑音はオペアンプを用い
たアクティブフィルタで構成されたＬＰＦ（低域通過フ
ィルタ）で除去することは、ＳＮ比やダイナミック・レ
ンジ、全高調波ひずみ率などを悪化させる。そこで、こ
の方式では、アナログフィルタ１４２として、アクティ
ブフィルタは使用されず、抵抗、コンデンサ、コイルな
どの受動素子から構成されるパッシブフィルタが用いら
れている。
ーソドックスな方法を示す。これは、２レベルの１ビッ
トＤ／Ａ変換器１４１でアナログに変換後、アナログフ
ィルタ１４２にてＤＳＤ信号に録音時に加わったデルタ
シグマ変調の高域量子化雑音を除去するものである。し
かしながら、６４ｆｓ＝２．８２２４ＭＨｚであること
から分かるように、この高周波雑音はオペアンプを用い
たアクティブフィルタで構成されたＬＰＦ（低域通過フ
ィルタ）で除去することは、ＳＮ比やダイナミック・レ
ンジ、全高調波ひずみ率などを悪化させる。そこで、こ
の方式では、アナログフィルタ１４２として、アクティ
ブフィルタは使用されず、抵抗、コンデンサ、コイルな
どの受動素子から構成されるパッシブフィルタが用いら
れている。
【０００４】この方式の問題点は、パッシブフィルタ回
路の基板上の面積が大きく、重量が重いこと、素子特性
の温度変化、経時変化、さらに低価格化に不利であるこ
と、基板面積が大きいことはアナログ性能が外乱ノイズ
の影響を受けやすいことなどである。
路の基板上の面積が大きく、重量が重いこと、素子特性
の温度変化、経時変化、さらに低価格化に不利であるこ
と、基板面積が大きいことはアナログ性能が外乱ノイズ
の影響を受けやすいことなどである。
【０００５】図１５に示すものは、公山邦彦、河合一共
著の「最もシンプルで，最も高精度を実現したＤ／Ａデ
バイス ＤＳＤ→Analogコンバータ バーブラウンＤＳ
Ｐ−１７００デバイス」、「ラジオ技術」１９９９年１
１月号、ｐｐ．１３５−１４０で発表されたＤＳＤ信号
をＤ／Ａ変換するために開発されたＤＳＤ−１７００デ
バイスのアナログＦＩＲフィルタ（または、トランスバ
ーサルフィルタとも呼ばれる。）の基本構成である。
著の「最もシンプルで，最も高精度を実現したＤ／Ａデ
バイス ＤＳＤ→Analogコンバータ バーブラウンＤＳ
Ｐ−１７００デバイス」、「ラジオ技術」１９９９年１
１月号、ｐｐ．１３５−１４０で発表されたＤＳＤ信号
をＤ／Ａ変換するために開発されたＤＳＤ−１７００デ
バイスのアナログＦＩＲフィルタ（または、トランスバ
ーサルフィルタとも呼ばれる。）の基本構成である。
【０００６】この方式では、図１４に示す従来例１の問
題点のいくつかを解決する手法を提供している。従来例
１で問題であったパッシブフィルタでＤＳＤ信号に録音
時に加わったデルタシグマ変調の高域量子化雑音を除去
するのでなく、半導体チップ上でＤ／Ａ変換と同時にフ
ィルタリングを行う点が改善されている。
題点のいくつかを解決する手法を提供している。従来例
１で問題であったパッシブフィルタでＤＳＤ信号に録音
時に加わったデルタシグマ変調の高域量子化雑音を除去
するのでなく、半導体チップ上でＤ／Ａ変換と同時にフ
ィルタリングを行う点が改善されている。
【０００７】この方式ではＤＳＤ信号をサンプリング周
期Ｔ（Ｔ＝１／（６４ｆｓ））でシフトレジスタ１５１
に送りこみ、そのシフトレジスタ１５１の出力を重み付
けされた抵抗Ｒ0〜ＲM-1からなる抵抗ネットワーク１５
２に入力し、すべてのタップの抵抗Ｒ0〜ＲM-1からの電
流を加算することで、アナログＦＩＲフィルタを構成し
ている。
期Ｔ（Ｔ＝１／（６４ｆｓ））でシフトレジスタ１５１
に送りこみ、そのシフトレジスタ１５１の出力を重み付
けされた抵抗Ｒ0〜ＲM-1からなる抵抗ネットワーク１５
２に入力し、すべてのタップの抵抗Ｒ0〜ＲM-1からの電
流を加算することで、アナログＦＩＲフィルタを構成し
ている。
【０００８】この方式は、従来例１のパッシブフィルタ
でなく、オペアンプを用いた低域動作のローパスフィル
タをＤ／Ａ変換後に使用できる長所がある。
でなく、オペアンプを用いた低域動作のローパスフィル
タをＤ／Ａ変換後に使用できる長所がある。
【０００９】
【発明が解決しようとする課題】しかしながら、図１５
に示す従来例２の方式では、シフトレジスタ１５１の各
タップから重み付けされた各抵抗抵抗Ｒ0〜ＲM-1に入力
される端子の信号は、遅延されたデルタシグマ変調の高
域量子化雑音を有するＤＳＤ信号そのものであり、遅延
の異なるＤＳＤ信号間の干渉を抑えるために、電源間の
デカップリングコンデンサを多く使用するため、半導体
基板や電源ラインへのその高周波雑音の影響を与えてア
ナログ性能を低下させる恐れがある。
に示す従来例２の方式では、シフトレジスタ１５１の各
タップから重み付けされた各抵抗抵抗Ｒ0〜ＲM-1に入力
される端子の信号は、遅延されたデルタシグマ変調の高
域量子化雑音を有するＤＳＤ信号そのものであり、遅延
の異なるＤＳＤ信号間の干渉を抑えるために、電源間の
デカップリングコンデンサを多く使用するため、半導体
基板や電源ラインへのその高周波雑音の影響を与えてア
ナログ性能を低下させる恐れがある。
【００１０】また、ＦＩＲフィルタの係数が各抵抗Ｒ0
〜ＲM-1の重み付けであり、抵抗素子特性の温度変化、
経時変化、さらに、抵抗Ｒ0〜ＲM-1が基板からのノイズ
の影響を受けアナログ性能が影響を受けやすいことなど
は従来例１と同様であると考えられる。
〜ＲM-1の重み付けであり、抵抗素子特性の温度変化、
経時変化、さらに、抵抗Ｒ0〜ＲM-1が基板からのノイズ
の影響を受けアナログ性能が影響を受けやすいことなど
は従来例１と同様であると考えられる。
【００１１】従来例２の問題点をまとめると次の通りで
ある。
ある。
【００１２】第１の問題点は、アナログＦＩＲフィルタ
の係数はアナログの抵抗であり、温度変化、経時変化、
基板ノイズなどの影響を受けるため、フィルタ特性の個
体差や環境による変動が発生することである。
の係数はアナログの抵抗であり、温度変化、経時変化、
基板ノイズなどの影響を受けるため、フィルタ特性の個
体差や環境による変動が発生することである。
【００１３】第２の問題点は、アナログＦＩＲフィルタ
のシフトレジスタの出力は、アナログＦＩＲフィルタの
各タップの入力電圧となるが、この点では、単なる遅延
したＤＳＤ信号そのものであり、各タップの電流加算ま
でデルタシグマ信号の高周波雑音がそのまま存在するこ
とである。
のシフトレジスタの出力は、アナログＦＩＲフィルタの
各タップの入力電圧となるが、この点では、単なる遅延
したＤＳＤ信号そのものであり、各タップの電流加算ま
でデルタシグマ信号の高周波雑音がそのまま存在するこ
とである。
【００１４】第３の問題点は、ＳＡＣＤでは、ＤＳＤ信
号のみならず、サンプリング周波数ｆｓ＝４４．１ｋＨ
ｚ／１６ｂｉｔのＣＤ再生も必須である。ＣＤ再生は最
近マルチレベルのＤ／Ａ変換器による再生が行われてお
り、アナログＦＩＲフィルタのよる方法ではＤ／Ａ変換
器が全くＣＤ再生用のものとは異なることである。
号のみならず、サンプリング周波数ｆｓ＝４４．１ｋＨ
ｚ／１６ｂｉｔのＣＤ再生も必須である。ＣＤ再生は最
近マルチレベルのＤ／Ａ変換器による再生が行われてお
り、アナログＦＩＲフィルタのよる方法ではＤ／Ａ変換
器が全くＣＤ再生用のものとは異なることである。
【００１５】本発明の目的は、上記第１乃至第３の問題
点を解決することである。
点を解決することである。
【００１６】
【課題を解決するための手段】本発明の１ビットＤ／Ａ
変換器は、３次以上のデルタシグマ変調された１ビット
のデジタル信号を入力とし、当該デジタル信号の帯域外
のデルタシグマ変調雑音を低減する総和がｍ（３以上の
整数）以下の整数係数を持つＦＩＲ型の低域通過デジタ
ルフィルタと、上記低域通過デジタルフィルタの出力を
アナログ信号に変換するｍレベルのマルチレベルＤ／Ａ
変換器とを備えることを特徴とする。
変換器は、３次以上のデルタシグマ変調された１ビット
のデジタル信号を入力とし、当該デジタル信号の帯域外
のデルタシグマ変調雑音を低減する総和がｍ（３以上の
整数）以下の整数係数を持つＦＩＲ型の低域通過デジタ
ルフィルタと、上記低域通過デジタルフィルタの出力を
アナログ信号に変換するｍレベルのマルチレベルＤ／Ａ
変換器とを備えることを特徴とする。
【００１７】また、本発明の１ビットＤ／Ａ変換器は、
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、ｍレベルのマルチレベルＤ／Ａ変換器の複数個とを
備え、上記低域通過デジタルフィルタの出力を上記複数
個のマルチレベルＤ／Ａ変換器を用いてＤ／Ａ変換する
ことを特徴とすることが好ましい。
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、ｍレベルのマルチレベルＤ／Ａ変換器の複数個とを
備え、上記低域通過デジタルフィルタの出力を上記複数
個のマルチレベルＤ／Ａ変換器を用いてＤ／Ａ変換する
ことを特徴とすることが好ましい。
【００１８】また、本発明の１ビットＤ／Ａ変換器は、
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、上記低域通過デジタルフィルタの出力をアナログ信
号に変換するｍレベルの第１のマルチレベルＤ／Ａ変換
器と、上記低域通過デジタルフィルタの出力の相補出力
をアナログ信号に変換するｍレベルの第２のマルチレベ
ルＤ／Ａ変換器と、上記第１、第２のマルチレベルＤ／
Ａ変換器の出力を入力し、これらを差動増幅して出力す
る差動増幅器とを備えることも好ましい。
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、上記低域通過デジタルフィルタの出力をアナログ信
号に変換するｍレベルの第１のマルチレベルＤ／Ａ変換
器と、上記低域通過デジタルフィルタの出力の相補出力
をアナログ信号に変換するｍレベルの第２のマルチレベ
ルＤ／Ａ変換器と、上記第１、第２のマルチレベルＤ／
Ａ変換器の出力を入力し、これらを差動増幅して出力す
る差動増幅器とを備えることも好ましい。
【００１９】また、本発明の１ビットＤ／Ａ変換器は、
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、上記低域通過デジタルフィルタの出力のレベルを分
割して整数レベルの第１、第２の信号に変換する分割器
と、上記第１の信号をアナログ信号に変換する上記第１
の信号の取り得るレベル以上のレベルの第１のマルチレ
ベルＤ／Ａ変換器と、上記第２の信号をアナログ信号に
変換する上記第２の信号の取り得るレベル以上のレベル
の第２のマルチレベルＤ／Ａ変換器と、上記第１の信号
の相補信号をアナログ信号に変換する第１の信号の取り
得るレベル以上のレベルの第３のマルチレベルＤ／Ａ変
換器と、 上記第２の信号の相補信号をアナログ信号に
変換する上記第２の信号の取り得るレベル以上のレベル
の第４のマルチレベルＤ／Ａ変換器と、上記第１のマル
チレベルＤ／Ａ変換器の出力と、上記第２のマルチレベ
ルＤ／Ａ変換器の出力との加算値を正の入力端子に受
け、上記第３のマルチレベルＤ／Ａ変換器の出力と、上
記第４のマルチレベルＤ／Ａ変換器の出力との加算値を
負の入力端子に受けて、上記正の入力端子に受ける信号
と上記負の入力端子に受ける信号との差動増幅を行う差
動増幅器とを備えることも好ましい。
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、上記低域通過デジタルフィルタの出力のレベルを分
割して整数レベルの第１、第２の信号に変換する分割器
と、上記第１の信号をアナログ信号に変換する上記第１
の信号の取り得るレベル以上のレベルの第１のマルチレ
ベルＤ／Ａ変換器と、上記第２の信号をアナログ信号に
変換する上記第２の信号の取り得るレベル以上のレベル
の第２のマルチレベルＤ／Ａ変換器と、上記第１の信号
の相補信号をアナログ信号に変換する第１の信号の取り
得るレベル以上のレベルの第３のマルチレベルＤ／Ａ変
換器と、 上記第２の信号の相補信号をアナログ信号に
変換する上記第２の信号の取り得るレベル以上のレベル
の第４のマルチレベルＤ／Ａ変換器と、上記第１のマル
チレベルＤ／Ａ変換器の出力と、上記第２のマルチレベ
ルＤ／Ａ変換器の出力との加算値を正の入力端子に受
け、上記第３のマルチレベルＤ／Ａ変換器の出力と、上
記第４のマルチレベルＤ／Ａ変換器の出力との加算値を
負の入力端子に受けて、上記正の入力端子に受ける信号
と上記負の入力端子に受ける信号との差動増幅を行う差
動増幅器とを備えることも好ましい。
【００２０】また、本発明の１ビットＤ／Ａ変換器は、
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、上記低域通過デジタルフィルタの出力のレベルを分
割して整数レベルの第１、第２の信号に変換する分割器
と、上記第１の信号をアナログ信号に変換する上記第１
の信号の取り得るレベル以上のレベルの第１のマルチレ
ベルＤ／Ａ変換器と、上記第２の信号をアナログ信号に
変換する上記第２の信号の取り得るレベル以上のレベル
の第２のマルチレベルＤ／Ａ変換器と、上記第１の信号
の相補信号をアナログ信号に変換する上記第１の信号の
取り得るレベル以上のレベルの第３のマルチレベルＤ／
Ａ変換器と、上記第２の信号の相補信号をアナログ信号
に変換する上記第２の信号の取り得るレベル以上のレベ
ルの第４のマルチレベルＤ／Ａ変換器と、上記第１のマ
ルチレベルＤ／Ａ変換器の出力を正の入力端子に受け、
上記第３のマルチレベルＤ／Ａ変換器の出力を負の入力
端子に受け、上記正の入力端子に受ける信号と上記負の
入力端子に受ける信号との差動増幅を行う第１の差動増
幅器と、上記第２のマルチレベルＤ／Ａ変換器の出力を
負の入力端子に受け、上記第４のマルチレベルＤ／Ａ変
換器の出力を正の入力端子に受け、上記正の入力端子に
受ける信号と上記負の入力端子に受ける信号との差動増
幅を行う第２の差動増幅器と、上記第１の差動増幅器の
出力を正の入力端子に受け、上記第２の差動増幅器の出
力を負の入力端子に受け、上記正の入力端子に受ける信
号と上記負の入力端子に受ける信号との差動増幅を行う
第３の差動増幅器とを備えることも好ましい。
３次以上のデルタシグマ変調された１ビットのデジタル
信号を入力とし、当該デジタル信号の帯域外のデルタシ
グマ変調雑音を低減する総和がｍ（３以上の整数）以下
の整数係数を持つＦＩＲ型の低域通過デジタルフィルタ
と、上記低域通過デジタルフィルタの出力のレベルを分
割して整数レベルの第１、第２の信号に変換する分割器
と、上記第１の信号をアナログ信号に変換する上記第１
の信号の取り得るレベル以上のレベルの第１のマルチレ
ベルＤ／Ａ変換器と、上記第２の信号をアナログ信号に
変換する上記第２の信号の取り得るレベル以上のレベル
の第２のマルチレベルＤ／Ａ変換器と、上記第１の信号
の相補信号をアナログ信号に変換する上記第１の信号の
取り得るレベル以上のレベルの第３のマルチレベルＤ／
Ａ変換器と、上記第２の信号の相補信号をアナログ信号
に変換する上記第２の信号の取り得るレベル以上のレベ
ルの第４のマルチレベルＤ／Ａ変換器と、上記第１のマ
ルチレベルＤ／Ａ変換器の出力を正の入力端子に受け、
上記第３のマルチレベルＤ／Ａ変換器の出力を負の入力
端子に受け、上記正の入力端子に受ける信号と上記負の
入力端子に受ける信号との差動増幅を行う第１の差動増
幅器と、上記第２のマルチレベルＤ／Ａ変換器の出力を
負の入力端子に受け、上記第４のマルチレベルＤ／Ａ変
換器の出力を正の入力端子に受け、上記正の入力端子に
受ける信号と上記負の入力端子に受ける信号との差動増
幅を行う第２の差動増幅器と、上記第１の差動増幅器の
出力を正の入力端子に受け、上記第２の差動増幅器の出
力を負の入力端子に受け、上記正の入力端子に受ける信
号と上記負の入力端子に受ける信号との差動増幅を行う
第３の差動増幅器とを備えることも好ましい。
【００２１】上記分割器は、上記低域通過デジタルフィ
ルタの出力のレベルを互いに均等または略均等な整数レ
ベルの上記第１、第２の信号に分割することも好まし
い。
ルタの出力のレベルを互いに均等または略均等な整数レ
ベルの上記第１、第２の信号に分割することも好まし
い。
【００２２】上記マルチレベルＤ／Ａ変換器はダイナミ
ックエレメントマッチング方式のマルチレベルＤ／Ａ変
換器であることも好ましい。
ックエレメントマッチング方式のマルチレベルＤ／Ａ変
換器であることも好ましい。
【００２３】上記低域通過デジタルフィルタは、対称型
整数係数を持つ直線位相ＦＩＲ型の低域通過デジタルフ
ィルタであることも好ましい。
整数係数を持つ直線位相ＦＩＲ型の低域通過デジタルフ
ィルタであることも好ましい。
【００２４】以上の構成により、上記デジタル信号、例
えば、ＤＳＤ信号のもつデルタシグマ信号の高周波雑音
を、ＤＳＤ信号のサンプリング周波数と同じ周波数（６
４ｆｓ）で動作するＦＩＲ型の低域通過デジタルフィル
タにて除去する。これにより、アナログフィルタではな
いので、第１の問題点であるフィルタ特性の個体ばらつ
きや外部環境の影響を抑えることができる。同時に低域
通過デジタルフィルタにより高周波雑音を低減している
ため、アナログＦＩＲフィルタの第２の問題点も抑制さ
れる。すなわち、マルチレベルＤ／Ａ変換器には、低域
通過デジタルフィルタにより高周波雑音を低減したデジ
タル信号が与えられ、高周波雑音を含んだＤＳＤ信号が
直接与えられることがなく、マルチレベルＤ／Ａ変換器
の各ローカルＤ／Ａ変換器の出力の積和出力では、アナ
ログＦＩＲフィルタにおいて問題となった抵抗網での遅
延の異なるＤＳＤ信号間の干渉による悪影響が抑えられ
ている。
えば、ＤＳＤ信号のもつデルタシグマ信号の高周波雑音
を、ＤＳＤ信号のサンプリング周波数と同じ周波数（６
４ｆｓ）で動作するＦＩＲ型の低域通過デジタルフィル
タにて除去する。これにより、アナログフィルタではな
いので、第１の問題点であるフィルタ特性の個体ばらつ
きや外部環境の影響を抑えることができる。同時に低域
通過デジタルフィルタにより高周波雑音を低減している
ため、アナログＦＩＲフィルタの第２の問題点も抑制さ
れる。すなわち、マルチレベルＤ／Ａ変換器には、低域
通過デジタルフィルタにより高周波雑音を低減したデジ
タル信号が与えられ、高周波雑音を含んだＤＳＤ信号が
直接与えられることがなく、マルチレベルＤ／Ａ変換器
の各ローカルＤ／Ａ変換器の出力の積和出力では、アナ
ログＦＩＲフィルタにおいて問題となった抵抗網での遅
延の異なるＤＳＤ信号間の干渉による悪影響が抑えられ
ている。
【００２５】ＦＩＲフィルタ係数を簡単な正整数とする
ことにより、低域通過デジタルフィルタの出力が必ずあ
る範囲の正整数になるように構成できるる。これによ
り、デジタルフィルタ演算による丸め誤差もなくなるた
め、フィルタ演算により付け加わる再量子化雑音がゼロ
というＳＮ比やダイナミック・レンジ面では理想的なフ
ィルタとなる。
ことにより、低域通過デジタルフィルタの出力が必ずあ
る範囲の正整数になるように構成できるる。これによ
り、デジタルフィルタ演算による丸め誤差もなくなるた
め、フィルタ演算により付け加わる再量子化雑音がゼロ
というＳＮ比やダイナミック・レンジ面では理想的なフ
ィルタとなる。
【００２６】整数係数のＦＩＲ型の低域通過フィルタの
後段にマルチレベルＤ／Ａ変換器を接続し、低域通過フ
ィルタの出力信号をＤ／Ａ変換する。マルチレベルＤ／
Ａ変換器にすれば、ＣＤ再生にもＤ／Ａ変換器を共用す
ることができ、第３の問題点が解消できる。
後段にマルチレベルＤ／Ａ変換器を接続し、低域通過フ
ィルタの出力信号をＤ／Ａ変換する。マルチレベルＤ／
Ａ変換器にすれば、ＣＤ再生にもＤ／Ａ変換器を共用す
ることができ、第３の問題点が解消できる。
【００２７】さらにマルチレベルのＤ／Ａ変換器には、
ダイナミックエレメントマッチング方式のものを用いる
ことにより、レベル間のミスマッチを解消することがで
きる。
ダイナミックエレメントマッチング方式のものを用いる
ことにより、レベル間のミスマッチを解消することがで
きる。
【００２８】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を実施例に基づき詳細に説明する。
の実施の形態を実施例に基づき詳細に説明する。
【００２９】本発明の第１の実施例の１ビットＤ／Ａ変
換器について説明する。図１は本例の構成を示すブロッ
ク図であり、まず、同図を参照しながら本例の構成につ
いて説明する。本例の１ビットＤ／Ａ変換器は、整数係
数を有するＦＩＲ（Finite Impulse Response）型の低
域通過デジタルフィルタ１と、ダイナミックエレメント
マッチング方式のマルチレベルＤ／Ａ変換器２とからな
る。
換器について説明する。図１は本例の構成を示すブロッ
ク図であり、まず、同図を参照しながら本例の構成につ
いて説明する。本例の１ビットＤ／Ａ変換器は、整数係
数を有するＦＩＲ（Finite Impulse Response）型の低
域通過デジタルフィルタ１と、ダイナミックエレメント
マッチング方式のマルチレベルＤ／Ａ変換器２とからな
る。
【００３０】低域通過デジタルフィルタ１は、デジタル
信号Ｘを入力信号としてある。これは、例えば、ＤＳＤ
（Direct Stream Digital）信号であり、オーディオ信
号等のアナログ信号に対してサンプリング周波数６４ｆ
ｓ（ｆｓ＝４４．１ｋＨＺ）のデルタシグマ変調された
１ビットのビットストリームを呈する。低域通過デジタ
ルフィルタ１は、デルタシグマ変調により得られたデジ
タル信号Ｘのもつ高周波雑音を減衰し、デジタル信号Ｙ
を発生する。
信号Ｘを入力信号としてある。これは、例えば、ＤＳＤ
（Direct Stream Digital）信号であり、オーディオ信
号等のアナログ信号に対してサンプリング周波数６４ｆ
ｓ（ｆｓ＝４４．１ｋＨＺ）のデルタシグマ変調された
１ビットのビットストリームを呈する。低域通過デジタ
ルフィルタ１は、デルタシグマ変調により得られたデジ
タル信号Ｘのもつ高周波雑音を減衰し、デジタル信号Ｙ
を発生する。
【００３１】低域通過デジタルフィルタ１は、例えば、
図２に示されるように、Ｍ−１個の１ビット分のレジス
タＲｅ1、Ｒｅ2、Ｒｅ3、Ｒｅ4、・・・、ＲｅM-1を有
するシフトレジスタ１Ａと、Ｍ個の乗算器Ｍ0、Ｍ1、Ｍ
2、Ｍ3、Ｍ4、・・・、ＭM-1と、乗算器Ｍ0、Ｍ1、
Ｍ2、Ｍ3、Ｍ4、・・・、ＭM-1の出力を加算する加算器
１Ｂとからなる。シフトレジスタ１Ａは、入力されるデ
ジタル信号Ｘをサンプリング周期Ｔ（Ｔ＝１／（６４ｆ
ｓ））で最前段のレジスタＲｅ1から最後段のレジスタ
ＲｅM-1へと順次シフトする。サンプリング周期Ｔ毎に
乗算器Ｍ0、Ｍ1、Ｍ2、Ｍ3、Ｍ4、・・・、ＭM-1によ
り、最前段のレジスタＲｅ1の入力端子、レジスタＲ
ｅ1、Ｒｅ2、Ｒｅ3、Ｒｅ4、・・・、ＲｅM-1の出力端
子からの出力にそれぞれ所定の整数係数Ａ0、Ａ1、
Ａ2、Ａ3、Ａ4、・・・、ＡM-1を乗算し、加算器１Ｂに
てこの乗算結果の総和をとることにより、ＦＩＲフィル
タの積和演算が実行され、デジタル信号Ｙが生成され
る。
図２に示されるように、Ｍ−１個の１ビット分のレジス
タＲｅ1、Ｒｅ2、Ｒｅ3、Ｒｅ4、・・・、ＲｅM-1を有
するシフトレジスタ１Ａと、Ｍ個の乗算器Ｍ0、Ｍ1、Ｍ
2、Ｍ3、Ｍ4、・・・、ＭM-1と、乗算器Ｍ0、Ｍ1、
Ｍ2、Ｍ3、Ｍ4、・・・、ＭM-1の出力を加算する加算器
１Ｂとからなる。シフトレジスタ１Ａは、入力されるデ
ジタル信号Ｘをサンプリング周期Ｔ（Ｔ＝１／（６４ｆ
ｓ））で最前段のレジスタＲｅ1から最後段のレジスタ
ＲｅM-1へと順次シフトする。サンプリング周期Ｔ毎に
乗算器Ｍ0、Ｍ1、Ｍ2、Ｍ3、Ｍ4、・・・、ＭM-1によ
り、最前段のレジスタＲｅ1の入力端子、レジスタＲ
ｅ1、Ｒｅ2、Ｒｅ3、Ｒｅ4、・・・、ＲｅM-1の出力端
子からの出力にそれぞれ所定の整数係数Ａ0、Ａ1、
Ａ2、Ａ3、Ａ4、・・・、ＡM-1を乗算し、加算器１Ｂに
てこの乗算結果の総和をとることにより、ＦＩＲフィル
タの積和演算が実行され、デジタル信号Ｙが生成され
る。
【００３２】デジタル信号Ｘは１ビットコード、すなわ
ち、０か１の整数であり、低域通過デジタルフィルタ１
の係数も正整数なので、その積和演算結果であるデジタ
ル信号Ｙはやはり正整数となる。デジタル信号Ｙはバイ
ナリーコード、すなわち、マルチレベルコードとなる。
補足説明をしておくと、１ビットのコードは、量子化レ
ベル表現で２レベルであるが、通常デジタル信号Ｙは数
レベルから数十レベルである。その量子化レベルは、ｎ
ビットを用いて、２nと表現されるが、この時ｎが必ず
しも正整数とならないので（例えば、２４＝２n、ｎ＝
４．５８４９６）、何ビットと言わず、何レベルと表現
することになる。
ち、０か１の整数であり、低域通過デジタルフィルタ１
の係数も正整数なので、その積和演算結果であるデジタ
ル信号Ｙはやはり正整数となる。デジタル信号Ｙはバイ
ナリーコード、すなわち、マルチレベルコードとなる。
補足説明をしておくと、１ビットのコードは、量子化レ
ベル表現で２レベルであるが、通常デジタル信号Ｙは数
レベルから数十レベルである。その量子化レベルは、ｎ
ビットを用いて、２nと表現されるが、この時ｎが必ず
しも正整数とならないので（例えば、２４＝２n、ｎ＝
４．５８４９６）、何ビットと言わず、何レベルと表現
することになる。
【００３３】また、デジタル信号Ｙの取り得るレベル
は、整数係数Ａ0、Ａ1、Ａ2、Ａ3、Ａ 4、・・・、ＡM-1
の総和に等しく、少なくともマルチレベルＤ／Ａ変換器
２のレベル数ｍ以下となるように整数係数は定められ
る。
は、整数係数Ａ0、Ａ1、Ａ2、Ａ3、Ａ 4、・・・、ＡM-1
の総和に等しく、少なくともマルチレベルＤ／Ａ変換器
２のレベル数ｍ以下となるように整数係数は定められ
る。
【００３４】マルチレベルＤ／Ａ変換器２は、そのレベ
ル数ｍを２３、すなわち２３レベルとすれば、図３に示
すように構成される。サーモメータコード変換器２Ａ
は、バイナリーコードのデジタル信号Ｙの表すレベルを
単位量、例えば、“１”の数で示すサーモメータコード
に変換する。例えば、サーモメータコード変換器２Ａの
８レベル分の出力をＳＢ１、ＳＢ２、・・・、ＳＢ８と
し、８レベル分のバイナリーコードを下位からＢ０、Ｂ
１、Ｂ３とすると、図４に示すように、バイナリーコー
ド００１、０１０、・・・、１１１に対しては、出力Ｓ
Ｂ１、ＳＢ２、・・・ＳＢ８を順次“１”とする。
ル数ｍを２３、すなわち２３レベルとすれば、図３に示
すように構成される。サーモメータコード変換器２Ａ
は、バイナリーコードのデジタル信号Ｙの表すレベルを
単位量、例えば、“１”の数で示すサーモメータコード
に変換する。例えば、サーモメータコード変換器２Ａの
８レベル分の出力をＳＢ１、ＳＢ２、・・・、ＳＢ８と
し、８レベル分のバイナリーコードを下位からＢ０、Ｂ
１、Ｂ３とすると、図４に示すように、バイナリーコー
ド００１、０１０、・・・、１１１に対しては、出力Ｓ
Ｂ１、ＳＢ２、・・・ＳＢ８を順次“１”とする。
【００３５】２４個のローカルＤ／Ａ変換器（以下、Ｌ
ＤＡＣ）０１、０２、０３、０３、０４、・・・、２４
は、それぞれ１ビットのＤ／Ａ変換器であり、例えば等
価な重付けの抵抗あるいは容量素子を備え、サーモメー
タコードの“１”が割り当てられることによりこれらに
所定の電流を供給し、アナログ信号を発生する。
ＤＡＣ）０１、０２、０３、０３、０４、・・・、２４
は、それぞれ１ビットのＤ／Ａ変換器であり、例えば等
価な重付けの抵抗あるいは容量素子を備え、サーモメー
タコードの“１”が割り当てられることによりこれらに
所定の電流を供給し、アナログ信号を発生する。
【００３６】ダイナミックエレメントマッチング変換器
２Ｂは、サーモメータコード変換器２Ａのサーモメータ
コードの“１”、“０”を所定の順でＬＤＡＣ０１、０
２、０３、０３、０４、・・・、２４に割り当てるもの
である。例えば、図５に示すように、サンプリング周期
ＴをＴ／８の周期に分割し、すなわち、周期Ｔ／８のク
ロックに従ってサーモメータコードの“１”を割り当て
るＬＤＡＣ（図５において黒塗りされているＬＤＡＣ）
をずらしていく。図５のサンプリング周期１−Ｔでは、
デジタル信号Ｙの表すレベル、すなわち、サーモメータ
コードのレベルとしては８が与えられており、クロック
周期１では、ＬＤＡＣ０１、ＬＤＡＣ０４、ＬＤＡＣ０
７、ＬＤＡＣ１０、ＬＤＡＣ１３、ＬＤＡＣ１６、ＬＤ
ＡＣ１９、ＬＤＡＣ２２にサーモメータコードの“１”
が割り当てられている。次のクロック周期２では、ＬＤ
ＡＣ０１に代わりにＬＤＡＣ０２が割り当てられ、次の
クロック周期３では、ＬＤＡＣ０４に代わりにＬＤＡＣ
０５が割り当てられ、次のクロック周期４では、ＬＤＡ
Ｃ０７に代わりにＬＤＡＣ０８が割り当てられられる。
このようにクロック周期毎にＬＤＡＣ０１、ＬＤＡＣ０
４、ＬＤＡＣ０７、ＬＤＡＣ１０、ＬＤＡＣ１３、ＬＤ
ＡＣ１６、ＬＤＡＣ１９、ＬＤＡＣ２２が順にそれぞれ
に割り当てられていたものがその次のＬＤＡＣに割り当
てられ、以降同様の順序でＬＤＡＣ０１、０２、０３、
０３、０４〜２４が循環的に使用される。これにより、
各ＬＤＡＣの特性の平均化がなされ、低歪率や高ダイナ
ミック・レンジが達成可能となる。
２Ｂは、サーモメータコード変換器２Ａのサーモメータ
コードの“１”、“０”を所定の順でＬＤＡＣ０１、０
２、０３、０３、０４、・・・、２４に割り当てるもの
である。例えば、図５に示すように、サンプリング周期
ＴをＴ／８の周期に分割し、すなわち、周期Ｔ／８のク
ロックに従ってサーモメータコードの“１”を割り当て
るＬＤＡＣ（図５において黒塗りされているＬＤＡＣ）
をずらしていく。図５のサンプリング周期１−Ｔでは、
デジタル信号Ｙの表すレベル、すなわち、サーモメータ
コードのレベルとしては８が与えられており、クロック
周期１では、ＬＤＡＣ０１、ＬＤＡＣ０４、ＬＤＡＣ０
７、ＬＤＡＣ１０、ＬＤＡＣ１３、ＬＤＡＣ１６、ＬＤ
ＡＣ１９、ＬＤＡＣ２２にサーモメータコードの“１”
が割り当てられている。次のクロック周期２では、ＬＤ
ＡＣ０１に代わりにＬＤＡＣ０２が割り当てられ、次の
クロック周期３では、ＬＤＡＣ０４に代わりにＬＤＡＣ
０５が割り当てられ、次のクロック周期４では、ＬＤＡ
Ｃ０７に代わりにＬＤＡＣ０８が割り当てられられる。
このようにクロック周期毎にＬＤＡＣ０１、ＬＤＡＣ０
４、ＬＤＡＣ０７、ＬＤＡＣ１０、ＬＤＡＣ１３、ＬＤ
ＡＣ１６、ＬＤＡＣ１９、ＬＤＡＣ２２が順にそれぞれ
に割り当てられていたものがその次のＬＤＡＣに割り当
てられ、以降同様の順序でＬＤＡＣ０１、０２、０３、
０３、０４〜２４が循環的に使用される。これにより、
各ＬＤＡＣの特性の平均化がなされ、低歪率や高ダイナ
ミック・レンジが達成可能となる。
【００３７】加算器２ＣはＬＤＡＣ０１、０２、０３、
０３、０４、・・・、２４からの出力をアナログ加算す
るものであり、これからデジタル信号Ｘに対するアナロ
グ信号Ｚが得られる。
０３、０４、・・・、２４からの出力をアナログ加算す
るものであり、これからデジタル信号Ｘに対するアナロ
グ信号Ｚが得られる。
【００３８】なお、マルチレベルＤ／Ａ変化器は図３に
示すようなものに限らず、例えば特開２０００−２２８
６３０号公報では数種のダイナミックエレメントマッチ
ング方式のマルチレベルＤ／Ａ変化器が開示されてお
り、これらを用いても良い。
示すようなものに限らず、例えば特開２０００−２２８
６３０号公報では数種のダイナミックエレメントマッチ
ング方式のマルチレベルＤ／Ａ変化器が開示されてお
り、これらを用いても良い。
【００３９】次に本例の動作について説明する。図６の
（ａ）はデジタル信号Ｘのスペクトルを示してある。図
６の（ａ）に示すようにサンプリング周波数６４ｆｓの
半分の周波数３２ｆｓを中心に対称なスペクトルを有
し、ＤＳＤ信号等のデジタル信号Ｘでは、オーディオ信
号ａよりも高い、この周波数３２ｆｓを中心にデルタシ
グマ変調の量子化雑音ｑが集中している。最終的には量
子化雑音ｑを減衰し、アナログ信号Ｚを得ることによ
り、オーディオ信号ａの再生が成される。
（ａ）はデジタル信号Ｘのスペクトルを示してある。図
６の（ａ）に示すようにサンプリング周波数６４ｆｓの
半分の周波数３２ｆｓを中心に対称なスペクトルを有
し、ＤＳＤ信号等のデジタル信号Ｘでは、オーディオ信
号ａよりも高い、この周波数３２ｆｓを中心にデルタシ
グマ変調の量子化雑音ｑが集中している。最終的には量
子化雑音ｑを減衰し、アナログ信号Ｚを得ることによ
り、オーディオ信号ａの再生が成される。
【００４０】図６の（ｂ）は低域通過デジタルフィルタ
１のフィルタ特性を示してあり、図６の（ｃ）にマルチ
レベルＤ／Ａ変換器２からのアナログ信号Ｚのスペクト
ルを示してある。デジタル信号Ｘは、低域通過デジタル
フィルタ１を通すことにより、その量子化雑音ｑを大き
く減衰され、オーディオ信号ａの上の帯域外に残留量子
化雑音ｒｑが残る状態となる。この程度の残留量子化雑
音ｒｑは図示しないパッシブフィルタもしくはアクティ
ブフィルタで処理してもＳＮ比やダイナミック・レン
ジ、全高調波ひずみ率などの性能劣化をきたさず処理可
能である。
１のフィルタ特性を示してあり、図６の（ｃ）にマルチ
レベルＤ／Ａ変換器２からのアナログ信号Ｚのスペクト
ルを示してある。デジタル信号Ｘは、低域通過デジタル
フィルタ１を通すことにより、その量子化雑音ｑを大き
く減衰され、オーディオ信号ａの上の帯域外に残留量子
化雑音ｒｑが残る状態となる。この程度の残留量子化雑
音ｒｑは図示しないパッシブフィルタもしくはアクティ
ブフィルタで処理してもＳＮ比やダイナミック・レン
ジ、全高調波ひずみ率などの性能劣化をきたさず処理可
能である。
【００４１】低域通過デジタルフィルタ１は整数係数の
ＦＩＲ型のフィルタとしたため、デジタル信号Ｙはやは
り正整数のマルチレベルコードとなり、正整数係数の総
和を後段のマルチレベルＤ／Ａ変換器２のレベル数以下
となるように与えることにより、演算丸め誤差をなくす
ことができ、優れたＳＮ比やダイナミック・レンジ、全
高調波ひずみ率が得られる。
ＦＩＲ型のフィルタとしたため、デジタル信号Ｙはやは
り正整数のマルチレベルコードとなり、正整数係数の総
和を後段のマルチレベルＤ／Ａ変換器２のレベル数以下
となるように与えることにより、演算丸め誤差をなくす
ことができ、優れたＳＮ比やダイナミック・レンジ、全
高調波ひずみ率が得られる。
【００４２】低域通過デジタルフィルタ１のデジタル信
号ＹをマルチレベルＤ／Ａ変換器２によってＤ／Ａ変換
するため、このマルチレベルＤ／Ａ変換器２をＣＤ（Co
mpact Disc）に記録されているようなＰＣＭ（Pulse Co
ded Modulation）信号の再生にも共用することができ
る。例えば、図７（同図において上述の各図に示したも
のと同じ符号は上述の各図と同じ構成要素を示してお
り、以降に述べる各図においても同様に示す。）に示す
ように、ＣＤからのＰＣＭ信号を受けてデルタシグマ変
調を行うノイズシェーパ３を設け、ノイズシェーパ３か
らの出力と低域通過デジタルフィルタ１からの出力とを
選択的にマルチレベルＤ／Ａ変換器２に入力する構成と
すれば良い。ＤＳＤ信号の再生の他、ＣＤ規格のＰＣＭ
信号の再生をも必須とするＳＡＣＤ（Super Audio CD）
規格の再生装置にあっては特に回路の簡素化の面で有効
なものとなる。
号ＹをマルチレベルＤ／Ａ変換器２によってＤ／Ａ変換
するため、このマルチレベルＤ／Ａ変換器２をＣＤ（Co
mpact Disc）に記録されているようなＰＣＭ（Pulse Co
ded Modulation）信号の再生にも共用することができ
る。例えば、図７（同図において上述の各図に示したも
のと同じ符号は上述の各図と同じ構成要素を示してお
り、以降に述べる各図においても同様に示す。）に示す
ように、ＣＤからのＰＣＭ信号を受けてデルタシグマ変
調を行うノイズシェーパ３を設け、ノイズシェーパ３か
らの出力と低域通過デジタルフィルタ１からの出力とを
選択的にマルチレベルＤ／Ａ変換器２に入力する構成と
すれば良い。ＤＳＤ信号の再生の他、ＣＤ規格のＰＣＭ
信号の再生をも必須とするＳＡＣＤ（Super Audio CD）
規格の再生装置にあっては特に回路の簡素化の面で有効
なものとなる。
【００４３】次に本発明の第２の実施例の１ビットＤ／
Ａ変換器について説明する。上記第１の実施例では、低
域通過デジタルフィルタ１の正整数係数は特に左右対称
な係数としなかったが、本発明は左右対称（symmetri
c）な正整数係数を用いたものであっても良い。左右対
称な係数を用いたＦＩＲ型のフィルタはいわゆる直線位
相（linear phase）な周波数応答が実現され、群遅延
（group delay）が一定となる。図８に左右対称な係数
をもつ低域通過デジタルフィルタの構成を示す。２ｍ個
の１ビット分のレジスタＲｅ1、Ｒｅ2、Ｒｅ3、Ｒｅ4、
・・・、Ｒｅ2mを有するシフトレジスタ１Ｃと、２ｍ＋
１個の乗算器Ｍ-m、Ｍ-m+1、・・・、Ｍ-1、Ｍ0、Ｍ1、
・・・、Ｍm-1、Ｍmと、２ｍ＋１個の乗算器Ｍ-m、Ｍ
-m+1、・・・、Ｍ-1、Ｍ0、Ｍ1、・・・、Ｍm-1、Ｍmの
出力を加算する加算器１Ｄとからなる。シフトレジスタ
１Ｃは、入力されるデジタル信号Ｘをサンプリング周期
Ｔ（Ｔ＝１／（６４ｆｓ）で最前段のレジスタＲｅ1か
ら最後段のレジスタＲｅ2mへと順次シフトする。乗算器
Ｍ-m、Ｍ-m+1、・・・Ｍ-1、Ｍ0、Ｍ1、・・・、
Ｍm-1、Ｍmはそれぞれ、乗算器Ｍ0を中心として対称な
正整数係数ｈm、ｈm-1、・・・、ｈ1、ｈ0、ｈ1、・・
・、ｈm-1、ｈmを備える。乗算器Ｍ-m、Ｍ-m+1、・・・
Ｍ- 1、Ｍ0、Ｍ1、・・・、Ｍm-1、Ｍmはそれぞれ最前段
のレジスタＲｅ1の入力端子、レジスタＲｅ1、Ｒｅ2、
・・・、Ｒｅ2mの出力端子からの出力に所定の整数係数
ｈm、ｈm-1、・・・、ｈ-1、ｈ0、ｈ1、・・・ｈm-1、
ｈmを乗算し、加算器１Ｄにてこの乗算結果の総和をと
ることにより、ＦＩＲフィルタの積和演算が実行され、
デジタル信号Ｙを生成する。
Ａ変換器について説明する。上記第１の実施例では、低
域通過デジタルフィルタ１の正整数係数は特に左右対称
な係数としなかったが、本発明は左右対称（symmetri
c）な正整数係数を用いたものであっても良い。左右対
称な係数を用いたＦＩＲ型のフィルタはいわゆる直線位
相（linear phase）な周波数応答が実現され、群遅延
（group delay）が一定となる。図８に左右対称な係数
をもつ低域通過デジタルフィルタの構成を示す。２ｍ個
の１ビット分のレジスタＲｅ1、Ｒｅ2、Ｒｅ3、Ｒｅ4、
・・・、Ｒｅ2mを有するシフトレジスタ１Ｃと、２ｍ＋
１個の乗算器Ｍ-m、Ｍ-m+1、・・・、Ｍ-1、Ｍ0、Ｍ1、
・・・、Ｍm-1、Ｍmと、２ｍ＋１個の乗算器Ｍ-m、Ｍ
-m+1、・・・、Ｍ-1、Ｍ0、Ｍ1、・・・、Ｍm-1、Ｍmの
出力を加算する加算器１Ｄとからなる。シフトレジスタ
１Ｃは、入力されるデジタル信号Ｘをサンプリング周期
Ｔ（Ｔ＝１／（６４ｆｓ）で最前段のレジスタＲｅ1か
ら最後段のレジスタＲｅ2mへと順次シフトする。乗算器
Ｍ-m、Ｍ-m+1、・・・Ｍ-1、Ｍ0、Ｍ1、・・・、
Ｍm-1、Ｍmはそれぞれ、乗算器Ｍ0を中心として対称な
正整数係数ｈm、ｈm-1、・・・、ｈ1、ｈ0、ｈ1、・・
・、ｈm-1、ｈmを備える。乗算器Ｍ-m、Ｍ-m+1、・・・
Ｍ- 1、Ｍ0、Ｍ1、・・・、Ｍm-1、Ｍmはそれぞれ最前段
のレジスタＲｅ1の入力端子、レジスタＲｅ1、Ｒｅ2、
・・・、Ｒｅ2mの出力端子からの出力に所定の整数係数
ｈm、ｈm-1、・・・、ｈ-1、ｈ0、ｈ1、・・・ｈm-1、
ｈmを乗算し、加算器１Ｄにてこの乗算結果の総和をと
ることにより、ＦＩＲフィルタの積和演算が実行され、
デジタル信号Ｙを生成する。
【００４４】また、図９に簡単な左右対称な正整数係数
列の一例を示す。同図においては横軸を時間軸とし、縦
軸にサンプリング周期Ｔ毎に使用される係数値を示して
ある。以下の実施例では、特に低域通過デジタルフィル
タの係数が左右対称かどうか触れないが、一般的にＦＩ
Ｒ型のデジタルフィルタでは左右対称な係数を使用する
ことが多く、係数は左右対称なものとする。
列の一例を示す。同図においては横軸を時間軸とし、縦
軸にサンプリング周期Ｔ毎に使用される係数値を示して
ある。以下の実施例では、特に低域通過デジタルフィル
タの係数が左右対称かどうか触れないが、一般的にＦＩ
Ｒ型のデジタルフィルタでは左右対称な係数を使用する
ことが多く、係数は左右対称なものとする。
【００４５】本例では、左右対称な正整数係数を用いる
以外は上記第１の実施例と同様の構成のものであり、上
記第１の実施例と同様の作用、効果を奏する。
以外は上記第１の実施例と同様の構成のものであり、上
記第１の実施例と同様の作用、効果を奏する。
【００４６】次に本発明の第３の実施例の１ビットＤ／
Ａ変換器について説明する。上記第１の実施例では、１
つのダイナミックエレメントマッチング方式のマルチレ
ベルＤ／Ａ変換器を用いたが本発明はこれに限るもので
はない。本発明の第３の実施例は図１０に示すように、
低域通過デジタルフィルタ１のデジタル信号Ｙのレベル
を分割器４によって２つの正整数レベルのデジタル信号
Ｙ１、Ｙ２に分割し、２つのダイナミックエレメントマ
ッチング方式の第１、第２のマルチレベルＤ／Ａ変換器
５、６によってデジタル信号Ｙ１、Ｙ２をＤ／Ａ変換
し、これらの信号Ｚ１、Ｚ２を加算器７によって加算し
て最終的な出力となるアナログ信号Ｚとしたものであ
る。第１、第２のマルチレベルＤ／Ａ変換器５、６は上
記第１の実施例のマルチレベルＤ／Ａ変換器２と同様の
ものである。
Ａ変換器について説明する。上記第１の実施例では、１
つのダイナミックエレメントマッチング方式のマルチレ
ベルＤ／Ａ変換器を用いたが本発明はこれに限るもので
はない。本発明の第３の実施例は図１０に示すように、
低域通過デジタルフィルタ１のデジタル信号Ｙのレベル
を分割器４によって２つの正整数レベルのデジタル信号
Ｙ１、Ｙ２に分割し、２つのダイナミックエレメントマ
ッチング方式の第１、第２のマルチレベルＤ／Ａ変換器
５、６によってデジタル信号Ｙ１、Ｙ２をＤ／Ａ変換
し、これらの信号Ｚ１、Ｚ２を加算器７によって加算し
て最終的な出力となるアナログ信号Ｚとしたものであ
る。第１、第２のマルチレベルＤ／Ａ変換器５、６は上
記第１の実施例のマルチレベルＤ／Ａ変換器２と同様の
ものである。
【００４７】本例では、デジタル信号Ｙのレベルがデジ
タル信号Ｙ１、Ｙ２のレベルに分割されるが、デジタル
信号Ｙ１中の１レベルとデジタル信号Ｙ２中の１レベル
が同じ重みでＤ／Ａ変換されることが望ましい。したが
って、第１、第２のマルチレベルＤ／Ａ変換器５、６は
レベル数も構造も同一のものが良い。つまり、デジタル
信号Ｙ１、Ｙ２は同じレベルとなることが望ましい。し
かし、デジタル信号Ｙのレベル数が偶数の場合はデジタ
ル信号Ｙ１、Ｙ２に均等に分割可能であるが、デジタル
信号Ｙのレベル数が奇数の場合にはデジタル信号Ｙ１と
デジタル信号Ｙ２との最小のレベル差は１となり、同じ
にはならないが、デジタル信号Ｙ１とデジタル信号Ｙ２
とのレベル数の差が最小になるように分割することが好
ましい。分割器４は、デジタル信号Ｙのレベル数が偶数
の場合は、デジタル信号Ｙのバイナリーコードを下位側
にシフトしてデジタル信号Ｙ１、Ｙ２とし、デジタル信
号Ｙのレベル数が奇数の場合は、デジタル信号Ｙのバイ
ナリーコードを下位側にシフトしてデジタル信号Ｙ１、
Ｙ２のいずれか一方とし、シフト後の値にシフト処理に
よって切り捨てられたデジタル信号Ｙの最下位の“１”
を加えたものをデジタル信号Ｙ１、Ｙ２の他方とする。
切り捨てられたデジタル信号Ｙの最下位の“１”は、デ
ジタル信号Ｙ１、Ｙ２に交互に振り分けられる。
タル信号Ｙ１、Ｙ２のレベルに分割されるが、デジタル
信号Ｙ１中の１レベルとデジタル信号Ｙ２中の１レベル
が同じ重みでＤ／Ａ変換されることが望ましい。したが
って、第１、第２のマルチレベルＤ／Ａ変換器５、６は
レベル数も構造も同一のものが良い。つまり、デジタル
信号Ｙ１、Ｙ２は同じレベルとなることが望ましい。し
かし、デジタル信号Ｙのレベル数が偶数の場合はデジタ
ル信号Ｙ１、Ｙ２に均等に分割可能であるが、デジタル
信号Ｙのレベル数が奇数の場合にはデジタル信号Ｙ１と
デジタル信号Ｙ２との最小のレベル差は１となり、同じ
にはならないが、デジタル信号Ｙ１とデジタル信号Ｙ２
とのレベル数の差が最小になるように分割することが好
ましい。分割器４は、デジタル信号Ｙのレベル数が偶数
の場合は、デジタル信号Ｙのバイナリーコードを下位側
にシフトしてデジタル信号Ｙ１、Ｙ２とし、デジタル信
号Ｙのレベル数が奇数の場合は、デジタル信号Ｙのバイ
ナリーコードを下位側にシフトしてデジタル信号Ｙ１、
Ｙ２のいずれか一方とし、シフト後の値にシフト処理に
よって切り捨てられたデジタル信号Ｙの最下位の“１”
を加えたものをデジタル信号Ｙ１、Ｙ２の他方とする。
切り捨てられたデジタル信号Ｙの最下位の“１”は、デ
ジタル信号Ｙ１、Ｙ２に交互に振り分けられる。
【００４８】本例においても上記第１の実施例と同様の
作用、効果を奏する。また、本発明はデジタル信号Ｙを
レベル的に２つの信号に分割するものに限らず、特に詳
述しないが３つの信号に分割して３つのマルチレベルＤ
／Ａ変換器を用いる等、所望の複数のマルチレベルＤ／
Ａ変換器を用いても良い。
作用、効果を奏する。また、本発明はデジタル信号Ｙを
レベル的に２つの信号に分割するものに限らず、特に詳
述しないが３つの信号に分割して３つのマルチレベルＤ
／Ａ変換器を用いる等、所望の複数のマルチレベルＤ／
Ａ変換器を用いても良い。
【００４９】次に本発明の第４の実施例の１ビットＤ／
Ａ変換器について説明する。上記第２の実施例では、低
域通過デジタルフィルタ１のデジタル信号Ｙをレベル的
に分割してデジタル信号Ｙ１、Ｙ２として第１、第２の
マルチレベルＤ／Ａ変換器５、６に与えるようにした
が、本発明はこれに限るものではない。本発明の第４の
実施例では図１１に示すように、ビット反転器８で低域
通過デジタルフィルタ１のデジタル信号Ｙのビットを反
転させてデジタル信号Ｙの相補信号となるデジタル信号
Ｙバーを発生させ、デジタル信号Ｙ、Ｙバーをそれぞれ
第１、第２のマルチレベルＤ／Ａ変換器５、６によって
それぞれＤ／Ａ変換している。第１のマルチレベルＤ／
Ａ変換器５からはアナログ信号Ｚが出力され、第２のマ
ルチレベルＤ／Ａ変換器６からはアナログ信号Ｚを反転
したものに相当するアナログ信号−Ｚが出力される。ア
ナログ信号Ｚ、−Ｚは差動増幅器９によって差動増幅さ
れ、最終的な出力としてアナログ信号Ｚの振幅の２倍の
振幅を有するアナログ信号２Ｚを生成する。
Ａ変換器について説明する。上記第２の実施例では、低
域通過デジタルフィルタ１のデジタル信号Ｙをレベル的
に分割してデジタル信号Ｙ１、Ｙ２として第１、第２の
マルチレベルＤ／Ａ変換器５、６に与えるようにした
が、本発明はこれに限るものではない。本発明の第４の
実施例では図１１に示すように、ビット反転器８で低域
通過デジタルフィルタ１のデジタル信号Ｙのビットを反
転させてデジタル信号Ｙの相補信号となるデジタル信号
Ｙバーを発生させ、デジタル信号Ｙ、Ｙバーをそれぞれ
第１、第２のマルチレベルＤ／Ａ変換器５、６によって
それぞれＤ／Ａ変換している。第１のマルチレベルＤ／
Ａ変換器５からはアナログ信号Ｚが出力され、第２のマ
ルチレベルＤ／Ａ変換器６からはアナログ信号Ｚを反転
したものに相当するアナログ信号−Ｚが出力される。ア
ナログ信号Ｚ、−Ｚは差動増幅器９によって差動増幅さ
れ、最終的な出力としてアナログ信号Ｚの振幅の２倍の
振幅を有するアナログ信号２Ｚを生成する。
【００５０】本例では、上記第１の実施例と同様の作
用、効果を奏するとともに、第３の実施例のようにデジ
タル信号Ｙから分割されたデジタル信号Ｙ１とデジタル
信号Ｙ２とがレベル的に異なることがなく、第１、第２
のマルチレベルＤ／Ａ変換器５、６のばらつきによる悪
影響に拍車をかけることがない。また、第１、第２のマ
ルチレベルＤ／Ａ変換器５、６が互いに相補的な動作を
するので、第１の実施例のように１つのマルチレベルＤ
／Ａ変換器２を用いたもの、また、第２の実施例のよう
に単純に２つのマルチレベルＤ／Ａ変換器５、６の出力
をアナログ加算したものの出力に含まれるコモンモード
的な雑音を差動増幅器９による差動増幅によりキャンセ
ルするというメリットがある。
用、効果を奏するとともに、第３の実施例のようにデジ
タル信号Ｙから分割されたデジタル信号Ｙ１とデジタル
信号Ｙ２とがレベル的に異なることがなく、第１、第２
のマルチレベルＤ／Ａ変換器５、６のばらつきによる悪
影響に拍車をかけることがない。また、第１、第２のマ
ルチレベルＤ／Ａ変換器５、６が互いに相補的な動作を
するので、第１の実施例のように１つのマルチレベルＤ
／Ａ変換器２を用いたもの、また、第２の実施例のよう
に単純に２つのマルチレベルＤ／Ａ変換器５、６の出力
をアナログ加算したものの出力に含まれるコモンモード
的な雑音を差動増幅器９による差動増幅によりキャンセ
ルするというメリットがある。
【００５１】次に、本発明の第５の実施例の１ビットＤ
／Ａ変換器について説明する。上記第３の実施例の低域
通過デジタルフィルタ１からのデジタル信号Ｙをレベル
的に分割する構成と、上記第４の実施例の第１、第２の
マルチレベルＤ／Ａ変換器５、６の相補動作によってコ
モンモード的な雑音をキャンセルする構成とを組み合わ
せて用いることも可能である。本発明の第５の実施例で
は図１２に示すように、分割器４によって低域通過デジ
タルフィルタ１のデジタル信号Ｙをレベル的に分割して
デジタル信号Ｙ１、Ｙ２を生成し、デジタル信号Ｙ１、
Ｙ２をそれぞれに対応するビット反転器８’、８’’に
てビット反転し、それぞれの相補信号となるデジタル信
号Ｙ１バー、Ｙ２バーを生成する。デジタル信号Ｙ１、
Ｙ２はそれぞれ第１、第２のマルチレベルＤ／Ａ変換器
５、６にてアナログ信号Ｚ１、Ｚ２へとＤ／Ａ変換され
る。デジタル信号Ｙ１バー、Ｙ２バーはそれぞれ第３、
第４のマルチレベルＤ／Ａ変換器５’、６’にてアナロ
グ信号−Ｚ１、−Ｚ２へとＤ／Ａ変換される。アナログ
信号−Ｚ１、−Ｚ２はそれぞれアナログ信号Ｚ１、Ｚ２
を反転したものに相当する。アナログ信号Ｚ１、Ｚ２は
差動増幅器９の正の入力端子＋に与えられ、アナログ信
号−Ｚ１、−Ｚ２は差動増幅器９の負の入力端子−に与
えられる。差動増幅器９はこれらを差動増幅し、アナロ
グ信号Ｚ１、Ｚ２のアナログ加算値の２倍に相当するア
ナログ信号２Ｚを生成する。
／Ａ変換器について説明する。上記第３の実施例の低域
通過デジタルフィルタ１からのデジタル信号Ｙをレベル
的に分割する構成と、上記第４の実施例の第１、第２の
マルチレベルＤ／Ａ変換器５、６の相補動作によってコ
モンモード的な雑音をキャンセルする構成とを組み合わ
せて用いることも可能である。本発明の第５の実施例で
は図１２に示すように、分割器４によって低域通過デジ
タルフィルタ１のデジタル信号Ｙをレベル的に分割して
デジタル信号Ｙ１、Ｙ２を生成し、デジタル信号Ｙ１、
Ｙ２をそれぞれに対応するビット反転器８’、８’’に
てビット反転し、それぞれの相補信号となるデジタル信
号Ｙ１バー、Ｙ２バーを生成する。デジタル信号Ｙ１、
Ｙ２はそれぞれ第１、第２のマルチレベルＤ／Ａ変換器
５、６にてアナログ信号Ｚ１、Ｚ２へとＤ／Ａ変換され
る。デジタル信号Ｙ１バー、Ｙ２バーはそれぞれ第３、
第４のマルチレベルＤ／Ａ変換器５’、６’にてアナロ
グ信号−Ｚ１、−Ｚ２へとＤ／Ａ変換される。アナログ
信号−Ｚ１、−Ｚ２はそれぞれアナログ信号Ｚ１、Ｚ２
を反転したものに相当する。アナログ信号Ｚ１、Ｚ２は
差動増幅器９の正の入力端子＋に与えられ、アナログ信
号−Ｚ１、−Ｚ２は差動増幅器９の負の入力端子−に与
えられる。差動増幅器９はこれらを差動増幅し、アナロ
グ信号Ｚ１、Ｚ２のアナログ加算値の２倍に相当するア
ナログ信号２Ｚを生成する。
【００５２】本例においても、上記第１の実施例と同様
の作用、効果を奏するとともに、第１、第２のマルチレ
ベルＤ／Ａ変換器５、６に対し、それぞれ第３、第４の
マルチレベルＤ／Ａ変換器５’、６’が相補的に動作
し、第４の実施例のようにコモンモード的な雑音を差動
増幅器９による差動増幅動作によりキャンセルするとい
うメリットがある。
の作用、効果を奏するとともに、第１、第２のマルチレ
ベルＤ／Ａ変換器５、６に対し、それぞれ第３、第４の
マルチレベルＤ／Ａ変換器５’、６’が相補的に動作
し、第４の実施例のようにコモンモード的な雑音を差動
増幅器９による差動増幅動作によりキャンセルするとい
うメリットがある。
【００５３】次に、本発明の第６の実施例の１ビットＤ
／Ａ変換器について説明する。上記第５の実施例では１
つの差動増幅器９によりアナログ信号Ｚ１、Ｚ２の加算
とアナログ信号−Ｚ１、−Ｚ２の加算と、これら加算値
の差動増幅とを行ったが、本発明はこれに限るものでは
ない。本発明の第６の実施例では図１３に示すように、
第１の差動増幅器９’の正の入力端子＋に第１のマルチ
レベルＤ／Ａ変換器５からのアナログ信号Ｚ１を与え、
第１の差動増幅器９’の負の入力端子−に第３のマルチ
レベルＤ／Ａ変換器５’からのアナログ信号−Ｚ１を与
え、これらアナログ信号Ｚ１、−Ｚ１の差動増幅を行
い、アナログ信号Ｚ１の振幅の２倍に相当するアナログ
信号２Ｚ１を生成する。第２の差動増幅器９’’の負の
入力端子−に第２のマルチレベルＤ／Ａ変換器６からの
アナログ信号Ｚ２を与え、第２の差動増幅器９’’の正
の入力端子＋に第４のマルチレベルＤ／Ａ変換器６’か
らのアナログ信号−Ｚ２を与え、これらアナログ信号Ｚ
２、−Ｚ２の差動増幅を行い、アナログ信号Ｚ２を反転
し、その振幅を２倍とした信号に相当するアナログ信号
−２Ｚ２を生成する。第３の差動増幅器９’’’の正の
入力端子＋にアナログ信号２Ｚ１を与え、第３の差動増
幅器９’’’の負の入力端子−にアナログ信号−２Ｚ２
を与え、これらアナログ信号２Ｚ１、−２Ｚ２の差動増
幅を行い、アナログ信号Ｚ１、Ｚ２のアナログ加算値の
２倍に相当するアナログ信号２Ｚを生成する。
／Ａ変換器について説明する。上記第５の実施例では１
つの差動増幅器９によりアナログ信号Ｚ１、Ｚ２の加算
とアナログ信号−Ｚ１、−Ｚ２の加算と、これら加算値
の差動増幅とを行ったが、本発明はこれに限るものでは
ない。本発明の第６の実施例では図１３に示すように、
第１の差動増幅器９’の正の入力端子＋に第１のマルチ
レベルＤ／Ａ変換器５からのアナログ信号Ｚ１を与え、
第１の差動増幅器９’の負の入力端子−に第３のマルチ
レベルＤ／Ａ変換器５’からのアナログ信号−Ｚ１を与
え、これらアナログ信号Ｚ１、−Ｚ１の差動増幅を行
い、アナログ信号Ｚ１の振幅の２倍に相当するアナログ
信号２Ｚ１を生成する。第２の差動増幅器９’’の負の
入力端子−に第２のマルチレベルＤ／Ａ変換器６からの
アナログ信号Ｚ２を与え、第２の差動増幅器９’’の正
の入力端子＋に第４のマルチレベルＤ／Ａ変換器６’か
らのアナログ信号−Ｚ２を与え、これらアナログ信号Ｚ
２、−Ｚ２の差動増幅を行い、アナログ信号Ｚ２を反転
し、その振幅を２倍とした信号に相当するアナログ信号
−２Ｚ２を生成する。第３の差動増幅器９’’’の正の
入力端子＋にアナログ信号２Ｚ１を与え、第３の差動増
幅器９’’’の負の入力端子−にアナログ信号−２Ｚ２
を与え、これらアナログ信号２Ｚ１、−２Ｚ２の差動増
幅を行い、アナログ信号Ｚ１、Ｚ２のアナログ加算値の
２倍に相当するアナログ信号２Ｚを生成する。
【００５４】本例においても上記第１の実施例と同様の
作用、効果を奏するとともに、第１、第２のマルチレベ
ルＤ／Ａ変換器５、６に対し、それぞれ第３、第４のマ
ルチレベルＤ／Ａ変換器５’、６’が相補的に動作し、
コモンモード的な雑音を第１、第２、第３の差動増幅器
９’、９’’、９’’’による差動増幅動作によりキャ
ンセルするというメリットがある。
作用、効果を奏するとともに、第１、第２のマルチレベ
ルＤ／Ａ変換器５、６に対し、それぞれ第３、第４のマ
ルチレベルＤ／Ａ変換器５’、６’が相補的に動作し、
コモンモード的な雑音を第１、第２、第３の差動増幅器
９’、９’’、９’’’による差動増幅動作によりキャ
ンセルするというメリットがある。
【００５５】
【発明の効果】本発明によれば、ＤＳＤ信号等、アナロ
グ信号に対してデルタシグマ変調を施して得られた１ビ
ットのデジタル信号の高周波雑音をＦＩＲ型の低域通過
デジタルフィルタにて減衰するため、ＦＩＲ型のアナロ
グフィルタなどの場合と異なり、フィルタ特性の個体ば
らつきや外部環境の影響を抑えることができる。
グ信号に対してデルタシグマ変調を施して得られた１ビ
ットのデジタル信号の高周波雑音をＦＩＲ型の低域通過
デジタルフィルタにて減衰するため、ＦＩＲ型のアナロ
グフィルタなどの場合と異なり、フィルタ特性の個体ば
らつきや外部環境の影響を抑えることができる。
【００５６】また、ＦＩＲ型の低域通過デジタルフィル
タのフィルタ係数を簡単な正整数とし、フィルタ係数の
総和を後段のマルチレベルＤ／Ａ変換器のレベル数以下
とすることにより、演算丸め誤差をなくし、フィルタ演
算により付け加わる再量子化雑音をなくすことが可能と
なり、優れたＳＮ比やダイナミック・レンジ、全高調波
ひずみ率が得られる。
タのフィルタ係数を簡単な正整数とし、フィルタ係数の
総和を後段のマルチレベルＤ／Ａ変換器のレベル数以下
とすることにより、演算丸め誤差をなくし、フィルタ演
算により付け加わる再量子化雑音をなくすことが可能と
なり、優れたＳＮ比やダイナミック・レンジ、全高調波
ひずみ率が得られる。
【００５７】ＦＩＲ型の低域通過デジタルフィルタの後
段にマルチレベルＤ／Ａ変換器を接続し、低域通過フィ
ルタの出力信号をＤ／Ａ変換するため、マルチレベルＤ
／Ａ変換器をＰＣＭ信号の再生用と共用することができ
る。
段にマルチレベルＤ／Ａ変換器を接続し、低域通過フィ
ルタの出力信号をＤ／Ａ変換するため、マルチレベルＤ
／Ａ変換器をＰＣＭ信号の再生用と共用することができ
る。
【００５８】また、マルチレベルのＤ／Ａ変換器には、
ダイナミックエレメントマッチング方式のものを用いる
ことにより、レベル間のミスマッチを解消することが可
能となる。
ダイナミックエレメントマッチング方式のものを用いる
ことにより、レベル間のミスマッチを解消することが可
能となる。
【００５９】さらに、低域通過デジタルフィルタからの
デジタル信号と、その相補信号となるデジタル信号とを
それぞれマルチレベルＤ／Ａ変換器にてアナログ信号に
変換した後、差動増幅器を用いてこれらを差動増幅して
出力とすることによっては、コモンモード的な雑音をキ
ャンセルすることも可能となる。
デジタル信号と、その相補信号となるデジタル信号とを
それぞれマルチレベルＤ／Ａ変換器にてアナログ信号に
変換した後、差動増幅器を用いてこれらを差動増幅して
出力とすることによっては、コモンモード的な雑音をキ
ャンセルすることも可能となる。
【図１】本発明の第１の実施例の１ビットＤ／Ａ変換器
の構成を示すブロック図。
の構成を示すブロック図。
【図２】図１に示すＦＩＲ型の低域通過デジタルフィル
タの構成を示すブロック図。
タの構成を示すブロック図。
【図３】図１に示すマルチレベルＤ／Ａ変換器の構成を
示すブロック図。
示すブロック図。
【図４】図３に示すサーモメータコード変換器の動作説
明のための説明図。
明のための説明図。
【図５】図３に示すダイナミックエレメントマッチング
変換器の動作説明のための説明図。
変換器の動作説明のための説明図。
【図６】本発明の第１の実施例の１ビットＤ／Ａ変換器
の動作説明のためのスペクトル特性図。
の動作説明のためのスペクトル特性図。
【図７】本発明の第１の実施例の１ビットＤ／Ａ変換器
の応用例を説明するブロック図。
の応用例を説明するブロック図。
【図８】本発明の第２の実施例の１ビットＤ／Ａ変換器
の低域通過デジタルフィルタの構成を示すブロック図。
の低域通過デジタルフィルタの構成を示すブロック図。
【図９】左右対称な正整数係数列を説明するための説明
図。
図。
【図１０】本発明の第３の実施例の１ビットＤ／Ａ変換
器の構成を示すブロック図。
器の構成を示すブロック図。
【図１１】本発明の第４の実施例の１ビットＤ／Ａ変換
器の構成を示すブロック図。
器の構成を示すブロック図。
【図１２】本発明の第５の実施例の１ビットＤ／Ａ変換
器の構成を示すブロック図。
器の構成を示すブロック図。
【図１３】本発明の第６の実施例の１ビットＤ／Ａ変換
器の構成を示すブロック図。
器の構成を示すブロック図。
【図１４】従来の１ビットＤ／Ａ変換器の構成を示すブ
ロック図。
ロック図。
【図１５】従来の１ビットＤ／Ａ変換器の構成を示すブ
ロック図。
ロック図。
１ ＦＩＲ型の低域通過デジタルフィルタ ２ マルチレベルＤ／Ａ変換器 ４ 分割器 ５ 第１のマルチレベルＤ／Ａ変換器 ６ 第２のマルチレベルＤ／Ａ変換器 ９ 差動増幅器 ５’ 第３のマルチレベルＤ／Ａ変換器 ６’ 第４のマルチレベルＤ／Ａ変換器 ９’ 第１の差動増幅器 ９’’ 第２の差動増幅器 ９’’’ 第３の差動増幅器
Claims (8)
- 【請求項１】 ３次以上のデルタシグマ変調された１ビ
ットのデジタル信号を入力とし、当該デジタル信号の帯
域外のデルタシグマ変調雑音を低減する総和がｍ（ｍは
３以上の整数）以下の整数係数を持つＦＩＲ型の低域通
過デジタルフィルタと、 上記低域通過デジタルフィルタの出力をアナログ信号に
変換するｍレベルのマルチレベルＤ／Ａ変換器と を備えることを特徴とする１ビットＤ／Ａ変換器。 - 【請求項２】 ３次以上のデルタシグマ変調された１ビ
ットのデジタル信号を入力とし、当該デジタル信号の帯
域外のデルタシグマ変調雑音を低減する総和がｍ（ｍは
３以上の整数）以下の整数係数を持つＦＩＲ型の低域通
過デジタルフィルタと、 ｍレベルのマルチレベルＤ／Ａ変換器の複数個と を備え、 上記低域通過デジタルフィルタの出力を上記複数個のマ
ルチレベルＤ／Ａ変換器を用いてＤ／Ａ変換することを
特徴とする１ビットＤ／Ａ変換器。 - 【請求項３】 ３次以上のデルタシグマ変調された１ビ
ットのデジタル信号を入力とし、当該デジタル信号の帯
域外のデルタシグマ変調雑音を低減する総和がｍ（ｍは
３以上の整数）以下の整数係数を持つＦＩＲ型の低域通
過デジタルフィルタと、 上記低域通過デジタルフィルタの出力をアナログ信号に
変換するｍレベルの第１のマルチレベルＤ／Ａ変換器
と、 上記低域通過デジタルフィルタの出力の相補出力をアナ
ログ信号に変換するｍレベルの第２のマルチレベルＤ／
Ａ変換器と、 上記第１、第２のマルチレベルＤ／Ａ変換器の出力を入
力し、これらを差動増幅して出力する差動増幅器とを備
えることを特徴とする１ビットＤ／Ａ変換器。 - 【請求項４】 ３次以上のデルタシグマ変調された１ビ
ットのデジタル信号を入力とし、当該デジタル信号の帯
域外のデルタシグマ変調雑音を低減する総和がｍ（ｍは
３以上の整数）以下の整数係数を持つＦＩＲ型の低域通
過デジタルフィルタと、 上記低域通過デジタルフィルタの出力のレベルを分割し
て整数レベルの第１、第２の信号に変換する分割器と、 上記第１の信号をアナログ信号に変換する上記第１の信
号の取り得るレベル以上のレベルの第１のマルチレベル
Ｄ／Ａ変換器と、 上記第２の信号をアナログ信号に変換する上記第２の信
号の取り得るレベル以上のレベルの第２のマルチレベル
Ｄ／Ａ変換器と、 上記第１の信号の相補信号をアナログ信号に変換する第
１の信号の取り得るレベル以上のレベルの第３のマルチ
レベルＤ／Ａ変換器と、 上記第２の信号の相補信号をアナログ信号に変換する上
記第２の信号の取り得るレベル以上のレベルの第４のマ
ルチレベルＤ／Ａ変換器と、 上記第１のマルチレベルＤ／Ａ変換器の出力と、上記第
２のマルチレベルＤ／Ａ変換器の出力との加算値を正の
入力端子に受け、上記第３のマルチレベルＤ／Ａ変換器
の出力と、上記第４のマルチレベルＤ／Ａ変換器の出力
との加算値を負の入力端子に受けて、上記正の入力端子
に受ける信号と上記負の入力端子に受ける信号との差動
増幅を行う差動増幅器とを備えることを特徴とする１ビ
ットＤ／Ａ変換器。 - 【請求項５】 ３次以上のデルタシグマ変調された１ビ
ットのデジタル信号を入力とし、当該デジタル信号の帯
域外のデルタシグマ変調雑音を低減する総和がｍ（ｍは
３以上の整数）以下の整数係数を持つＦＩＲ型の低域通
過デジタルフィルタと、 上記低域通過デジタルフィルタの出力のレベルを分割し
て整数レベルの第１、第２の信号に変換する分割器と、 上記第１の信号をアナログ信号に変換する上記第１の信
号の取り得るレベル以上のレベルの第１のマルチレベル
Ｄ／Ａ変換器と、 上記第２の信号をアナログ信号に変換する上記第２の信
号の取り得るレベル以上のレベルの第２のマルチレベル
Ｄ／Ａ変換器と、 上記第１の信号の相補信号をアナログ信号に変換する上
記第１の信号の取り得るレベル以上のレベルの第３のマ
ルチレベルＤ／Ａ変換器と、 上記第２の信号の相補信号をアナログ信号に変換する上
記第２の信号の取り得るレベル以上のレベルの第４のマ
ルチレベルＤ／Ａ変換器と、 上記第１のマルチレベルＤ／Ａ変換器の出力を正の入力
端子に受け、上記第３のマルチレベルＤ／Ａ変換器の出
力を負の入力端子に受け、上記正の入力端子に受ける信
号と上記負の入力端子に受ける信号との差動増幅を行う
第１の差動増幅器と、 上記第２のマルチレベルＤ／Ａ変換器の出力を負の入力
端子に受け、上記第４のマルチレベルＤ／Ａ変換器の出
力を正の入力端子に受け、上記正の入力端子に受ける信
号と上記負の入力端子に受ける信号との差動増幅を行う
第２の差動増幅器と、 上記第１の差動増幅器の出力を正の入力端子に受け、上
記第２の差動増幅器の出力を負の入力端子に受け、上記
正の入力端子に受ける信号と上記負の入力端子に受ける
信号との差動増幅を行う第３の差動増幅器とを備えるこ
とを特徴とする１ビットＤ／Ａ変換器。 - 【請求項６】 上記分割器は、上記低域通過デジタルフ
ィルタの出力のレベルを互いに均等または略均等な整数
レベルの上記第１、第２の信号に分割することを特徴と
する請求項４または５に記載の１ビットＤ／Ａ変換器。 - 【請求項７】 上記マルチレベルＤ／Ａ変換器はダイナ
ミックエレメントマッチング方式のマルチレベルＤ／Ａ
変換器であることを特徴とする請求項１乃至６の何れか
に記載の１ビットＤ／Ａ変換器。 - 【請求項８】 上記低域通過デジタルフィルタは、対称
型整数係数を持つ直線位相ＦＩＲ型の低域通過デジタル
フィルタであることを特徴とする請求項１乃至７の何れ
かに記載の１ビットＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177566A JP2002374170A (ja) | 2001-06-12 | 2001-06-12 | １ビットｄ／ａ変換器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177566A JP2002374170A (ja) | 2001-06-12 | 2001-06-12 | １ビットｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002374170A true JP2002374170A (ja) | 2002-12-26 |
Family
ID=19018392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001177566A Pending JP2002374170A (ja) | 2001-06-12 | 2001-06-12 | １ビットｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002374170A (ja) |
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