JPWO2008032763A1 - 増幅回路、増幅回路の低雑音化処理方法及びそのプログラム - Google Patents

Abstract

【課題】 チップ面積を小さくし設計工期の短縮を図ることが可能であり、かつ、外部からのディジタル制御も容易なＣＭＯＳ低雑音増幅回路の実現を目的とする。【解決手段】 入力信号を所望される値まで増幅する増幅段１２と、この増幅段１２の出力信号をこの出力信号が有する周波数帯域の少なくとも２倍のサンプリング周波数でサンプリングして離散時間信号へと変換するサンプル・ホールド回路１３と、このサンプル・ホールド回路１３から出力される離散時間信号から、移動平均操作によって特定の周波数帯域を選択し出力する移動平均演算部１５と、この移動平均演算部１５の出力信号を平滑化して連続時間信号として前記増幅段１２の入力へ帰還する平滑化フィルタ１７とを備える。【選択図】 図１

Description

本発明は、増幅回路、増幅回路の低雑音化処理方法及びそのプログラムに関し、特にディジタルＣＭＯＳデバイスを用いて作成された無線通信フロントエンド用低雑音増幅回路とこの増幅回路における低雑音化処理方法及びそのプログラムに関する。

ＣＭＯＳ作成技術の微細化による相互コンダクタンス・電流利得カットオフ周波数の向上に伴い、ＣＭＯＳ回路の動作帯域・雑音特性が改善されている。この結果、従来ガリウム砒素やシリコン・ゲルマニウムなどの化合物半導体やシリコンバイポーラデバイスで製作されていた無線通信フロントエンド回路は、ＣＭＯＳで製作可能になっている。特に、無線受信回路全体の利得・雑音特性を決める上で重要なブロックである低雑音増幅器においても、ベースバンドロジックと同一のＣＭＯＳチップ上で製作可能となってきている。ベースバンドロジックと同一チップ上に製作されたＣＭＯＳ低雑音増幅器の一例を図１に示す。

図８では、アンテナ１００と無線周波数帯域選択フィルタ及び送信・受信切り替えスイッチ１０１とをオフチップ要素１０２とし、低雑音増幅器から以降をオンチップとしている。
アンテナ１００で受信された無線通信信号は非常に微弱であり、ディジタル変調が採用されている近年の通信規格での最小受信感度付近では、数マイクロボルトから数十マイクロボルト程度の信号振幅となっている。ディジタル変調技術の進展に伴う帯域利用効率の向上により受信信号電力の対雑音比は向上しているが、受信回路入力部でのインピーダンス不整合から生ずる反射損失は避けられなければならない。よって、ＣＭＯＳ低雑音増幅器を設計する際には、オンチップで入力整合を取った上、回路での熱雑音発生を避けつつ高い利得を生まなければならない。

図８では、入力整合部１０６でインダクタＡ１０３、インダクタＢ１０４、トランジスタ１０５のゲート・ソース間容量Ｃ１などで入力整合部（一次のフィルタ）を構成し、オフチップ側の出力インピーダンスとの整合を取っている。さらに、インダクタＣ１０７を含めて利得向上と周波数特性の付与を図っているが、これらのインダクタ１０３、１０４、１０７をシリコンチップ上で製作する場合、最上層の低抵抗配線を渦状に巻いたスパイラルインダクタで作成されることが多い。なおトランジスタ１０８は出力スイッチングの役割を果たす。
このスパイラルインダクタの面積は、ＣＭＯＳデバイスの微細化に伴って縮小されるのではなく、所望の帯域（低雑音増幅器の場合、空中線を伝送させる搬送波周波数）で決まるものであるため、インダクタを多用した低雑音増幅器は、無線通信回路でチップ面積縮小を図る際の阻害要因になる。
プロセス微細化によるチップ単価の低下も、インダクタ面積により制限された結果、急激な高騰が問題になっている微細プロセスのマスク価格を償却できない可能性もある。
特にインダクタＬで発生するインピーダンスＺＬは、交流周波数をωとすると、ＺＬ＝ｊωＬで表現される。このため交流周波数ω（低雑音増幅器の場合、搬送波周波数）が低いほどインダクタンス値Ｌとして大きいものが要求される。これより、低周波帯域ほどインダクタのチップレイアウト面積は大きくなり、チップ単価の低下を一層阻害する。さらに配線寄生抵抗も大きくなるが、これは雑音特性の劣化、利得の低下など高周波特性に望ましくない影響を及ぼす。
また、これらのインダクタはＬ、Ｃ合わせこみに代表されるアナログ回路特有のチューニング工程を必要とし、複数回の設計・試作の繰り返しを伴う。この点、開発期間・工数を必要とする。

低雑音増幅器に求められる高利得や周波数特性を、上記のスパイラルインダクタによるチューニングではなく、ＣＭＯＳ回路による負帰還のフィードバックループ追加で実現する提案もある。
図９に示す構成は、非特許文献１に掲載されているものである。この例では、トランジスタＡ２０１、トランジスタＢ２０２で形成されるＣＭＯＳ低雑音増幅器の増幅段出力を、抵抗Ｒ２、容量Ｃ２を通じて増幅器入力ｈに戻して負帰還を形成している。この際、抵抗Ｒ２の値により周波数特性や利得が変わることが示されている。
ただ、フィードバックループを形成する回路は、アナログ回路と一部パッシブ素子であり、外部信号による特性制御が難しいという問題点がある。さらにスパイラルインダクタ等は用いておらず、ディジタルＣＭＯＳデバイスのプロセススケーリングに従うためにチップ面積を縮小することは可能であるが、トランジスタと抵抗Ｒ２、容量Ｃ２の間でのアナログチューニング要素というのは依然として残っている。このため、複数回の設計・試作の繰り返しが必要であり、設計後の特性再構成が困難であうという問題も必然的に残る。

この図９において、例えばこのループ内にフィルタ等のディジタル制御が容易な回路要素を加えれば、従来技術では実現困難であった低雑音増幅器の高周波特性のディジタル制御が可能になる。ただし、この考えに従えば、特性を外部から種々変化させるフィードバック構成の追加が生じるため発振の危険性も伴う。このため、この発振の危険を抑えるための工夫も同時に求められる。例えば、フィードバックさせる信号を特に強制的に減衰させてループ利得を１以下としてやれば、入力信号とフィードバックさせる信号の強めあいによる発振の危険性を抑えることが可能になる。

ディジタル型のアンプとしては、特許文献１に示すように包絡線変動を有する信号波を２系統の定包絡線変調波に分解し、それぞれの定包絡線変調波を増幅した後で合成することにより、包絡線変動を有する信号波を線形成を保持したまま、出力振幅を比較的低雑音で低歪に増幅させる方法なども報告されている。

特開平０１−２８４１０６公報 ２００６ＩＥＥＥInternational Solid-State Circuits Conference予稿集 説明ページ・第２００項および第２０１項 １１．５

上述したＣＭＯＳ低雑音増幅回路には以下の問題点がある。
一つには、ＣＭＯＳトランジスタ以外に、抵抗や容量、インダクタ等のパッシブ素子を必要とするが、ゲインや周波数特性などの高周波特性は、これらパッシブ素子の作り込み精度に依存する。ただ、高精度でこれらパッシブ素子を作り込む工程は、一般的に設計・試作の繰り返しを伴い、時間・工数・費用がかかるという問題がある。特に帯域・雑音特性の向上を狙って微細プロセスを用いてもインダクタ面積はスケーリングされないため、チップ価格の低下が阻害された結果、マスク価格を償却できない可能性がある。
もう一つには、低雑音増幅器内で行われる信号処理は連続時間領域で、フィルタその他の回路もアナログである。このような連続時間処理・アナログ回路は、ディジタルの場合と比較して、周波数帯域・利得等のRF特性を外部から制御することが難しく、設計後の再構成も困難という問題がある。
本発明はこれらの問題を解決して、チップ面積を小さくし設計工期の短縮を図ることが可能であり、かつ、外部からのディジタル制御も容易なＣＭＯＳ低雑音増幅回路、及びその増幅回路で用いられる低雑音化の処理方法とそのための低雑音化処理プログラムを提供することを目的とする。

上記課題を解決するため、本発明の増幅回路は、入力信号を増幅して出力する増幅回路であって、前記入力信号を所望される値まで増幅する増幅手段と、この増幅手段の出力信号をこの出力信号が有する周波数帯域の少なくとも２倍のサンプリング周波数でサンプリングして離散時間信号へと変換する離散化手段と、この離散化手段から出力される離散時間信号から、特定の周波数帯域を選択し出力する離散時間フィルタと、この離散時間フィルタの出力信号を平滑化して連続時間信号として前記増幅手段の入力へ帰還する連続化手段とを備えたことを特徴とする。
これにより、離散時間フィルタを用いて除去したい帯域を選択し、この帯域の信号を入力に負帰還することで周波数特性を制御し、低雑音の増幅回路をＣＭＯＳデバイスでインダクタなどのパッシブ素子を用いずに小面積に実現することが可能になる。

上記課題を解決するため、本発明の増幅回路の低雑音化処理方法では、入力信号を増幅する増幅手段の低雑音化処理方法であって、増幅手段の出力をサンプリングして離散時間信号へと変換する離散化工程と、この離散化工程で得られた離散時間信号に演算によって離散時間フィルタ処理を行う信号処理工程と、このディジタル信号処理工程で離散時間フィルタ処理された信号を平滑化して連続信号とする連続化工程と、この連続化工程で連続化された連続信号を前記増幅手段の入力信号に逆位相で加算する負帰還工程と、この負帰還工程で加算された前記入力信号と逆位相の前記連続信号とを前記増幅手段で増幅する増幅工程とを備えたことを特徴とする。
これにより、ディジタル処理で特定の周波数帯域の信号をフィルタリングして負帰還することで、低雑音化をディジタル処理によって行うことが可能な増幅回路の低雑音化処理方法を実現することができる。

上記課題を解決するため、本発明の増幅回路の低雑音化処理プログラムでは、入力信号を増幅する増幅手段の低雑音化処理プログラムであって、、サンプリング処理によって得られる離散時間信号にディジタル演算によって離散時間フィルタ処理を行うディジタル信号処理機能と、このディジタル信号処理機能によって離散時間フィルタ処理された信号を平滑化して連続信号とする連続化機能と、この連続化機能で連続化された連続信号を前記増幅手段の入力信号に逆位相で加算する負帰還機能とをコンピュータに実行させるようにしたことを特徴とする。
これにより、コンピュータ処理によって特定の周波数帯域の信号をフィルタリングして負帰還することで、ディジタル処理による増幅機能の低雑音化をコンピュータに実行させるプログラムを実現することができる。

以上に述べたように本発明によれば、信号の離散化処理を用いて低雑音増幅回路を実現しているので、パッシブ素子を用いずにディジタル技術によって低雑音増幅回路を実現することができ、この増幅回路をディジタル無線受信装置のフロントエンド用に用いることで、受信装置のチップ面積を大幅に縮小することが可能になり、さらに製造に当たってアナログチューニング工程を必要としないため設計工期の短縮も図れる。また、この増幅回路で用いられる低雑音化処理方法も提供することができる。

以下、発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。

（第１の実施形態）
図１は本発明の第１の実施形態によるディジタル低雑音増幅回路のブロック図である。
このディジタル低雑音増幅回路は、図示しないアンテナからの高周波信号を増幅する増幅段（Ａ）１１と、この増幅段（Ａ）１１の出力と帰還信号とを加算する加算器１８と、加算器１８出力をさらに増幅する増幅段（Ｂ）１２と、増幅段（Ｂ）１２の出力をサンプル・ホールドして離散時間信号とするサンプル・ホールド回路１３と、この離散時間信号に対する移動平均操作を行う移動平均演算部１５と、移動平均演算部１５で演算された信号を一定の割合で減衰させる減衰回路１６と、減衰回路１６から出力された離散時間信号の高調波成分を除去して波形を平滑化して加算器１８に入力するに平滑化フィルタ１７と、サンプル・ホールド回路１３と移動平均演算部１５にクロックを与えるクロック発生器１４とから構成される。

増幅段（Ａ）１１は、アンテナ・フィルタから出力された高周波信号（増幅器入力）を、インピーダンス整合を保ち、かつ回路で発生する熱雑音を抑えながら増幅する。
加算器１８は、増幅段（Ａ）１１から出力された高周波信号と平滑化フィルタ１７から出力された信号とを逆相で加算する。
増幅段（Ｂ）１２は、加算器１８から出力された高周波信号を、さらに低雑音増幅器全体の出力として要求される信号レベルまで増幅する。
なお、増幅段（Ａ）１１が増幅機能を有しないインピーダンス整合回路とし、増幅機能を全て増幅段（Ｂ）１２に持たせるようにしても良い。

クロッククロック発生器１４は、サンプル・ホールド回路１３及び移動平均演算部１５にサンプリングクロックを供給する（クロック発生手段）。
サンプル・ホールド回路１３は、クロック発生器１４からサンプリングクロック分配系を通じて供給されるサンプリングクロックを受けて、増幅段（Ｂ）１２から出力される信号をサンプルした後、所定時間保持して離散時間信号を形成する（離散化手段）。
移動平均演算部１５は、サンプル・ホールド回路１３で離散時間信号（ｘｉ、ｘｉ＋１、ｘｉ＋２k…）.に変換されて出力された信号の相互間で（式１）で示される移動平均ｙｉを作成し、これによって離散時間フィルタを構成する。

なお、（式１）で、Lは低雑音増幅回路で求められる周波数特性により決定されるフィルタ長である。

減衰回路１６は、移動平均演算部１５で演算され出力された信号を一定の割合で減衰させる。
平滑化フィルタ１７は、減衰回路１６から出力された離散時間信号に含まれる高調波成分を除去して波形を平滑化し連続信号へ戻すアナログフィルタで、離散時間信号の連続化手段としての役割を果たしている。この平滑化フィルタ１７から出力された連続時間信号は、増幅段（Ａ）１１から出力された信号と加算器１８で加算され、増幅段（Ｂ）１２の入力へ戻される。このとき、増幅段（Ａ）１１から出力された信号と平滑化フィルタ１７から出力された信号は逆相になっており、加算器１８での加算によって互いに打ち消しあう関係になっている。

なおサンプル・ホールド回路１３は、サンプリングクロックによりオン／オフ動作を繰り返し、増幅段（Ｂ）１２から出力される信号を所定時間ごとにサンプルするサンプリングスイッチと、サンプリングスイッチから出力された信号を所定時間蓄積して保持するサンプリング容量部を含んで構成される。

次に、本実施形態の低雑音増幅器の動作について詳細に説明する。
アンテナ・フィルタを介して微弱な電気信号へ変換された受信信号ａは、増幅段（Ａ）１１、続いて増幅段（Ｂ）１２へと入力される。ここで、パッシブ素子は極力使用しないという本提案の趣旨から、一般的な低雑音増幅回路で高利得を得るため用いられているスパイラルインダクタ等は使用できない。最低限、反射損失を抑えるためにアンテナ・フィルタ出力と増幅段（Ａ）１１との間でインピーダンス整合が取られていなければならないが、熱雑音の発生を極力抑えるため抵抗成分を用いた整合を取ることは、通常の低雑音増幅器では避けられる。このため、チップの入出力で寄生的に生じているＬ成分、Ｃ成分や、入力デバイスのソース・ゲート間容量（ＮＭＯＳの場合）、デバイスの相互コンダクタンスを利用して入力インピーダンスを定義し、整合を取る。この結果、入力整合はＬ、Ｃフィルタ的な周波数特性を持つことになるが、上記のようにスパイラルインダクタなどの大きなインダクタンス成分は用いないので、増幅段（Ａ）１１、増幅段（Ｂ）１２だけで持つ周波数特性は緩やかなものである。

増幅段（Ｂ）１２から出力された信号は、サンプル・ホールド回路１３へ入力される。サンプリングスイッチ１３１は、サンプル・ホールド回路１３の初段に位置し、クロック発生器１４から供給される周波数ｆｓのサンプリングクロックにより駆動されてオン／オフ動作を繰り返すＭＯＳＦＥＴからなる、サンプル・ホールド回路１３のサンプリングスイッチ１３は、入力信号の電圧振幅値をサンプリングクロック１周期１／ｆｓごとにサンプルし、この値を後段のサンプリング容量部１３２へ送って保持させる。

このサンプル・ホールド回路１３で用いられるＭＯＳＦＥＴの動作は、単なるオン／オフ動作であるため、従来のアナログ回路設計で行われるデバイスサイズの高精度な合わせ込みなどの特別なチューニング工程は必要としない。サンプリング容量部１３２は、サンプルされた入力信号値を所定時間保持（ホールド）する。この保持される時間はサンプリングクロックのデューティ比、サンプル・ホールド回路１３の回路構成、その他によって変化させることができる値である。
なお、このサンプリングクロック周波数ｆsは、標本化定理から信号帯域の２倍以上であることが求められるが、一般的な無線通信で用いられる信号帯域は、ＵＷＢ（Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ）やミリ波通信のように数百ＭＨｚ以上の帯域を占有する広帯域無線通信を別にすれば、高々数十MHz程度（無線ＬＡＮ規格のＩＥＥＥ８０２．１１ｂの場合で２２ＭＨｚ）である。よって最低限必要なｆｓはＧＨｚオーダの搬送波周波数の十分の１以下であり、このサンプル・ホールド回路１３が従来構成に追加されることにより動作帯域が制限されるような事態は想定しにくい。
このようにして、サンプル・ホールド回路１３において、入力信号は連続時間信号から離散時間信号へと変換され、移動平均演算部１５へ出力される。この結果、サンプル・ホールド回路１３以降はディジタル信号処理に基づくフィルタリングその他のデータ処理、回路動作が可能となる。

サンプル・ホールド回路から出力された離散時間信号は、次段の移動平均演算部１５へ供給される。ここで行われる（式１）の移動平均演算は離散時間信号を扱うディジタルフィルタの一種であり、フィードバックのない有限インパルス応答フィルタである。
なお簡単のため、（式１）で示される移動平均演算は、それぞれの項の重みを一定として加算するものとする。つまり、ａｉ＝ａｉ＋１＝…ａｉ＋Ｌ−１＝１である。
図２に、Ｌ＝２、Ｌ＝３のそれぞれの場合における移動平均演算部１５の周波数特性を利得（ａ）と遅延量（ｂ）について示した。図中で「２−ＴＡＰ」と記してある実線部が（式１）でＬ＝２の場合の特性であり、「３−ＴＡＰ」と記してある破線部が（式１）でＬ＝３の場合の特性である。図２から、移動平均演算（式１）は、高周波成分をカットするローパスフィルタであり、有限インパルス応答型の特徴であるゼロ点（ゲインがゼロとなる周波数領域）が発生していることがわかる。

移動平均演算部１５から出力された離散時間信号は、減衰回路１６へ送られる。この減衰を行う具体的な回路の例としては、図３（ａ）に示すように、ＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２からなるソースフォロア等の信号減衰が可能なアナログバッファが挙げられるが、この回路には信号帯域を損壊しない程度の周波数帯域を有していることが求められる。またこの箇所は、図３（ｂ）に示すような抵抗分圧によっても単純に実現が可能である。ただこの抵抗分圧による実現の場合、電源からグランドまでの直流電流が常に流れるため、回路の低消費電力化の観点から抵抗Ａ５３、抵抗Ｂ５４の値はそれぞれ大きく取ることが求められる。

減衰回路１６から出力された離散時間信号は、平滑化フィルタ１７へ送られる。この平滑化フィルタ１７は、離散時間信号の高周波成分を除去して信号を平滑化して連続時間信号にし、かつ離散時間信号が有する折り返し成分を除去するアナログローパスフィルタであり、最低限、抵抗と容量のみで構成可能である。
折り返し成分を除去して平滑な連続時間信号とすれば、移動平均演算部１５出力の高域がカットされた信号が得られ、この平滑化フィルタ１７の出力信号は、増幅段（Ａ）１１出力と加算器１８で加算され、増幅段（Ｂ）１２に入力される。

この際、平滑化フィルタ１７の出力信号の位相は、（式１）で表される移動平均演算部１５および減衰回路１６、平滑化フィルタ１７で得られるフィルタ群遅延により、増幅段（Ａ）１１出力と逆相となっていることが必要条件である。この条件が守られる限りにおいて負帰還が成立し、低域をカットして周波数特性を制御するという当初の意図が達成される。逆にこの条件が守られず、逆相となるべき両信号が同相となる場合は正帰還となって強めあい、当該周波数帯域において発振する危険性がある。

以上に示した、増幅段（Ｂ）１２入力から、サンプル・ホールド回路１３、移動平均演算部１５、減衰回路１６、平滑化フィルタ１７及び加算器１８を経て、増幅段（Ｂ）１２へと負帰還をかけるまでの一連の動作により、増幅回路の周波数特性を制御した際のシミュレーション結果を図４に示す。
これは、増幅段（Ｂ）１２入力から増幅器出力ｂまでの伝達関数を示している。
このシミュレーションで用いた条件を以下に記す。
増幅段（Ｂ）１２の利得は３ｄＢで周波数特性は無く、平坦なものとする。
サンプル・ホールド回路１３に入力されるサンプリングクロックの周波数は２．０ＧＨｚであり、信号が離散化される際のサンプリング周波数となる。
移動平均演算部１５は（式１）でＬ＝２、３とした各々の場合の２通りを考えている。周波数特性は図２に示した通りである。
減衰回路１６では０．７倍に減衰されている。
平滑化フィルタ１７は、抵抗が１０００Ω、容量が２５０ｆＦで作られたパッシブフィルタである。

図４から、移動平均演算部のフィルタ長Ｌを変更するだけで増幅器の利得ピーク点がシフトしている様子が分かる。Ｌ＝２、Ｌ＝３いずれかの選択については、クロック発生器１４から発せられるサンプリングクロックの周波数ｆｓなど、回路上のディジタル制御信号で容易に変更可能である。
サンプリング周波数ｆｓを大きくとるほど、折り返し成分は所望の周波数成分から離れたところに位置するので、平滑化フィルタの次数は小さくて済む。
実際、図４のシミュレーションで用いた平滑化フィルタの次数は一次であり、必要な容量値も小さなレイアウト面積で実現可能である。特にチューニングが必要な箇所ではなく、折り返しを除去できれば目的は達成されるので、このフィルタを追加したことにより、アナログ要素が従来技術から増えたことにはならないと考えられる。

なお、フィードバックループの加わった増幅段（Ｂ）１２は、回路で熱雑音の加わった信号を帰還して再度入力させているため、雑音特性が悪くなる。このため、増幅段（Ａ）１１での信号増幅においては、回路発生熱雑音を極力抑えることが必要である。
例えば、雑音指数ＮＦ１、利得Ｇａ１をもつステージ１と、雑音指数ＮＦ２、利得Ｇａ２をもつステージ２が直列に接続された系を考える。ステージ１の出力インピーダンスとステージ２の入力インピーダンスとは完全に整合が取れており、反射などによる損失は無いものとする。
この場合のステージ１入力からステージ２出力までを考えた合成雑音指数ＮＦtotalは、

で算出される。
これによれば、増幅段（Ａ）１１の雑音指数が１．５ｄＢ、利得が２０ｄＢ、増幅段（Ｂ）１２の雑音指数が１０ｄＢの場合の本実施形態の合成雑音指数は１．８ｄＢとなる。
また、増幅段１で発生する熱雑音が多くなり雑音指数が２．５ｄＢとなった場合、合成雑音指数は２．７ｄＢとなる。
無線受信システムにおいては、初段の雑音指数の劣化分がそのまま受信感度の劣化となるため、本発明の実施においては増幅段１での熱雑音発生を抑えることは重要である。単位周波数あたりの回路発生熱雑音の平均電圧振幅をＶｎ、ボルツマン定数をｋ、温度をＴ、回路の抵抗成分をＲとすると、回路発生熱雑音の平均電圧振幅Ｖｎは式（３）で表される。

増幅回路では、増幅を担うトランジスタの相互コンダクタンスの逆数が（式３）のＲに相当するため、増幅段（Ａ）１１のトランジスタサイズを大きくとれば熱雑音発生を抑えることができる。ただ、この場合、消費電力の増加をも意味するので、求められる雑音特性と消費電力とのトレードオフ関係を勘案しながら回路構成の最適化を図ることになる。

（第２の実施形態）
図５は、本発明の第２の実施形態のディジタル低雑音増幅回路のブロック図である。
このディジタル低雑音増幅回路は、高周波信号入力信号ｃを増幅する増幅段（Ｃ）２１と、この増幅段（Ｃ）２１の出力とディジタル・アナログ変換器２７からの帰還信号とを加算する加算器２８と、加算器２８出力をさらに増幅するとともに出力信号ｄを出力する増幅段（Ｄ）２２と、増幅段（Ｄ）２２の出力をサンプル・ホールドするサンプル・ホールド回路２３と、この離散時間信号をＡ／Ｄ変換するアナログ・ディジタル変換器２５と、ディジタル変換された信号を演算処理するディジタルシグナルプロセサ２６と、ディジタルシグナルプロセサ２６出力をＤ／Ａ変換するディジタル・アナログ変換器２７と、サンプル・ホールド回路２３とアナログ・ディジタル変換器２５にクロックを与えるクロック発生器２４とから構成される。

本第２の実施形態は、サンプル・ホールド回路２３から出力された離散時間信号をアナログ・ディジタル変換器２５に入力してディジタル信号へ変換した上、ディジタルシグナルプロセサ２６へ入力してフィルタ処理を行った後、ディジタル・アナログ変換器２７へ入力してアナログ信号に戻し、増幅段（Ｄ）２２へ負帰還をかけている点が第１の実施形態と異なっている。

次に、本第２の実施形態の動作について説明する。ここでは主として前述した第１の実施形態と異なる動作についてのみ説明する。
サンプル・ホールド回路２３から出力された離散時間信号は、次段のアナログ・ディジタル変換器２５へ供給される。アナログ・ディジタル変換器２５で、アナログ値である入力信号が量子化され、信号電圧振幅に対応したディジタル信号へと変換された上、ディジタルシグナルプロセサ２６へと出力される。すなわち、サンプル・ホールド回路２３とアナログ・ディジタル変換器２５とでディジタル離散化手段として機能する。
アナログ・ディジタル変換器２５から出力されたディジタル信号はディジタルシグナルプロセサ２６へ供給される。ここで、入力信号に対してローパス、バンドパス、位相回転などの一連のフィルタ処理と減衰処理を行った上、ディジタル・アナログ変換器２７へと出力される。
ディジタルシグナルプロセサ２６から出力されたディジタル信号は、ディジタル・アナログ変換器２７により連続的なアナログ信号へと変換された上、増幅段２の入力へ負帰還となる条件を満たして加算される。増幅段２への負帰還以降の動作は、第１の実施形態の場合と同じである。ディジタル・アナログ変換器２７はディジタルシグナルプロセサ２６から出力されたディジタル信号を連続時間信号とする連続化手段として機能する。

本第２の実施形態では、離散時間信号フィルタや減衰など第１の実施形態では回路で実現されていた機能を、ディジタルシグナルプロセサ２６で行われている。このため、フィルタ処理は、第１の実施形態の場合に比べて、例えば、バンドパスフィルタ特性を持たせる等の複雑な処理が可能であり、ディジタル的に特性を制御することも容易である。
但し、高速で動作するディジタル回路が第１の実施形態の場合に比べて増える上に回路規模も増大する。このため第１の実施形態と比較すると、制御容易性という意味では有利であるが、消費電力・チップ面積といったコスト面では不利となる。

（第３の実施形態）
図６は、本発明の第３の実施形態のディジタル低雑音増幅回路のブロック図である。
この第３の実施形態は、高周波信号ｅを増幅する増幅段（Ｅ）３１と、この増幅段（Ｅ）３１の出力と帰還信号とを加算する加算器３８と、加算器３８出力をさらに増幅して出力信号ｆを出力する増幅段（Ｆ）３２と、増幅段（Ｆ）３２の出力をサンプル・ホールドして離散時間信号とするサンプル・ホールド回路３３と、この離散時間信号をフィルタ処理する離散時間フィルタ３５と、離散時間フィルタ３５で演算された信号を一定の割合で減衰させる減衰回路３６と、減衰回路３６から出力された離散時間信号の高調波成分を除去して波形を平滑化して加算器３８に入力するに平滑化フィルタ３７と、サンプル・ホールド回路１３と離散時間フィルタ３５にクロックを与えるクロック発生器３４と、このクロック発生器３４の出力を停止させるストップ信号供給手段３９から構成される。

本第３の実施形態では、クロック発生器３４からサンプル・ホールド回路３３および離散時間フィルタ３５に供給されるサンプリングクロックをストップ信号供給手段３９から供給されるストップ信号により適宜停止させようにしている。これより、サンプル・ホールド回路３３および離散時間フィルタ３５の動作を停止させ、この部分などで発生する電力消費の低減を図るものである。
従って、本第３の実施形態は、第１の実施形態および第２の実施形態と比べてストップ信号供給手段３９が追加されている点が異なる。

次に、本実施形態の動作について説明する。ここでは前述した第１の実施形態および第２の実施形態と異なる動作についてのみ説明する。
ディジタル無線通信がパケット通信などの形態をとる場合、信号を授受して回路を起動させている時間とそうでない時間がある。特に後者の時間においては通信を行わないために、省電力化の観点から不要な回路動作は抑えられていることが望ましい。ここで、通信していない間は回路を停止させる信号を出すようにプログラムされているストップ信号供給手段３９を追加し、ここから発せされるストップ信号によりサンプル・ホールド回路３３および離散時間フィルタ３５を停止させる。
これにより、通信を行っていない間の不要な回路動作をディジタル制御により容易に抑えることができる。ただし、本第３の実施の形態の構成はフィードバックループを有するため、回路停止状態から起動状態へ信号により切り替えても、利得などの高周波特性が所望値に落ち着くまで一定のロックアップ時間が必要である。ゆえに、この回路起動時間は、増幅器出力ｆ以降で信号が実際に所望される時間に加え、このロックアップ時間を足して決定され、ストップ信号供給手段３９からストップ信号を出力されなければならない。このロックアップ時間は、回路パラメータにより一意的に決まる値である。

さらに、無線受信器に本発明に示されるような離散処理を低雑音増幅器中に取り入れれば、回路ストップ信号の供給が従来のアナログ回路・信号処理で構成された低雑音増幅器に比べて容易となる。受信回路中で最も電力を消費するブロックは、通常、低雑音増幅器であるため、本発明を無線受信機に組み込めば、受信システム全体のさらなる低電力化が図れる。ただし、回路停止時間として、通常の停止時間に加えて前記ロックアップ時間を加えることが、ストップ信号供給手段３９に反映されていなければならない。この停止時間の新たな考慮は重要である。

次に、本発明で実行される増幅器の低雑音化処理方法について図７の動作フローチャートに沿って説明する。
入力信号がステップＳ１００で取り込まれ、この入力信号に帰還信号が逆位相で加算される（ステップＳ１０１：負帰還工程）。これにより、入力信号から負帰還された信号の周波数帯域が減衰されてフィルタリングが実現される。
次に、この加算結果を増幅する（ステップＳ１０２：増幅工程）。
増幅された信号をサンプリングホールドして離散化信号を作成する（ステップＳ１０３：離散化工程）とともに、この増幅された信号を出力する（ステップＳ１０６）。
次に、離散化信号に例えば移動平均演算などの演算処理により離散時間フィルタ処理を施す（ステップＳ１０４：信号処理工程）。
次に離散フィルタ処理された信号に平滑化を行って連続信号とする（ステップＳ１０５：連続化工程）。この連続化された信号は帰還信号としてステップＳ１０１に戻され、入力信号に逆位相で加算される。
これにより、入力信号に対して所定の周波数特性を与えることができ、雑音の帯域を減衰させて、インダクタなどのパッシブ阻止を用いることなく増幅回路の低雑音化を図ることができる。

また、以上で説明した増幅工程（Ｓ１０２）、離散化工程（Ｓ１０３）、信号処理工程（Ｓ１０４）、連続化工程（Ｓ１０５）及び負帰還工程（Ｓ１０１）における各工程の実行内容をプログラム化しコンピュータに実行させるように構成しても良い。

上述したように本発明によれば、チップ面積を大幅に縮小した低雑音増幅器を実現することが可能であり、ディジタル無線受信装置に用いてそのチップ面積を縮小するとともに、設計工期の短縮を図ることができる。
チップ面積を縮小できる理由は、従来ＣＭＯＳ低雑音増幅器においてチップ面積縮小の阻害要因となっていたインダクタを用いず、ゲイン向上と周波数特性付与の機能をディジタル制御によって行えるためである。
また、設計工期短縮の理由は、従来の低雑音増幅器において抵抗や容量、インダクタ等のパッシブ素子の作り込み、Ｌ、Ｃのチューニング周波数への合わせこみなどのアナログチューニング工程を削減することができるためである。

さらに、設計後の高周波特性の制御など、再構成も従来技術に比べて容易である。
再構成容易性の一例として、１つの無線チップで複数の周波数帯を受信する場合を考える。従来のアナログ処理のみを用いた低雑音増幅器では、当該の通信周波数帯で共振するようインダクタ・コンデンサなどでチューニングされた低雑音増幅器を通信帯域の数だけ用意する必要がある。
これに対して本発明の離散処理を用いた低雑音増幅器の場合、外部からのディジタル制御信号で異なる周波数帯に対応することが可能であり、低雑音増幅器の本体は1つだけで済む。この効果を用いれば、上記制御信号をチップ出荷時に不揮発メモリ等に蓄えておくことにより、単一のフォトマスクで種々の周波数帯・利得に対応可能な低雑音増幅器が製作可能になる。
さらに、本発明によって、増幅回路の低雑音化の処理方法及びそれをコンピュータに実行させるプログラムも提供することができる。

次に、本発明の他の実施形態を説明する。前記離散化手段および前記離散時間フィルタへサンプリングクロック信号を提供するするクロック発生手段を設けても良い。
これにより、安定な離散化とそれに対応した離散時間フィルタ動作を実現することができる。

また、前記クロック発生手段が出力するサンプリングクロック信号を停止するクロック停止手段を備えても良い。
これにより、通信を行っていない時間には、前記離散化手段や前記離散時間フィルタの動作を停止して省電力化を図ることができる。

さらに、前記離散時間フィルタから出力され、前記連続化手段を経て前記増幅手段の入力へ帰還される信号を減衰させる減衰手段をさらに備えても良い。
これにより、正帰還量が大きくなって発振する虞のない増幅回路を実現することができる。

また、前記増幅手段に入力される入力信号と、前記連続化手段から前記増幅手段へ帰還入力される帰還信号とが逆位相の関係を保ち、前記離散化手段、前記離散時間フィルタ、前記減衰手段及び連続化手段とから負帰還回路を形成するようにする。
これにより、離散時間フィルタで選択した周波数範囲の特性を減衰して雑音を低減することが可能な増幅回路を実現することができる。

また、前記減衰手段は、前記負帰還回路の利得が１以下となるように最適化されていてもよい。
これにより、回路が発振する虞がなく、かつ、雑音抑制効果が最適な増幅回路を実現することができる。

ここで、前記離散時間フィルタを移動平均演算処理手段としても良い。
これにより、比較的簡単な演算処理によって、効果的な雑音低減処理ができるので、小さな回路面積で雑音抑制効果が優れた増幅回路を実現することができる。

ここで、前記離散化手段をＡ／Ｄ変換手段とし、前記離散時間フィルタをディジタル信号処理装置とし、前記連続化手段をＤ／Ａ変換手段としても良い。
これにより、ディジタル信号処理装置を用いて、より複雑で効果的なディジタルフィルタを実現することができ、増幅回路の周波数特性をより精密に変化させて効率的な雑音除去が可能な増幅回路を実現することができる。

以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は２００６年９月１４日に出願された日本出願特願２００６−２５０１２２を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明によれば、携帯電話機をはじめとするディジタル無線受信装置のフロントエンド増幅回路として有効に用いることができ、そのような産業分野の広い範囲で利用される可能性を有している。

本発明の第１の実施形態の増幅回路の構成を示すブロック図である。 図１に示す第１の実施形態に用いられる移動平均演算部の周波数特性を示すブロック図である。 図１に示す第１の実施形態に用いられる減衰回路の構成を示すブロック図である。 図１に示す第１の実施形態の増幅回路の周波数特性を示す図表である。 本発明の第２の実施形態の増幅回路の構成を示すブロック図である。 本発明の第３の実施形態の増幅回路の構成を示すブロック図である。 本発明の増幅手段の低雑音化処理方法を示すフローチャートである。 関連するＣＭＯＳを用いた低雑音増幅器の構成を示すブロック図である。 関連するインダクタを用いないディジタルＣＭＯＳを用いた低雑音増幅回路の構成を示すブロック図である。

符号の説明

１１、１２、２１、２２、３１、３２ 増幅段（増幅手段）
１３、２３、３３ サンプル・ホールド回路（離散化手段）
１４、２４、３４ クロック発生器（クロック発生手段）
１５ 移動平均演算部（離散時間フィルタ）
１６、３６ 減衰回路（減衰手段）
１７、３７ 平滑化フィルタ（連続化手段）
１８、２８、３８ 加算器
２５ アナログ・ディジタル変換器（Ａ／Ｄ変換手段）
２６ ディジタルシグナルプロセッサ（ディジタル信号処理装置）
２７ ディジタル・アナログ変換器（Ｄ／Ａ変換手段）

Claims (10)

1. 入力信号を増幅して出力する増幅回路であって、
   前記入力信号をが有する周波数帯域の少なくとも２倍のサンプリング周波数でサンプリングして離散時間信号へと変換する離散化手段と、
   この離散化手段から出力される離散時間信号から、特定の周波数帯域を選択し出力する離散時間フィルタと、
   この離散時間フィルタの出力信号を平滑化して連続時間信号として前記増幅手段の入力へ帰還する連続化手段とを備えたことを特徴とする増幅回路。
2. 前記請求項１に記載の増幅回路において、
   前記離散化手段および前記離散時間フィルタへ、離散タイミングを設定し連続動作を可能にするサンプリングクロック信号を提供するするクロック発生手段を備えたことを特徴とする増幅回路。
3. 前記請求項２に記載の増幅回路において、
   前記クロック発生手段に、前記入力信号がない場合に当該クロック発生手段が出力するサンプリングクロック信号を停止するクロック停止手段を併設したことを特徴とする増幅回路。
4. 前記請求項１に記載の増幅回路において、
   前記離散時間フィルタから出力され、前記連続化手段を経て前記増幅手段の入力へ帰還される信号を減衰させる減衰手段をさらに備えたことを特徴とする増幅回路。
5. 前記請求項４に記載の増幅回路において、
   前記増幅手段に入力される入力信号と、前記連続化手段から前記増幅手段へ帰還入力される帰還信号とが逆位相の関係を保ち、前記離散化手段、前記離散時間フィルタ、前記減衰手段及び連続化手段とから負帰還回路を形成することを特徴とする増幅回路。
6. 前記請求項４に記載の増幅回路において、
   前記減衰手段は、前記負帰還回路の利得が１以下となるように最適化されていることを特徴とする増幅回路。
7. 前記請求項１乃至６のいずれか１項に記載の増幅回路において、
   前記離散時間フィルタが移動平均演算処理手段であることを特徴とする増幅回路。
8. 前記請求項１に記載の増幅回路において、
   前記離散化手段をサンプル・ホールド回路とＡ／Ｄ変換手段で構成するとともに、前記離散時間フィルタと前記減衰手段をディジタル信号処理装置で形成し、前記連続化手段をＤ／Ａ変換手段で構成したことを特徴とする増幅回路。
9. 入力信号を増幅する増幅手段の低雑音化処理方法であって、
   増幅手段の出力をサンプリングして離散時間信号へと変換する離散化工程と、
   この離散化工程で得られた離散時間信号に演算によって離散時間フィルタ処理を行う信号処理工程と、
   このディジタル信号処理工程で離散時間フィルタ処理された信号を平滑化して連続信号とする連続化工程と、
   この連続化工程で連続化された連続信号を前記増幅手段の入力信号に逆位相で加算する負帰還工程と、
   この負帰還工程で加算された前記入力信号と逆位相の前記連続信号とを前記増幅手段で増幅する増幅工程とを備えたことを特徴とする増幅手段の低雑音化処理方法。
10. 入力信号を増幅する増幅手段の低雑音化処理プログラムであって、
    前記入力信号をサンプリングして得た離散時間信号にディジタル演算によって離散時間フィルタ処理を行うディジタル信号処理機能と、
    このディジタル信号処理機能によって離散時間フィルタ処理された信号を平滑化して連続信号とする連続化機能と、
    この連続化機能で連続化された連続信号を前記増幅手段の入力信号に逆位相で加算する負帰還機能とを、
    コンピュータに実行させるようにしたことを特徴とする低雑音化処理プログラム。

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