JP5487073B2 - 高周波信号処理装置 - Google Patents
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Description
図1は、本発明の一実施の形態による高周波信号処理装置において、その主要部の概略的な構成例を示す回路ブロック図である。図2は、図1の送信ブロックTXBKにおいて、そのプリドライバ段PDRSGの動作原理を示す概念図である。図3は、図1の送信ブロックTXBKにおいて、その最終ドライバ段FDRSGの動作原理を示す概念図である。図1には、高周波信号処理装置RFICに含まれる送信ブロックTXBK周りの構成例が示されている。TXBKは、例えば一つの半導体チップ(例えばモノリシックマイクロ波集積回路(MMIC))上に形成され、発振部OSCBKと電力増幅部PABKを備えている。
Vout=gm×Z×Vin (2)
飽和領域では、符号ST22に示すように、仮に入力電力にΔinのばらつきが生じたとしても、出力電力では、Δinのばらつきが十分に圧縮されることになる。その結果、符号ST23に示すように、PDRの出力電力における基本周波数f0の成分は、Vout(max)に応じた値に制限されると共にばらつきが大きく低減されたものとなる。すなわち、符号ST21に示したf0の各入力電力(この例では3通りのばらつきを持つ入力電力)は、符号ST23に示すように、それぞれPDRを介した後の出力電力がVout(max)に応じた値に制限される。
図5は、本発明の一実施の形態による高周波信号処理装置において、その全体の概略構成例を示すブロック図である。図5に示す高周波信号処理装置RFICは、例えば、高周波ブロックRFBKとベースバンドブロックBBBKを備えた一つの半導体チップで実現され、ZigBee(登録商標)規格に基づく無線通信動作を行うものとなっている。BBBKは、図示はしないが、所定のプログラムを実行可能なマイクロコントローラユニットや、その動作用のメモリや、タイマ回路等の各種周辺ユニット等を備え、各種アプリケーションに伴う処理や通信に伴う各種ベースバンド処理を行う。RFBKは、送信ブロックTXBK、受信ブロックRXBK、アナログ・デジタル変換回路ADC、制御論理回路CTLLGC、基準電圧生成回路BG、レギュレータ回路LDO、ならびにトリミング回路TRM等を備えている。
図6は、図1の送信ブロックTXBKにおいて、その電力増幅部PABKの詳細な構成例を示す回路図である。図6に示すように、プリドライバ回路段PDRSG(プリドライバ回路PDR)は、テイル電流を用いたインダクタ負荷の差動増幅回路となっており、最終ドライバ段FDRSG(最終段ドライバ回路FDR)は、カスコード型の擬似差動増幅回路となっている。なお、図6中の破線で示してある、容量Cp1〜Cp4および抵抗Rp1〜Rp4は、インダクタL1〜L4にそれぞれ含まれる寄生素子である。
図8は、図6のプリドライバ段PDRSGにおける入出力特性の一例を示す図である。図8では、横軸に図6のVinとなる入力電圧(入力電力)、縦軸に図6のPDROUTとなる出力電圧(出力電力)が示されている。図8の入出力特性は、入力に応じてP1dBを境界に「線形領域(Linear)」と「飽和領域(Saturation)」に分けることができる。P1dBは、1dB利得圧縮点等と呼ばれ、線形領域の利得よりも利得が1dB低下する点(言い換えれば、入力に対し出力が直線的に増加すると仮定した場合の出力から実際の出力が1dB低下する点)を意味する。一般にアナログの増幅回路では線形領域を使用するが、図6のPDRSG(プリドライバ回路PDR)では、発振部OSCBKの振幅バラつきを抑圧するために飽和領域を積極的に利用することで直接変調方式の送信パワーばらつきの抑圧を行っている。図8に示すようにP1dBよりも高い電圧に動作点OPsを設定することで、入力ばらつきに対する出力ばらつきが抑圧されることが分かる(ΔPDROUT<ΔVin)。この動作点OPsでPDRを動作させるために、図6におけるM3のバイアス電流を十分小さく絞る。しかし、この動作点でPDRを動作させることにより高調波歪みの弊害が生じる。
図13は、図1の比較例として検討した高周波信号処理装置の主要部の概略的な構成例を示す回路ブロック図である。図13に示す送信ブロックTXBKcでは、図1のTXBKの場合とは逆に、前段となるプリドライバ回路PDRcが内蔵インダクタL1bを負荷とする線形アンプとなっており、その後段となる最終段ドライバ回路FDRcが外付けインダクタL1aを負荷とするリミッティングアンプとなっている。ここで、図13のFDRcをリミッティング動作させるために、図6中に示したプリドライバ段PDRSGの回路構成を用いたとする。このとき、内蔵インダクタL1bから外付けの高いQ値を持つインダクタL1aに変更した場合の帯域外除去比の改善量は、図11の7.2GHz付近にて約−16dBcであることが分かる。
ANT アンテナ
BBBK ベースバンドブロック
BG 基準電圧生成回路
BPF バンドパスフィルタ回路
C 容量
CTLLGC 制御論理回路
DSM 周波数設定回路
FDR 最終段ドライバ回路
FDRSG 最終ドライバ段
ISS_LMT 電流源
L インダクタ
LDO レギュレータ回路
LNA ロウノイズアンプ回路
LOBF ローカルバッファ回路
M MOSトランジスタ
MACH インピーダンス整合回路
MIX ミキサ回路
OP 動作点
OSCBK 発振部
PABK 電力増幅部
PDR プリドライバ回路
PDRSG プリドライバ段
PGA 可変利得アンプ回路
PLL PLL回路
PPF ポリフェイズフィルタ回路
R 抵抗
RFBK 高周波ブロック
RFIC 高周波信号処理装置
RFIO 外部端子
RXBK 受信ブロック
TRM トリミング回路
TXBK 送信ブロック
VCO 電圧制御発振回路
Claims (13)
- 1dB利得圧縮点よりも出力電力が大きくなる飽和領域を動作点とし、位相変調あるいは周波数変調された第1入力信号を受け、第1インダクタを負荷として電力増幅を行う第1増幅回路と、
前記1dB利得圧縮点よりも出力電力が小さくなる線形領域を動作点とし、前記第1増幅回路から出力された第2入力信号を受け、Q値が前記第1インダクタよりも大きい第2インダクタを負荷として電力増幅を行う第2増幅回路とを有することを特徴とする高周波信号処理装置。 - 請求項1記載の高周波信号処理装置において、
更に、LC共振型の発振回路を備え、
前記第1入力信号は、前記発振回路の前記LC成分を送信データに応じて変調することで生成されることを特徴とする高周波信号処理装置。 - 請求項2記載の高周波信号処理装置において、
前記第1インダクタ、前記第1および前記第2増幅回路、および前記発振回路は、同一の半導体チップ上に形成され、
前記第2インダクタは、前記半導体チップの外部に設けられることを特徴とする高周波信号処理装置。 - 請求項2記載の高周波信号処理装置において、更に、
第3入力信号をローカル発振信号によってダウンコンバートするミキサ回路と、
前記発振回路の後段に設けられたバッファ回路とを備え、
前記発振回路は、送信時に前記第1入力信号を前記バッファ回路を介して前記第1増幅回路に向けて出力し、受信時に前記ローカル発振信号を前記バッファ回路を介して前記ミキサ回路に向けて出力することを特徴とする高周波信号処理装置。 - 請求項2記載の高周波信号処理装置において、
前記第1および第2増幅回路は、差動構成となっていることを特徴とする高周波信号処理装置。 - 請求項5記載の高周波信号処理装置において、
前記第2増幅回路は、カスコード段を備えていることを特徴とする高周波信号処理装置。 - 請求項2記載の高周波信号処理装置において、
前記高周波信号処理装置は、ZigBee(登録商標)規格に基づく動作を行うことを特徴とする高周波信号処理装置。 - 第1差動信号が入力され、第2差動信号を出力する第1増幅回路と、
前記第2差動信号が容量を介して入力され、第3差動信号をアンテナに向けて出力する第2増幅回路とを備え、
前記第1増幅回路は、
前記第1差動信号をゲート入力として動作する第1および第2MISFETと、
前記第1および第2MISFETの共通ソースノードに接続され、前記第1および第2MISFETにバイアス電流を供給する第3MISFETと、
前記第1および第2MISFETのドレインにそれぞれ接続され、負荷として動作する第1および第2インダクタとを備え、
前記第2増幅回路は、
前記第2差動信号をゲート入力として動作する第4および第5MISFETと、
ソースに前記第4および第5MISFETのドレインがそれぞれ接続され、ゲートに固定電圧が印加された第6および第7MISFETと、
前記第6および第7MISFETのドレインにそれぞれ接続され、負荷として動作する第3および第4インダクタと、
ゲートとドレインが共通に接続され、ゲートがそれぞれ抵抗素子を介して前記第4および第5MISFETのゲートに接続されることで前記第4および第5MISFETにバイアス電流を供給する第8MISFETとを備え、
前記第1および第2MISFETのトランジスタサイズは、前記第4および第5MISFETのトランジスタサイズよりも小さく、
前記第1および第2MISFETのそれぞれに流れるバイアス電流は、前記第4および第5MISFETのそれぞれに流れるバイアス電流よりも小さく、
前記第3および第4インダクタのQ値は、前記第1および第2インダクタのQ値よりも大きいことを特徴とする高周波信号処理装置。 - 請求項8記載の高周波信号処理装置において、
前記第1および第2MISFETの相互コンダクタンスは、前記第4および第5MISFETの相互コンダクタンスの1/2以下であることを特徴とする高周波信号処理装置。 - 請求項9記載の高周波信号処理装置において、
更に、LC共振型の発振回路を備え、
前記第1差動信号は、前記発振回路のLC成分を送信データに応じて変調することで生成されることを特徴とする高周波信号処理装置。 - 請求項9記載の高周波信号処理装置において、
前記第1および第2インダクタと、前記第1〜第8MISFETは、同一の半導体チップ上に形成され、
前記第3および第4インダクタは、前記半導体チップの外部に設けられることを特徴とする高周波信号処理装置。 - 請求項9記載の高周波信号処理装置において、更に、
第4差動信号をローカル発振信号によってダウンコンバートするミキサ回路と、
前記発振回路の後段に設けられたバッファ回路とを備え、
前記発振回路は、送信時に前記第1差動信号を前記バッファ回路を介して前記第1増幅回路に向けて出力し、受信時に前記ローカル発振信号を前記バッファ回路を介して前記ミキサ回路に向けて出力することを特徴とする高周波信号処理装置。 - 請求項8記載の高周波信号処理装置において、
前記第1および第2MISFETのそれぞれの相互コンダクタンスをgmとし、前記第1差動信号の電圧レベルをVinとし、前記第1および第2MISFETのそれぞれに流れるバイアス電流をIDSとすると、「(gm×Vin)/IDS」は1よりも大きいことを特徴とする高周波信号処理装置。
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