JPH1188181A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH1188181A JPH1188181A JP9248910A JP24891097A JPH1188181A JP H1188181 A JPH1188181 A JP H1188181A JP 9248910 A JP9248910 A JP 9248910A JP 24891097 A JP24891097 A JP 24891097A JP H1188181 A JPH1188181 A JP H1188181A
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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- Theoretical Computer Science (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 出力階調数を大きくしても、回路規模増大の
小さいＤ／Ａ変換装置を提供する。 【解決手段】 ディジタル入力は、まずディジタルフィ
ルタ１０とノイズシェーパ１１でサンプリング周波数が
高く、語長制限されたディジタル信号に変換される。ノ
イズシェーパ１１の出力はデコーダ１２でｎ個のｍ値信
号Ａ1 〜Ａn に“１”ずつ順に巡回するように割り当て
る変換が行われた後、ｎ個のｍ値Ｄ／Ａ変換器１３1 〜
１３n でアナログ信号に変換され、さらにアナログ加算
器１４で総合されてアナログ出力信号となる。
小さいＤ／Ａ変換装置を提供する。 【解決手段】 ディジタル入力は、まずディジタルフィ
ルタ１０とノイズシェーパ１１でサンプリング周波数が
高く、語長制限されたディジタル信号に変換される。ノ
イズシェーパ１１の出力はデコーダ１２でｎ個のｍ値信
号Ａ1 〜Ａn に“１”ずつ順に巡回するように割り当て
る変換が行われた後、ｎ個のｍ値Ｄ／Ａ変換器１３1 〜
１３n でアナログ信号に変換され、さらにアナログ加算
器１４で総合されてアナログ出力信号となる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号をア
ナログ信号に変換するＤ／Ａ（ディジタル／アナログ）
変換装置に関し、特にディジタル入力信号のサンプリン
グ周波数よりも高いサンプリング周波数でＤ／Ａ変換を
行う、オーバーサンプリング型Ｄ／Ａ変換装置に関する
ものである。
ナログ信号に変換するＤ／Ａ（ディジタル／アナログ）
変換装置に関し、特にディジタル入力信号のサンプリン
グ周波数よりも高いサンプリング周波数でＤ／Ａ変換を
行う、オーバーサンプリング型Ｄ／Ａ変換装置に関する
ものである。
【０００２】
【従来の技術】Ｄ／Ａ変換装置の一つとして、ノイズシ
ェーパと１ビットＤ／Ａ変換器列を用いたＤ／Ａ変換装
置が知られている。従来知られていたこの方式のＤ／Ａ
変換装置について図６を用いて説明する。なおこの技術
については、以下に示す文献Ａ，Ｂにその記載がある。
ェーパと１ビットＤ／Ａ変換器列を用いたＤ／Ａ変換装
置が知られている。従来知られていたこの方式のＤ／Ａ
変換装置について図６を用いて説明する。なおこの技術
については、以下に示す文献Ａ，Ｂにその記載がある。
【０００３】 文献Ａ；「特開平５−３３５９６３号公報」 文献Ｂ；「信学技報ＣＡＳ９４−９」 図６は従来のＤ／Ａ変換装置の一例を示すブロック図で
ある。図６において、１０はディジタルフィルタであ
り、入力されたディジタル信号のサンプリング周波数ｆ
s をｋ倍（ｋは整数）にするものである。ここでは、説
明のためにｋ＝６４とする。
ある。図６において、１０はディジタルフィルタであ
り、入力されたディジタル信号のサンプリング周波数ｆ
s をｋ倍（ｋは整数）にするものである。ここでは、説
明のためにｋ＝６４とする。
【０００４】１１はノイズシェーパであり、ディジタル
フィルタ１０から出力されるディジタル信号の量子化
（語長制限）を行うとともにノイズの周波数特性を所定
の特性に変化させるものである。ここでは２次特性のノ
イズシェーパとし、入力Ｘに対する出力Ｙは（数１）で
表されるものとする。
フィルタ１０から出力されるディジタル信号の量子化
（語長制限）を行うとともにノイズの周波数特性を所定
の特性に変化させるものである。ここでは２次特性のノ
イズシェーパとし、入力Ｘに対する出力Ｙは（数１）で
表されるものとする。
【０００５】
【数１】
【０００６】ただし、Ｖq ：量子化誤差 ｚ-1： cosθ−ｊ・ sinθ ｊ ：虚数単位 またここでは、出力Ｙが７（＝ｐ）レベルの出力（０〜
６）として説明を行う。
６）として説明を行う。
【０００７】５０はポインタであり、入力信号の累算値
の剰余を出力するものである。ここでは、ノイズシェー
パ１１の出力を累算して６の剰余を出力するものとす
る。ある時刻ｔのポインタ５０の入力をＸt とすると
き、出力Ｙt は（数２）で表される。
の剰余を出力するものである。ここでは、ノイズシェー
パ１１の出力を累算して６の剰余を出力するものとす
る。ある時刻ｔのポインタ５０の入力をＸt とすると
き、出力Ｙt は（数２）で表される。
【０００８】
【数２】
【０００９】ただし、Ｘt-1 ：１サンプル前の入力 Ｙt-1 ：１サンプル前の出力 ５１はＲＯＭ（読み出し専用メモリ）であり、入力信号
を下位、ポインタ５０の出力を上位とするアドレスに対
応して６ビットのデータを出力するものである。
を下位、ポインタ５０の出力を上位とするアドレスに対
応して６ビットのデータを出力するものである。
【００１０】５２は一連の１ビットＤ／Ａ変換器からな
る１ビットＤ／Ａ変換器列であり、第１のＤ／Ａ変換器
５２1 から第６のＤ／Ａ変換器５２6 までの、全て均一
な６個（＝ｎ）の１ビットＤ／Ａ変換器５２1 〜５２6
で構成され、ＲＯＭ５１の出力である６ビットのデータ
をアナログ信号に変換する。１４はアナログ加算器であ
り、１ビットＤ／Ａ変換器５２1 〜５２6 から出力され
る６個のアナログ信号を総合し、アナログ信号として出
力する。
る１ビットＤ／Ａ変換器列であり、第１のＤ／Ａ変換器
５２1 から第６のＤ／Ａ変換器５２6 までの、全て均一
な６個（＝ｎ）の１ビットＤ／Ａ変換器５２1 〜５２6
で構成され、ＲＯＭ５１の出力である６ビットのデータ
をアナログ信号に変換する。１４はアナログ加算器であ
り、１ビットＤ／Ａ変換器５２1 〜５２6 から出力され
る６個のアナログ信号を総合し、アナログ信号として出
力する。
【００１１】１５はＤ／Ａ変換回路であり、１ビットＤ
／Ａ変換器５２1 〜５２6 とアナログ加算器１４とで構
成される。図６のＤ／Ａ変換装置は、ディジタルフィル
タ１０とノイズシェーパ１１によりディジタル入力信号
をサンプリング周波数６４ｆs 、７（＝ｐ）レベルの信
号とした後に、ポインタ５０およびＲＯＭ５１で６個の
１ビット信号とし、さらにＤ／Ａ変換回路１５でアナロ
グ信号に変換するものであり、ディジタル信号をより高
いサンプリング周波数でアナログ信号に変換する、いわ
ゆるオーバーサンプリング型のＤ／Ａ変換装置となって
いる。
／Ａ変換器５２1 〜５２6 とアナログ加算器１４とで構
成される。図６のＤ／Ａ変換装置は、ディジタルフィル
タ１０とノイズシェーパ１１によりディジタル入力信号
をサンプリング周波数６４ｆs 、７（＝ｐ）レベルの信
号とした後に、ポインタ５０およびＲＯＭ５１で６個の
１ビット信号とし、さらにＤ／Ａ変換回路１５でアナロ
グ信号に変換するものであり、ディジタル信号をより高
いサンプリング周波数でアナログ信号に変換する、いわ
ゆるオーバーサンプリング型のＤ／Ａ変換装置となって
いる。
【００１２】図６のＤ／Ａ変換装置の出力信号スペクト
ラムを、Ｄ／Ａ変換回路１５が理想的な場合についてコ
ンピュータ・シミュレーションで求めた結果を図７に示
す。簡単のためここでは、０〜２ｆs までの信号を示し
ている。前記したように僅か７レベルのディジタル信号
をアナログ信号に変換したものながら、図７に示したよ
うにノイズシェーパ１１によって、０〜ｆs ／２の信号
帯域では９０ｄＢ以上のダイナミックレンジが得られる
ものである。
ラムを、Ｄ／Ａ変換回路１５が理想的な場合についてコ
ンピュータ・シミュレーションで求めた結果を図７に示
す。簡単のためここでは、０〜２ｆs までの信号を示し
ている。前記したように僅か７レベルのディジタル信号
をアナログ信号に変換したものながら、図７に示したよ
うにノイズシェーパ１１によって、０〜ｆs ／２の信号
帯域では９０ｄＢ以上のダイナミックレンジが得られる
ものである。
【００１３】さて、実際の回路では１ビットＤ／Ａ変換
器５２1 〜５２6 を完全に均一に製造することは不可能
であり、出力間には必ず何らかのバラツキ（相対誤差）
が存在してノイズ発生の原因となる。このノイズを抑圧
するために、１ビットＤ／Ａ変換器５２1 〜５２6 を巡
回するように用いる方法について、以下に説明する。ま
ず、ポインタ５０は、図６のノイズシェーパ１１から出
力される７レベルの信号（０〜６）を累算し、６の剰余
を求めて出力する。したがって、ポインタ５０の出力は
０〜５の６通りとなる。
器５２1 〜５２6 を完全に均一に製造することは不可能
であり、出力間には必ず何らかのバラツキ（相対誤差）
が存在してノイズ発生の原因となる。このノイズを抑圧
するために、１ビットＤ／Ａ変換器５２1 〜５２6 を巡
回するように用いる方法について、以下に説明する。ま
ず、ポインタ５０は、図６のノイズシェーパ１１から出
力される７レベルの信号（０〜６）を累算し、６の剰余
を求めて出力する。したがって、ポインタ５０の出力は
０〜５の６通りとなる。
【００１４】つぎに、入力信号（ノイズシェーパ１１の
出力信号）を下位、ポインタ５０の出力信号を上位とす
るアドレスをＲＯＭ５１に入力し、６ビットのデータを
得る。この６ビットのデータは、重み付けのない１ビッ
ト信号６個を表すものである。この時のアドレス（１０
進数）とデータ（１ビット信号６個）の関係を（表１）
に示す。なお（表１）では表を見やすくするためにデー
タ“０”を“．”と表記している。
出力信号）を下位、ポインタ５０の出力信号を上位とす
るアドレスをＲＯＭ５１に入力し、６ビットのデータを
得る。この６ビットのデータは、重み付けのない１ビッ
ト信号６個を表すものである。この時のアドレス（１０
進数）とデータ（１ビット信号６個）の関係を（表１）
に示す。なお（表１）では表を見やすくするためにデー
タ“０”を“．”と表記している。
【００１５】
【表１】
【００１６】（表１）を説明すると、６ビットデータは
アドレス下位すなわち入力信号の数値が示すだけ“１”
となっており、各ビットの総和が入力信号に等しくなる
ようになっている。また、アドレス上位すなわちポイン
タ５０の出力信号の数値が示すだけ左にシフトされ、あ
ふれた桁は右から現れるように巡回している。（表１）
のようにＲＯＭ５１を定義することにより、例えば（表
２）のようにデータが出力される。
アドレス下位すなわち入力信号の数値が示すだけ“１”
となっており、各ビットの総和が入力信号に等しくなる
ようになっている。また、アドレス上位すなわちポイン
タ５０の出力信号の数値が示すだけ左にシフトされ、あ
ふれた桁は右から現れるように巡回している。（表１）
のようにＲＯＭ５１を定義することにより、例えば（表
２）のようにデータが出力される。
【００１７】
【表２】
【００１８】（表２）からも判るように、入力信号の数
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関がないことを示し
ている。このため、６ビットデータがそれぞれ接続され
る１ビットＤ／Ａ変換器列５２の出力間にバラツキがあ
る場合でも、信号帯域でのノイズの発生を小さくするこ
とができる。
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関がないことを示し
ている。このため、６ビットデータがそれぞれ接続され
る１ビットＤ／Ａ変換器列５２の出力間にバラツキがあ
る場合でも、信号帯域でのノイズの発生を小さくするこ
とができる。
【００１９】
【発明が解決しようとする課題】しかしながら、図６に
示す構成では、ノイズシェーパ１１の出力階調数だけの
個数の１ビットＤ／Ａ変換器５２1 〜５２6 が必要であ
る。一般に、オーバーサンプリング型Ｄ／Ａ変換装置で
は、ノイズシェーパの出力階調数に比例して大きなダイ
ナミックレンジが得られるため、ダイナミックレンジを
大きくするためにはそれだけ多くの１ビットＤ／Ａ変換
器を必要とし、その分回路規模が大きくなるという課題
があった。
示す構成では、ノイズシェーパ１１の出力階調数だけの
個数の１ビットＤ／Ａ変換器５２1 〜５２6 が必要であ
る。一般に、オーバーサンプリング型Ｄ／Ａ変換装置で
は、ノイズシェーパの出力階調数に比例して大きなダイ
ナミックレンジが得られるため、ダイナミックレンジを
大きくするためにはそれだけ多くの１ビットＤ／Ａ変換
器を必要とし、その分回路規模が大きくなるという課題
があった。
【００２０】また、Ｄ／Ａ変換装置を平衡回路化する場
合、一般には同一のＤ／Ａ変換回路を２個用いて逆相の
ディジタル信号をアナログ信号に変換した後に、アナロ
グ逆相加算によって平衡回路化していた。これでは回路
規模が２倍になり、その分回路規模が大きくなるという
課題を有していた。したがって、本発明は、上記課題を
解決するため、出力階調数を大きくしても、回路規模増
大の小さいＤ／Ａ変換装置を提供することを第１の目的
とする。
合、一般には同一のＤ／Ａ変換回路を２個用いて逆相の
ディジタル信号をアナログ信号に変換した後に、アナロ
グ逆相加算によって平衡回路化していた。これでは回路
規模が２倍になり、その分回路規模が大きくなるという
課題を有していた。したがって、本発明は、上記課題を
解決するため、出力階調数を大きくしても、回路規模増
大の小さいＤ／Ａ変換装置を提供することを第１の目的
とする。
【００２１】また、回路を平衡化しても、回路規模増大
の小さいＤ／Ａ変換装置を提供することを第２の目的と
する。
の小さいＤ／Ａ変換装置を提供することを第２の目的と
する。
【００２２】
【課題を解決するための手段】この目的を達成するため
に、本発明は以下の構成とする。すなわち、請求項１記
載のＤ／Ａ変換装置は、ディジタル入力値をその振幅レ
ベルに対応したｎ個のｍ値信号（ｍ，ｎは整数、０，
１，２，…，ｍ−１のｍ値）に変換するデコーダと、デ
コーダの出力をアナログ信号に変換する等しいｎ個のｍ
値Ｄ／Ａ変換器と、ｎ個のｍ値Ｄ／Ａ変換器の出力を総
合するアナログ加算器とを備え、デコーダはディジタル
入力値をｎ個のｍ値信号に“１”ずつ順に巡回するよう
に割り当て、ｎ個のｍ値信号の和がディジタル入力値に
等しくなるようにしたことを特徴とする。
に、本発明は以下の構成とする。すなわち、請求項１記
載のＤ／Ａ変換装置は、ディジタル入力値をその振幅レ
ベルに対応したｎ個のｍ値信号（ｍ，ｎは整数、０，
１，２，…，ｍ−１のｍ値）に変換するデコーダと、デ
コーダの出力をアナログ信号に変換する等しいｎ個のｍ
値Ｄ／Ａ変換器と、ｎ個のｍ値Ｄ／Ａ変換器の出力を総
合するアナログ加算器とを備え、デコーダはディジタル
入力値をｎ個のｍ値信号に“１”ずつ順に巡回するよう
に割り当て、ｎ個のｍ値信号の和がディジタル入力値に
等しくなるようにしたことを特徴とする。
【００２３】また、請求項２記載のＤ／Ａ変換装置は、
請求項１記載のＤ／Ａ変換装置において、数値ｘを超え
ない最大の整数を［ｘ］とするとき、ディジタル入力値
Ｄ（０≦Ｄ≦ｍｎ−ｎ＋１，Ｄは整数）をｎ個のｍ値信
号Ａ1 ，Ａ2 ，…，Ａn （０≦Ａi ≦ｍ−１、ｉ＝１，
２，…，ｎ）に変換するデコーダの動作を、ディジタル
入力値Ｄに対するｍ値信号Ａi が、 Ａi ＝［（Ｄ＋Ｌi ）÷ｎ］ （ただし、ｉ＝１，２，
…，ｎ） となるようにしている。
請求項１記載のＤ／Ａ変換装置において、数値ｘを超え
ない最大の整数を［ｘ］とするとき、ディジタル入力値
Ｄ（０≦Ｄ≦ｍｎ−ｎ＋１，Ｄは整数）をｎ個のｍ値信
号Ａ1 ，Ａ2 ，…，Ａn （０≦Ａi ≦ｍ−１、ｉ＝１，
２，…，ｎ）に変換するデコーダの動作を、ディジタル
入力値Ｄに対するｍ値信号Ａi が、 Ａi ＝［（Ｄ＋Ｌi ）÷ｎ］ （ただし、ｉ＝１，２，
…，ｎ） となるようにしている。
【００２４】ここで、Ｌi （０≦Ｌi ≦ｍ−１、Ｌi は
整数）は、１サンプリングクロック後の該Ｌi の値
Ｌi ′との関係が、 Ｌi ′＝（Ｌi ＋Ｄ） ｍｏｄ ｎ で表され、初期値として、 Ｌi ＝ｎ−ｉ （ｉ＝１，２，…，ｎ） が与えられる。
整数）は、１サンプリングクロック後の該Ｌi の値
Ｌi ′との関係が、 Ｌi ′＝（Ｌi ＋Ｄ） ｍｏｄ ｎ で表され、初期値として、 Ｌi ＝ｎ−ｉ （ｉ＝１，２，…，ｎ） が与えられる。
【００２５】請求項３記載のＤ／Ａ変換装置は、請求項
１または２記載のＤ／Ａ変換装置において、デコーダか
ら出力されるｎ個のｍ値信号の一部を反転出力とし、ｍ
値Ｄ／Ａ変換器を介した後に他のｍ値信号とは逆相でア
ナログ加算するように構成したことを特徴とする。請求
項４記載のＤ／Ａ変換装置は、請求項３記載のＤ／Ａ変
換装置において、反転出力とするｍ値信号を、巡回信号
割り当ての順で非反転出力のｍ値信号と交互に配置する
ようにしたことを特徴とする。
１または２記載のＤ／Ａ変換装置において、デコーダか
ら出力されるｎ個のｍ値信号の一部を反転出力とし、ｍ
値Ｄ／Ａ変換器を介した後に他のｍ値信号とは逆相でア
ナログ加算するように構成したことを特徴とする。請求
項４記載のＤ／Ａ変換装置は、請求項３記載のＤ／Ａ変
換装置において、反転出力とするｍ値信号を、巡回信号
割り当ての順で非反転出力のｍ値信号と交互に配置する
ようにしたことを特徴とする。
【００２６】上述したように、本発明のＤ／Ａ変換装置
は、１ビットＤ／Ａ変換器の代わりに、ｍ値Ｄ／Ａ変換
器を用いることによって、出力階調数を大きくしても回
路規模増大の小さなＤ／Ａ変換装置を実現できる。ま
ず、上記従来の技術で説明したように複数の１ビットＤ
／Ａ変換器を用いたＤ／Ａ変換装置では、Ｄ／Ａ変換器
相互の出力振幅誤差がＤ／Ａ変換精度を劣化させる要因
となり、これを抑圧するためには１ビットＤ／Ａ変換器
を巡回するように用いればよい。
は、１ビットＤ／Ａ変換器の代わりに、ｍ値Ｄ／Ａ変換
器を用いることによって、出力階調数を大きくしても回
路規模増大の小さなＤ／Ａ変換装置を実現できる。ま
ず、上記従来の技術で説明したように複数の１ビットＤ
／Ａ変換器を用いたＤ／Ａ変換装置では、Ｄ／Ａ変換器
相互の出力振幅誤差がＤ／Ａ変換精度を劣化させる要因
となり、これを抑圧するためには１ビットＤ／Ａ変換器
を巡回するように用いればよい。
【００２７】さて、本発明における第１のｍ値Ｄ／Ａ変
換器の出力を（ｍ−１）個の１ビットＤ／Ａ変換器の出
力の和と考えて、この１ビットＤ／Ａ変換器を、 ＤＡ11，ＤＡ12，ＤＡ13，…，ＤＡ1(m-1) とし、同様に第２〜第ｎのｍ値Ｄ／Ａ変換器を、 ＤＡ21，ＤＡ22，ＤＡ23，…，ＤＡ2(m-1) ‥‥‥ ‥‥‥ ‥‥‥ ＤＡn1，ＤＡn2，ＤＡn3，…，ＤＡn(m-1) とする。このとき、ディジタル入力値を各１ビットＤ／
Ａ変換器へ割り当てるに当たり、これらの１ビットＤ／
Ａ変換器が、ＤＡ11，ＤＡ21，…，ＤＡn1，ＤＡ12，
…，ＤＡn2，ＤＡ13，…，ＤＡn(m-1)という一列の並び
であると考え、この順に巡回するように信号を割り当て
れば、各１ビットＤ／Ａ変換器相互の出力振幅誤差は前
記従来のＤ／Ａ変換装置と同様に抑圧することができ
る。すなわち、この信号割り当て結果を元へ戻して当初
のｍ値Ｄ／Ａ変換器へ割り当てれば良い。
換器の出力を（ｍ−１）個の１ビットＤ／Ａ変換器の出
力の和と考えて、この１ビットＤ／Ａ変換器を、 ＤＡ11，ＤＡ12，ＤＡ13，…，ＤＡ1(m-1) とし、同様に第２〜第ｎのｍ値Ｄ／Ａ変換器を、 ＤＡ21，ＤＡ22，ＤＡ23，…，ＤＡ2(m-1) ‥‥‥ ‥‥‥ ‥‥‥ ＤＡn1，ＤＡn2，ＤＡn3，…，ＤＡn(m-1) とする。このとき、ディジタル入力値を各１ビットＤ／
Ａ変換器へ割り当てるに当たり、これらの１ビットＤ／
Ａ変換器が、ＤＡ11，ＤＡ21，…，ＤＡn1，ＤＡ12，
…，ＤＡn2，ＤＡ13，…，ＤＡn(m-1)という一列の並び
であると考え、この順に巡回するように信号を割り当て
れば、各１ビットＤ／Ａ変換器相互の出力振幅誤差は前
記従来のＤ／Ａ変換装置と同様に抑圧することができ
る。すなわち、この信号割り当て結果を元へ戻して当初
のｍ値Ｄ／Ａ変換器へ割り当てれば良い。
【００２８】また、本発明によれば、各ｍ値Ｄ／Ａ変換
器はアナログ的には振幅の重み付けや出力信号成分は対
等であるから、一部のｍ値Ｄ／Ａ変換器に逆相信号を入
力し、その出力を他のｍ値Ｄ／Ａ変換器の出力とは逆相
でアナログ加算すれば平衡回路化することができる。さ
らに、一般に同一回路で製造したｍ値Ｄ／Ａ変換器の相
互の出力振幅誤差よりも、逆相加算回路の正相／逆相間
の精度誤差の方が大きい。したがって、その誤差の影響
を低周波から高周波領域へ分布させるためには、信号の
巡回割り当ての順に対して正相／逆相を交互に割り当て
るようにすれば良い。
器はアナログ的には振幅の重み付けや出力信号成分は対
等であるから、一部のｍ値Ｄ／Ａ変換器に逆相信号を入
力し、その出力を他のｍ値Ｄ／Ａ変換器の出力とは逆相
でアナログ加算すれば平衡回路化することができる。さ
らに、一般に同一回路で製造したｍ値Ｄ／Ａ変換器の相
互の出力振幅誤差よりも、逆相加算回路の正相／逆相間
の精度誤差の方が大きい。したがって、その誤差の影響
を低周波から高周波領域へ分布させるためには、信号の
巡回割り当ての順に対して正相／逆相を交互に割り当て
るようにすれば良い。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 〔第１の実施の形態〕図１は、本発明によるＤ／Ａ変換
装置の第１の実施の形態を示すブロック図である。図１
において、１０はディジタルフィルタ、１１はノイズシ
ェーパであり、それぞれ図６で示したものと同一の構成
・機能を有する。
て図面を参照しながら説明する。 〔第１の実施の形態〕図１は、本発明によるＤ／Ａ変換
装置の第１の実施の形態を示すブロック図である。図１
において、１０はディジタルフィルタ、１１はノイズシ
ェーパであり、それぞれ図６で示したものと同一の構成
・機能を有する。
【００３０】１２はデコーダであり、ノイズシェーパ１
１から出力されるディジタル信号Ｄに対応してｎ個のｍ
値信号Ａ1 〜Ａn （０≦Ｄ≦Ａ1 ＋…＋Ａn ）を出力す
るものである。なお、ｍは３以上の整数で、ｎは２以上
の整数である。１３1 〜１３n はｍ値信号をアナログ信
号に変換する均一なｎ個のｍ値Ｄ／Ａ変換器である。
１から出力されるディジタル信号Ｄに対応してｎ個のｍ
値信号Ａ1 〜Ａn （０≦Ｄ≦Ａ1 ＋…＋Ａn ）を出力す
るものである。なお、ｍは３以上の整数で、ｎは２以上
の整数である。１３1 〜１３n はｍ値信号をアナログ信
号に変換する均一なｎ個のｍ値Ｄ／Ａ変換器である。
【００３１】１４はアナログ加算器であり、ｎ個のｍ値
Ｄ／Ａ変換器１３1 〜１３n から出力されるｎ個のアナ
ログ信号を総合し、アナログ信号として出力する。ｎ個
のｍ値Ｄ／Ａ変換器１３1 〜１３n とアナログ加算器１
４とでＤ／Ａ変換回路１５を構成している。図２は図１
のＤ／Ａ変換装置において、ｍ＝４、ｎ＝２とした場合
の構成を示すブロック図である。図２において、１０は
ディジタルフィルタ、１１はノイズシェーパであり、そ
れぞれ図６で示したものと同一の構成・機能を有する。
Ｄ／Ａ変換器１３1 〜１３n から出力されるｎ個のアナ
ログ信号を総合し、アナログ信号として出力する。ｎ個
のｍ値Ｄ／Ａ変換器１３1 〜１３n とアナログ加算器１
４とでＤ／Ａ変換回路１５を構成している。図２は図１
のＤ／Ａ変換装置において、ｍ＝４、ｎ＝２とした場合
の構成を示すブロック図である。図２において、１０は
ディジタルフィルタ、１１はノイズシェーパであり、そ
れぞれ図６で示したものと同一の構成・機能を有する。
【００３２】１２′はデコーダであり、ノイズシェーパ
１１から出力されるディジタル信号Ｄに対応して２個の
４値信号Ａ1 ，Ａ2 （０≦Ｄ≦Ａ1 ＋Ａ2 ）を出力する
ものである。１３1 ′，１３2 ′は４値信号をアナログ
信号に変換する均一な２個の４値Ｄ／Ａ変換器である。
１１から出力されるディジタル信号Ｄに対応して２個の
４値信号Ａ1 ，Ａ2 （０≦Ｄ≦Ａ1 ＋Ａ2 ）を出力する
ものである。１３1 ′，１３2 ′は４値信号をアナログ
信号に変換する均一な２個の４値Ｄ／Ａ変換器である。
【００３３】１４′はアナログ加算器であり、２個の４
値Ｄ／Ａ変換器１３1 ′，１３2 ′から出力される２個
のアナログ信号を総合し、アナログ信号として出力す
る。４値Ｄ／Ａ変換器１３1 ′，１３2 ′とアナログ加
算器１４′とでＤ／Ａ変換回路１５′を構成している。
図２のＤ／Ａ変換装置は、ディジタルフィルタ１０とノ
イズシェーパ１１によりディジタル入力信号をサンプリ
ング周波数６４ｆs 、７レベルの信号とした後に、デコ
ーダ１２′で２個の４値信号とし、さらにＤ／Ａ変換回
路１５′でアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換する、いわゆるオーバーサンプリング型のＤ／Ａ
変換装置となっている。
値Ｄ／Ａ変換器１３1 ′，１３2 ′から出力される２個
のアナログ信号を総合し、アナログ信号として出力す
る。４値Ｄ／Ａ変換器１３1 ′，１３2 ′とアナログ加
算器１４′とでＤ／Ａ変換回路１５′を構成している。
図２のＤ／Ａ変換装置は、ディジタルフィルタ１０とノ
イズシェーパ１１によりディジタル入力信号をサンプリ
ング周波数６４ｆs 、７レベルの信号とした後に、デコ
ーダ１２′で２個の４値信号とし、さらにＤ／Ａ変換回
路１５′でアナログ信号に変換するものであり、ディジ
タル信号をより高いサンプリング周波数でアナログ信号
に変換する、いわゆるオーバーサンプリング型のＤ／Ａ
変換装置となっている。
【００３４】図２のＤ／Ａ変換回路１５′の具体例を図
３に示す。図３において、１３1 ′，１３2 ′は４値Ｄ
／Ａ変換器、１４′はアナログ加算器であり、それぞれ
図２に対応している。２０1 ，２０2 はそれぞれパルス
幅変調回路であり、入力される４値ディジタル信号に対
応したパルス幅を持つ１ビット信号に変換するものであ
る。２１1 ，２１2 はそれぞれインバータであり、１ビ
ット入力信号を反転して出力する。２２1 ，２２2 ，２
３はそれぞれ抵抗器、２４は演算増幅器である。
３に示す。図３において、１３1 ′，１３2 ′は４値Ｄ
／Ａ変換器、１４′はアナログ加算器であり、それぞれ
図２に対応している。２０1 ，２０2 はそれぞれパルス
幅変調回路であり、入力される４値ディジタル信号に対
応したパルス幅を持つ１ビット信号に変換するものであ
る。２１1 ，２１2 はそれぞれインバータであり、１ビ
ット入力信号を反転して出力する。２２1 ，２２2 ，２
３はそれぞれ抵抗器、２４は演算増幅器である。
【００３５】図３の動作を説明すると、まず演算増幅器
２４の非反転入力端子は接地されているため、反転入力
端子は仮想接地点となっている。また４値入力信号
Ａ1 ，Ａ 2 はそれぞれパルス幅変調回路２０1 ，２０2
により１ビット信号となり、さらにインバータ２１1 ，
２１2 および抵抗器２２1 ，２２2 を介して全て演算増
幅器２４の反転入力端子に接続され、さらに抵抗器２３
を介して演算増幅器２４の出力端子に接続されている。
すなわち、抵抗器２２1 ，２２2 ，２３による電流加算
回路を構成している。いま、４値Ｄ／Ａ変換器１３1 ′
の抵抗器２２1 の抵抗値をＲ1 、４値Ｄ／Ａ変換器１３
2 ′の抵抗器２２2 の抵抗値をＲ2 とし、抵抗器２３の
抵抗値をＲf とするとき、アナログ出力電圧Ｅo は（数
３）で求められる。なお、ここではパルス幅変調回路２
０1 ，２０2 によって発生する高周波成分を無視し、イ
ンバータ２１1 ，２１2 から出力される信号を等価的に
４値の振幅を持つ信号と見なしている。
２４の非反転入力端子は接地されているため、反転入力
端子は仮想接地点となっている。また４値入力信号
Ａ1 ，Ａ 2 はそれぞれパルス幅変調回路２０1 ，２０2
により１ビット信号となり、さらにインバータ２１1 ，
２１2 および抵抗器２２1 ，２２2 を介して全て演算増
幅器２４の反転入力端子に接続され、さらに抵抗器２３
を介して演算増幅器２４の出力端子に接続されている。
すなわち、抵抗器２２1 ，２２2 ，２３による電流加算
回路を構成している。いま、４値Ｄ／Ａ変換器１３1 ′
の抵抗器２２1 の抵抗値をＲ1 、４値Ｄ／Ａ変換器１３
2 ′の抵抗器２２2 の抵抗値をＲ2 とし、抵抗器２３の
抵抗値をＲf とするとき、アナログ出力電圧Ｅo は（数
３）で求められる。なお、ここではパルス幅変調回路２
０1 ，２０2 によって発生する高周波成分を無視し、イ
ンバータ２１1 ，２１2 から出力される信号を等価的に
４値の振幅を持つ信号と見なしている。
【００３６】
【数３】
【００３７】ただし、Ｖ ：インバータ出力電圧 Ｓ1 ，Ｓ2 ：インバータ出力振幅 ここで、４値Ｄ／Ａ変換器１３1 ′，１３2 ′は全て均
一な構成であるから、抵抗器２２1 ，２２2 の抵抗値Ｒ
1 ，Ｒ2 も Ｒ1 ＝Ｒ2 であり、演算増幅器２４の出力電圧すなわちアナログ出
力電圧Ｅo としては入力信号の和（Ａ1 ＋Ａ2 ）に比例
した電圧値が出力されることになる。
一な構成であるから、抵抗器２２1 ，２２2 の抵抗値Ｒ
1 ，Ｒ2 も Ｒ1 ＝Ｒ2 であり、演算増幅器２４の出力電圧すなわちアナログ出
力電圧Ｅo としては入力信号の和（Ａ1 ＋Ａ2 ）に比例
した電圧値が出力されることになる。
【００３８】実際の回路では、４値Ｄ／Ａ変換器１
３1 ′，１３2 ′の抵抗器２２1 ，２２ 2 を完全に均一
に製造することは不可能であり、何らかの相対誤差が存
在する。この場合は（数３）からも明らかなように、２
個の４値信号Ａ1 ，Ａ2 には異なる重み付けがなされた
状態で電圧値が出力される。図２のデコーダ１２′の具
体例を図４に示す。図４において、３０1 は加算器、３
１1 は減算器、３２1 は入力ｘに対して［ｘ÷２］（ｘ
を超えない最大の整数）を出力する量子化器、３３1 は
量子化器３２1 の出力に２（＝ｎ）を乗ずる乗算器、３
４1 は１サンプリングクロックの遅延を行うＤ型フリッ
プフロップであり、以上でデコーダユニット１２1 が構
成されている。
３1 ′，１３2 ′の抵抗器２２1 ，２２ 2 を完全に均一
に製造することは不可能であり、何らかの相対誤差が存
在する。この場合は（数３）からも明らかなように、２
個の４値信号Ａ1 ，Ａ2 には異なる重み付けがなされた
状態で電圧値が出力される。図２のデコーダ１２′の具
体例を図４に示す。図４において、３０1 は加算器、３
１1 は減算器、３２1 は入力ｘに対して［ｘ÷２］（ｘ
を超えない最大の整数）を出力する量子化器、３３1 は
量子化器３２1 の出力に２（＝ｎ）を乗ずる乗算器、３
４1 は１サンプリングクロックの遅延を行うＤ型フリッ
プフロップであり、以上でデコーダユニット１２1 が構
成されている。
【００３９】３０2 は加算器、３１2 は減算器、３２2
は入力ｘに対して［ｘ÷２］（ｘを超えない最大の整
数）を出力する量子化器、３３2 は量子化器３２2 の出
力に２（＝ｎ）を乗ずる乗算器、３４2 は１サンプリン
グクロックの遅延を行うＤ型フリップフロップであり、
以上でデコーダユニット１２2 が構成されている。そし
て、デコーダ１２′は、２個（＝ｎ）のデコーダユニッ
ト１２1 ，１２2で構成されている。なお、以下では、
ディジタル入力値Ｄを７レベルの信号（０〜６）として
説明を進める。
は入力ｘに対して［ｘ÷２］（ｘを超えない最大の整
数）を出力する量子化器、３３2 は量子化器３２2 の出
力に２（＝ｎ）を乗ずる乗算器、３４2 は１サンプリン
グクロックの遅延を行うＤ型フリップフロップであり、
以上でデコーダユニット１２2 が構成されている。そし
て、デコーダ１２′は、２個（＝ｎ）のデコーダユニッ
ト１２1 ，１２2で構成されている。なお、以下では、
ディジタル入力値Ｄを７レベルの信号（０〜６）として
説明を進める。
【００４０】図４の動作を説明すると、まずデコーダユ
ニット１２1 のＤ型フリップフロップ３４1 は初期値ｉ
ｎｉｔとして“１”を保持し、デコーダユニット１２2
のＤ型フリップフロップ３４2 は初期値ｉｎｉｔとして
“０”を保持している。つぎに、ディジタル入力値Ｄが
デコーダユニット１２1 ，１２2 に与えられると、デコ
ーダユニット１２1 では、加算器３０1 によりＤ型フリ
ップフロップ３４1 の出力Ｌ1 と加算され、さらに量子
化器３２1 で量子化されて出力される。また、デコーダ
ユニット１２2 では、加算器３０2 によりＤ型フリップ
フロップ３４2 の出力Ｌ2 と加算され、さらに量子化器
３２2 で量子化されて出力される。このときの各デコー
ダユニット１２1 ，１２2 の入出力の関係は、 Ａ1 ＝［（Ｄ＋Ｌ1 ）÷２］ Ａ2 ＝［（Ｄ＋Ｌ2 ）÷２］ となり、したがって、Ｄ＝Ａ1 ＋Ａ2 である。
ニット１２1 のＤ型フリップフロップ３４1 は初期値ｉ
ｎｉｔとして“１”を保持し、デコーダユニット１２2
のＤ型フリップフロップ３４2 は初期値ｉｎｉｔとして
“０”を保持している。つぎに、ディジタル入力値Ｄが
デコーダユニット１２1 ，１２2 に与えられると、デコ
ーダユニット１２1 では、加算器３０1 によりＤ型フリ
ップフロップ３４1 の出力Ｌ1 と加算され、さらに量子
化器３２1 で量子化されて出力される。また、デコーダ
ユニット１２2 では、加算器３０2 によりＤ型フリップ
フロップ３４2 の出力Ｌ2 と加算され、さらに量子化器
３２2 で量子化されて出力される。このときの各デコー
ダユニット１２1 ，１２2 の入出力の関係は、 Ａ1 ＝［（Ｄ＋Ｌ1 ）÷２］ Ａ2 ＝［（Ｄ＋Ｌ2 ）÷２］ となり、したがって、Ｄ＝Ａ1 ＋Ａ2 である。
【００４１】つぎに、量子化器３２1 の出力は、乗算器
３３1 で２を乗じられ、さらに減算器３１1 で量子化器
３２1 の入力から減算され、Ｄ型フリップフロップ３３
1 へ出力する。この出力値Ｌ1 ′, Ｌ2 ′は量子化器３
２1 の入力の２による剰余であるから、 Ｌ1 ′＝（Ｄ＋Ｌ1 ） ｍｏｄ ２ Ｌ2 ′＝（Ｄ＋Ｌ2 ） ｍｏｄ ２ と表される。したがって、Ｌ1 ，Ｌ2 の初期値により任
意の時刻の（Ｌ1 ，Ｌ2）の値は、（０，１）または
（１，０）の何れかの組み合わせとなる。
３３1 で２を乗じられ、さらに減算器３１1 で量子化器
３２1 の入力から減算され、Ｄ型フリップフロップ３３
1 へ出力する。この出力値Ｌ1 ′, Ｌ2 ′は量子化器３
２1 の入力の２による剰余であるから、 Ｌ1 ′＝（Ｄ＋Ｌ1 ） ｍｏｄ ２ Ｌ2 ′＝（Ｄ＋Ｌ2 ） ｍｏｄ ２ と表される。したがって、Ｌ1 ，Ｌ2 の初期値により任
意の時刻の（Ｌ1 ，Ｌ2）の値は、（０，１）または
（１，０）の何れかの組み合わせとなる。
【００４２】以上のデコーダの出力の様子を（表３）を
用いて説明する。作用の項でも説明したように、本発明
は、ｍ値Ｄ／Ａ変換器を１ビットＤ／Ａ変換器（ｍ−
１）個の集合と仮想し、ｎ個の１ビットＤ／Ａ変換器か
らなる組が合計（ｍ−１）個一列に並んだものとして信
号を巡回するように割り当てるようにしたものである。
したがって、この実施の形態では３個の１ビットＤ／Ａ
変換器からなる組が２個一列に並んだものと仮想するこ
とができる。（表３）はディジタル入力値Ｄに対応する
これら１ビットＤ／Ａ変換器への仮想信号割り当てデー
タと、出力信号Ａ 1 ，Ａ2 の対応関係を示したものであ
る。なお、表を見やすくするためデータ“０”を“．”
で表記している。
用いて説明する。作用の項でも説明したように、本発明
は、ｍ値Ｄ／Ａ変換器を１ビットＤ／Ａ変換器（ｍ−
１）個の集合と仮想し、ｎ個の１ビットＤ／Ａ変換器か
らなる組が合計（ｍ−１）個一列に並んだものとして信
号を巡回するように割り当てるようにしたものである。
したがって、この実施の形態では３個の１ビットＤ／Ａ
変換器からなる組が２個一列に並んだものと仮想するこ
とができる。（表３）はディジタル入力値Ｄに対応する
これら１ビットＤ／Ａ変換器への仮想信号割り当てデー
タと、出力信号Ａ 1 ，Ａ2 の対応関係を示したものであ
る。なお、表を見やすくするためデータ“０”を“．”
で表記している。
【００４３】
【表３】
【００４４】このように、ディジタル入力値Ｄを“１”
ずつ順に出力信号Ａ1 〜Ａ2 に割り当てている様子が判
る。また、ディジタル入力値Ｄが偶数値の時には
（Ｌ1 ，Ｌ 2 ）の値が変化しないため、つぎのサンプリ
ングクロックでも同じ表となり、ディジタル入力値Ｄが
奇数値の時には（Ｌ1 ，Ｌ2 ）の値が変化して、つぎの
サンプリングクロックでは反対側の表となるように動作
する。
ずつ順に出力信号Ａ1 〜Ａ2 に割り当てている様子が判
る。また、ディジタル入力値Ｄが偶数値の時には
（Ｌ1 ，Ｌ 2 ）の値が変化しないため、つぎのサンプリ
ングクロックでも同じ表となり、ディジタル入力値Ｄが
奇数値の時には（Ｌ1 ，Ｌ2 ）の値が変化して、つぎの
サンプリングクロックでは反対側の表となるように動作
する。
【００４５】この動作は本質的に（表２）のような巡回
動作と等価であり、ｍ値Ｄ／Ａ変換器相互の出力振幅誤
差は同様の原理で抑圧される。ただ、ｍ値Ｄ／Ａ変換器
には、１ビットＤ／Ａ変換器列のような位置の概念がな
く、数値のみである点が異なる。 〔第２の実施の形態〕つぎに、本発明の第２の実施の形
態について図面を参照しながら説明する。
動作と等価であり、ｍ値Ｄ／Ａ変換器相互の出力振幅誤
差は同様の原理で抑圧される。ただ、ｍ値Ｄ／Ａ変換器
には、１ビットＤ／Ａ変換器列のような位置の概念がな
く、数値のみである点が異なる。 〔第２の実施の形態〕つぎに、本発明の第２の実施の形
態について図面を参照しながら説明する。
【００４６】図５は、図２に示した本発明の第１の実施
の形態におけるＤ／Ａ変換装置のＤ／Ａ変換回路１５′
に代えて、用いられる／Ａ変換回路１５″をブロック図
を示すものである。図５において、１３1 ′，１３2 ′
は４値Ｄ／Ａ変換器、１４′はアナログ加算器であり、
それぞれは図２に対応している。２０1 ，２０2 はパル
ス幅変調回路であり、入力される４値ディジタル信号に
対応したパルス幅を持つ１ビット信号に変換するもので
ある。２１1 ，２１2 はインバータであり、１ビット入
力信号を反転して出力する。２２1 ，２２2 ，２３，２
５は抵抗器、２４は演算増幅器である。
の形態におけるＤ／Ａ変換装置のＤ／Ａ変換回路１５′
に代えて、用いられる／Ａ変換回路１５″をブロック図
を示すものである。図５において、１３1 ′，１３2 ′
は４値Ｄ／Ａ変換器、１４′はアナログ加算器であり、
それぞれは図２に対応している。２０1 ，２０2 はパル
ス幅変調回路であり、入力される４値ディジタル信号に
対応したパルス幅を持つ１ビット信号に変換するもので
ある。２１1 ，２１2 はインバータであり、１ビット入
力信号を反転して出力する。２２1 ，２２2 ，２３，２
５は抵抗器、２４は演算増幅器である。
【００４７】図５の動作を説明すると、４値入力信号Ａ
1 と４値入力信号Ａ2 の反転信号／Ａ2 とは、それぞれ
パルス幅変調回路２０1 ，２０2 により１ビット信号と
なり、さらにインバータ２１1 ，２１2 、抵抗器２
２1 ，２２2 を介してそれぞれ演算増幅器２４の反転入
力端子と非反転入力端子に入力されている。さらに、演
算増幅器２４の反転入力端子の信号は抵抗器２３を介し
て演算増幅器２４の出力端子へ送られ、また非反転入力
端子は抵抗器２５を介して接地されている。すなわち、
抵抗器２２1 ，２２2 ，２３，２４と演算増幅器２４に
よりアナログ逆相加算回路を構成している。
1 と４値入力信号Ａ2 の反転信号／Ａ2 とは、それぞれ
パルス幅変調回路２０1 ，２０2 により１ビット信号と
なり、さらにインバータ２１1 ，２１2 、抵抗器２
２1 ，２２2 を介してそれぞれ演算増幅器２４の反転入
力端子と非反転入力端子に入力されている。さらに、演
算増幅器２４の反転入力端子の信号は抵抗器２３を介し
て演算増幅器２４の出力端子へ送られ、また非反転入力
端子は抵抗器２５を介して接地されている。すなわち、
抵抗器２２1 ，２２2 ，２３，２４と演算増幅器２４に
よりアナログ逆相加算回路を構成している。
【００４８】いま、４値Ｄ／Ａ変換器１３1 ′の抵抗器
２２1 の抵抗値をＲ1 とし、４値Ｄ／Ａ変換器１３2 ′
の抵抗器２２2 の抵抗値をＲ2 とし、抵抗器２３の抵抗
値をＲf とし、抵抗器２５の抵抗値をＲs とすれば、ア
ナログ出力電圧Ｅo は（数４）で求められる。なお、こ
こではパルス幅変調回路２０1 ，２０2 によって発生す
る高周波成分を無視し、インバータ２１1 ，２１2 から
出力される信号を等価的に４値の振幅を持つ信号と見な
している。
２２1 の抵抗値をＲ1 とし、４値Ｄ／Ａ変換器１３2 ′
の抵抗器２２2 の抵抗値をＲ2 とし、抵抗器２３の抵抗
値をＲf とし、抵抗器２５の抵抗値をＲs とすれば、ア
ナログ出力電圧Ｅo は（数４）で求められる。なお、こ
こではパルス幅変調回路２０1 ，２０2 によって発生す
る高周波成分を無視し、インバータ２１1 ，２１2 から
出力される信号を等価的に４値の振幅を持つ信号と見な
している。
【００４９】
【数４】
【００５０】ただし、Ｖ ：インバータ出力電圧 Ｓ1 ，Ｓ2 ：インバータ出力振幅 ここで、４値Ｄ／Ａ変換器１３1 ′，１３2 ′は全て均
一な構成であるから、抵抗器２２1 ，２２2 の抵抗値Ｒ
1 ，Ｒ2 も Ｒ1 ＝Ｒ2 であり、さらに抵抗器２３，２５の抵抗値Ｒf ，Ｒs も
同じ抵抗値とすると、演算増幅器２４の出力すなわちア
ナログ出力は（−Ｓ1 ＋Ｓ2 ）に比例することが判る。
一な構成であるから、抵抗器２２1 ，２２2 の抵抗値Ｒ
1 ，Ｒ2 も Ｒ1 ＝Ｒ2 であり、さらに抵抗器２３，２５の抵抗値Ｒf ，Ｒs も
同じ抵抗値とすると、演算増幅器２４の出力すなわちア
ナログ出力は（−Ｓ1 ＋Ｓ2 ）に比例することが判る。
【００５１】このインバータ出力振幅Ｓ1 ，Ｓ2 はイン
バータ２１1 ，２１2 の出力であるから、すなわちアナ
ログ出力電圧Ｅo は４値入力信号Ａ1 ，Ａ2 の差（Ａ1
−Ａ 2 ）に比例した電圧値となることとなる。ここで、
前述のように、予め４値入力信号Ａ2 を反転して与える
ようにすれば、アナログ出力は（Ａ1 ＋Ａ2 ）となり、
図３のＤ／Ａ変換回路と同じ出力値が得られることとな
る。
バータ２１1 ，２１2 の出力であるから、すなわちアナ
ログ出力電圧Ｅo は４値入力信号Ａ1 ，Ａ2 の差（Ａ1
−Ａ 2 ）に比例した電圧値となることとなる。ここで、
前述のように、予め４値入力信号Ａ2 を反転して与える
ようにすれば、アナログ出力は（Ａ1 ＋Ａ2 ）となり、
図３のＤ／Ａ変換回路と同じ出力値が得られることとな
る。
【００５２】実際の回路では、インバータ２１1 ，２１
2 などの電源にはノイズが存在し、これが同相のノイズ
として各Ｄ／Ａ変換器１３1 ′，１３2 ′から出力され
るが、逆相加算回路で反転・加算されるためにこの同相
成分は相殺され、信号成分（Ａ1 ＋Ａ2 ）のみが出力さ
れるようになっている。以上の原理はいわゆる平衡回路
として知られるものであり、従来のＤ／Ａ変換方式では
ディジタル入力値Ｄの信号階調をＤ／Ａ変換する回路を
最低２個用いる必要があったが、本発明の実施の形態に
よれば、Ｄ／Ａ変換器１３1 ′，１３2′の出力振幅の
重み付けや信号成分が対等であるために、一部を反転し
ても誤差の問題が生じにくいという特徴がある。
2 などの電源にはノイズが存在し、これが同相のノイズ
として各Ｄ／Ａ変換器１３1 ′，１３2 ′から出力され
るが、逆相加算回路で反転・加算されるためにこの同相
成分は相殺され、信号成分（Ａ1 ＋Ａ2 ）のみが出力さ
れるようになっている。以上の原理はいわゆる平衡回路
として知られるものであり、従来のＤ／Ａ変換方式では
ディジタル入力値Ｄの信号階調をＤ／Ａ変換する回路を
最低２個用いる必要があったが、本発明の実施の形態に
よれば、Ｄ／Ａ変換器１３1 ′，１３2′の出力振幅の
重み付けや信号成分が対等であるために、一部を反転し
ても誤差の問題が生じにくいという特徴がある。
【００５３】さらにこの反転する信号と非反転しない信
号とを、ｎ個の信号のなかで交互に配置すれば、誤差に
より発生するノイズは、より高周波に分布するため信号
帯域への影響は最も小さいものにできる。以上説明した
ように、Ｄ／Ａ変換装置を構成するものである。なおこ
こでは、ノイズシェーパ１１として、（数１）で表され
るものを用いたが、ノイズシェーパとして機能するもの
であれば、異なる次数、特性、出力階調数であってもよ
いことはもちろんである。また、図４に示したデコーダ
１２′の構成は説明のための一例であり、もちろんこれ
に限ったものではない。また、Ｄ／Ａ変換回路１５′，
１５″の構成方法は図３および図５に限ったものではな
く、例えばパルス幅変調回路２０1 ，２０2 は多値のＤ
／Ａ変換を行う他の回路方式であっても良い。要は多値
信号列をそれぞれＤ／Ａ変換しアナログ加算することが
できれば良いものである。
号とを、ｎ個の信号のなかで交互に配置すれば、誤差に
より発生するノイズは、より高周波に分布するため信号
帯域への影響は最も小さいものにできる。以上説明した
ように、Ｄ／Ａ変換装置を構成するものである。なおこ
こでは、ノイズシェーパ１１として、（数１）で表され
るものを用いたが、ノイズシェーパとして機能するもの
であれば、異なる次数、特性、出力階調数であってもよ
いことはもちろんである。また、図４に示したデコーダ
１２′の構成は説明のための一例であり、もちろんこれ
に限ったものではない。また、Ｄ／Ａ変換回路１５′，
１５″の構成方法は図３および図５に限ったものではな
く、例えばパルス幅変調回路２０1 ，２０2 は多値のＤ
／Ａ変換を行う他の回路方式であっても良い。要は多値
信号列をそれぞれＤ／Ａ変換しアナログ加算することが
できれば良いものである。
【００５４】
【発明の効果】本発明のＤ／Ａ変換装置によれば、ディ
ジタル入力をｎ個のｍ値信号に変換するデコーダと、こ
のデコーダの出力をアナログ信号に変換するｎ個のｍ値
Ｄ／Ａ変換器を設けたので、アナログ回路に高い精度を
要求せずに高精度のＤ／Ａ変換を可能とし、また出力階
調数を大きくしても回路規模増大の小さいＤ／Ａ変換装
置を実現できるものである。また一部の信号を反転する
だけで、回路規模の増大を伴うことなく平衡化すること
ができるという優れたＤ／Ａ変換装置を実現しうるもの
である。
ジタル入力をｎ個のｍ値信号に変換するデコーダと、こ
のデコーダの出力をアナログ信号に変換するｎ個のｍ値
Ｄ／Ａ変換器を設けたので、アナログ回路に高い精度を
要求せずに高精度のＤ／Ａ変換を可能とし、また出力階
調数を大きくしても回路規模増大の小さいＤ／Ａ変換装
置を実現できるものである。また一部の信号を反転する
だけで、回路規模の増大を伴うことなく平衡化すること
ができるという優れたＤ／Ａ変換装置を実現しうるもの
である。
【図１】本発明による第１の実施の形態におけるＤ／Ａ
変換装置を示すブロック図である。
変換装置を示すブロック図である。
【図２】本発明による第１の実施の形態におけるＤ／Ａ
変換装置の特に、ｍ＝４、ｎ＝２の場合の構成を示すブ
ロック図である。
変換装置の特に、ｍ＝４、ｎ＝２の場合の構成を示すブ
ロック図である。
【図３】図２のＤ／Ａ変換装置におけるＤ／Ａ変換回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図４】図２のＤ／Ａ変換装置におけるデコーダの具体
例を示すブロック図である。
例を示すブロック図である。
【図５】本発明による第２の実施の形態におけるＤ／Ａ
変換装置のうちのＤ／Ａ変換回路の具体例を示す回路図
である。
変換装置のうちのＤ／Ａ変換回路の具体例を示す回路図
である。
【図６】従来のＤ／Ａ変換装置の一例を示すブロック図
である。
である。
【図７】コンピュータ・シミュレーションで求めた、図
６のＤ／Ａ変換装置の出力信号スペクトラムである。
６のＤ／Ａ変換装置の出力信号スペクトラムである。
１０ ディジタルフィルタ １１ ノイズシェーパ １２，１２′ デコーダ １３1 〜１３n ｍ値Ｄ／Ａ変換器 １３1 ′，１３2 ′ ４値Ｄ／Ａ変換器 １４，１４′ アナログ加算器 １５′，１５″ Ｄ／Ａ変換回路 ２０1 ，２０2 パルス幅変調回路 ２１1 ，２１2 インバータ ２２1 ，２２2 抵抗器 ２３，２５ 抵抗器 ２４ 演算増幅器 ３０1 ，３０2 加算器 ３１1 ，３１2 減算器 ３２1 ，３２2 量子化器 ３３1 ，３２2 乗算器 ３４1 ，３４2 Ｄ型フリップフロップ
Claims (4)
- 【請求項１】 ディジタル入力値をその振幅レベルに対
応したｎ個のｍ値信号（ｍは３以上の整数，ｎは２以上
の整数、０，１，２，…，ｍ−１のｍ値）に変換するデ
コーダと、前記デコーダの出力をアナログ信号に変換す
るｎ個のｍ値Ｄ／Ａ変換器と、前記ｎ個のｍ値Ｄ／Ａ変
換器の出力を総合するアナログ加算器とを備え、 前記デコーダは前記ディジタル入力値を前記ｎ個のｍ値
信号に“１”ずつ順に巡回するように割り当て、前記ｎ
個のｍ値信号の和が前記ディジタル入力値に等しくなる
ようにしたことを特徴とするＤ／Ａ変換装置。 - 【請求項２】 数値ｘを超えない最大の整数を［ｘ］と
するとき、ディジタル入力値Ｄ（０≦Ｄ≦ｍｎ−ｎ＋
１，Ｄは整数）をｎ個のｍ値信号Ａ1 ，Ａ2 ，…，Ａn
（０≦Ａi ≦ｍ−１、ｉ＝１，２，…，ｎ）に変換する
デコーダの動作を、前記ディジタル入力値Ｄに対する前
記ｍ値信号Ａi が、 Ａi ＝［（Ｄ＋Ｌi ）÷ｎ］ （ただし、ｉ＝１，２，
…，ｎ） となるようにしたこと特徴とする請求項１記載のＤ／Ａ
変換装置。ここで、Ｌi （０≦Ｌi ≦ｍ−１、Ｌi は整
数）は、１サンプリングクロック後の該Ｌi の値Ｌi ′
との関係が、 Ｌi ′＝（Ｌi ＋Ｄ） ｍｏｄ ｎ で表され、初期値として、 Ｌi ＝ｎ−ｉ （ｉ＝１，２，…，ｎ） が与えられる。 - 【請求項３】 デコーダから出力されるｎ個のｍ値信号
の一部を反転出力とし、ｍ値Ｄ／Ａ変換器を介した後に
他のｍ値信号とは逆相でアナログ加算するように構成し
たことを特徴とする請求項１または２記載のＤ／Ａ変換
装置。 - 【請求項４】 反転出力とするｍ値信号を、巡回信号割
り当ての順で非反転出力のｍ値信号と交互に配置するよ
うにしたことを特徴とする請求項３記載のＤ／Ａ変換装
置。
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- 1999-03-02 EP EP99104180A patent/EP1033816B1/en not_active Expired - Lifetime
- 1999-03-11 US US09/266,601 patent/US6300891B1/en not_active Expired - Fee Related
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| EP1033816A1 (en) | 2000-09-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |