JP3469326B2 - デジタル−アナログ変換器 - Google Patents
デジタル−アナログ変換器Info
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- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル入力信号をア
ナログ出力信号に変換するデジタル−アナログ変換器に
関するものである。
ナログ出力信号に変換するデジタル−アナログ変換器に
関するものである。
【０００２】
【従来の技術】デジタル−アナログ変換器の構成とし
て、差動増幅回路を用いた加算器を備え、この加算器に
より加算する重み付け単位要素の素子として、キャパシ
タを用いたものが知られている。その１例が例えば、
“A Muti-Bit ΣΔ DAC with Dynamic Element Matchin
g Techniques", Feng Chen and Bosco Leung, Proc.IEE
E 1992 Custom Integrated Circuits Conference, pp.1
6.2.1-16.2.4.に報告されている。このデジタル−アナ
ログ変換器では、２進数のデジタルコードを１０進数の
アナログ数に変換し、そして重み付け要素である互いに
ほぼ等しいキャパシタのうち、そのアナログ数に相当す
る数のキャパシタをＭＯＳトランジスタ・スイッチによ
り使用して、アナログ量を加算器に出力させる構成を有
している。更に、個々のキャパシタ間のキャパシタンス
の微少誤差によりその出力アナログ量の直線性が損なわ
れることに対する対策として、あるデジタルコードがア
ナログ量に変換される時間即ち主期間の間に、使用する
キャパシタの組合せを動的に入れ替えることにより、個
々のキャパシタの出力を平均化する方法が提案されてい
る。
て、差動増幅回路を用いた加算器を備え、この加算器に
より加算する重み付け単位要素の素子として、キャパシ
タを用いたものが知られている。その１例が例えば、
“A Muti-Bit ΣΔ DAC with Dynamic Element Matchin
g Techniques", Feng Chen and Bosco Leung, Proc.IEE
E 1992 Custom Integrated Circuits Conference, pp.1
6.2.1-16.2.4.に報告されている。このデジタル−アナ
ログ変換器では、２進数のデジタルコードを１０進数の
アナログ数に変換し、そして重み付け要素である互いに
ほぼ等しいキャパシタのうち、そのアナログ数に相当す
る数のキャパシタをＭＯＳトランジスタ・スイッチによ
り使用して、アナログ量を加算器に出力させる構成を有
している。更に、個々のキャパシタ間のキャパシタンス
の微少誤差によりその出力アナログ量の直線性が損なわ
れることに対する対策として、あるデジタルコードがア
ナログ量に変換される時間即ち主期間の間に、使用する
キャパシタの組合せを動的に入れ替えることにより、個
々のキャパシタの出力を平均化する方法が提案されてい
る。
【０００３】
【発明が解決しようとする課題】上記のような工夫を施
して、尚このデジタル−アナログ変換器の重大な欠点
は、加算器のフィードバックループ中に設けることが必
要なＭＯＳトランジスタが、スイッチング時にそれ自身
のチャンネルに蓄積電荷を残し、しかもその蓄積電荷量
が加算器出力電圧に対して非直線的なものとなるため、
アナログ電圧出力の直線性、高調波ひずみを含むノイズ
特性が損なわれ、性能劣化を引き起こしてしまうことに
ある。
して、尚このデジタル−アナログ変換器の重大な欠点
は、加算器のフィードバックループ中に設けることが必
要なＭＯＳトランジスタが、スイッチング時にそれ自身
のチャンネルに蓄積電荷を残し、しかもその蓄積電荷量
が加算器出力電圧に対して非直線的なものとなるため、
アナログ電圧出力の直線性、高調波ひずみを含むノイズ
特性が損なわれ、性能劣化を引き起こしてしまうことに
ある。
【０００４】デジタル−アナログ変換器では、出力する
信号の形態は上記の電圧以外に電流の場合もある。その
１例として、特開平１−２０４５２７号に開示されたデ
ジタル−アナログ変換器がある。これでは、互いにほぼ
等しい単位電流源を重み付け要素として用いて、デジタ
ル−アナログ変換を行うが、個々の単位重み付け要素の
電流源間の微少誤差によりアナログ性能が損なわれる事
の対策として、あるデジタルコードがアナログ量に変換
される時間即ち主期間において、使用する電流源の組合
せを動的に入れ替えて単位電流源間の出力誤差を平均化
する方法が提案されている。
信号の形態は上記の電圧以外に電流の場合もある。その
１例として、特開平１−２０４５２７号に開示されたデ
ジタル−アナログ変換器がある。これでは、互いにほぼ
等しい単位電流源を重み付け要素として用いて、デジタ
ル−アナログ変換を行うが、個々の単位重み付け要素の
電流源間の微少誤差によりアナログ性能が損なわれる事
の対策として、あるデジタルコードがアナログ量に変換
される時間即ち主期間において、使用する電流源の組合
せを動的に入れ替えて単位電流源間の出力誤差を平均化
する方法が提案されている。
【０００５】デジタル−アナログ変換器では、加算に使
用される単位重み付け要素を構成するデバイスの同一性
が、その変換器特性において、最も重要な性能因子であ
る。しかし、上記従来例は、この性能因子を改善すべく
提案されてきているものであるが、尚、個々のデバイス
の動作原理的な問題点により、また、その平均化手法の
問題点により、実現されているアナログ出力の直線性及
びノイズ特性が十分なものとはなっていない。また、上
記２例ともに、出力アナログ値が主期間と後続の主期間
との間で変化したとき、出力アナログ量の線形性が劣化
するという問題がある。
用される単位重み付け要素を構成するデバイスの同一性
が、その変換器特性において、最も重要な性能因子であ
る。しかし、上記従来例は、この性能因子を改善すべく
提案されてきているものであるが、尚、個々のデバイス
の動作原理的な問題点により、また、その平均化手法の
問題点により、実現されているアナログ出力の直線性及
びノイズ特性が十分なものとはなっていない。また、上
記２例ともに、出力アナログ値が主期間と後続の主期間
との間で変化したとき、出力アナログ量の線形性が劣化
するという問題がある。
【０００６】従って、本発明の目的は、アナログ出力の
直線性及びアナログノイズ特性を改善したデジタル−ア
ナログ変換器を提供することである。
直線性及びアナログノイズ特性を改善したデジタル−ア
ナログ変換器を提供することである。
【０００７】本発明の別の目的は、上記のデジタル−ア
ナログ変換器を低コストで提供することである。
ナログ変換器を低コストで提供することである。
【０００８】
【課題を解決するための手段】上記目的を実現するた
め、本発明により提供する、複数の従期間に分割された
主期間毎に、デジタル入力信号をこれに対応するアナロ
グ出力信号に変換するデジタル−アナログ変換器は、
イ）前記デジタル入力信号を受けるための入力端子と、
ロ）前記アナログ出力信号を発生するための出力端子
と、ハ）複数の重み付け要素を含んでおり、各重み付け
要素は、受け取る重み付け要素制御信号により活性化あ
るいは不活性化されて重み付け出力を発生するようにな
った、重み付け手段と、ニ）該重み付け手段の前記複数
の重み付け要素からの複数の前記重み付け出力を受ける
ようになっており、前記複数の重み付け出力を組合せて
前記アナログ出力信号を前記出力端子に供給する組合せ
手段と、ホ）前記入力端子に受けた前記デジタル入力信
号をデコードして複数のデコード信号を発生するデコー
ド手段であって、前記複数のデコード信号は、前記アナ
ログ出力信号を形成するために必要な前記複数の重み付
け要素の内の活性化する重み付け要素の数と不活性化す
る重み付け要素の数の組合せを定める複数のデコード信
号を発生するデコード手段と、ヘ）前記複数のデコード
信号を受けるように接続されており、前記複数のデコー
ド信号から、前記複数の重み付け要素をそれぞれ活性化
あるいは不活性化する複数の重み付け要素制御信号を発
生するローテーション手段であって、前記複数の重み付
け要素制御信号は、所与の前記主期間を成す前記複数の
従期間の各々において活性化する重み付け要素の数が同
一となり、かつ、該所与の主期間の間に前記複数の重み
付け要素の各々の活性化する回数が同一となるようにす
る、前記のローテーション手段と、から成る構成とす
る。
め、本発明により提供する、複数の従期間に分割された
主期間毎に、デジタル入力信号をこれに対応するアナロ
グ出力信号に変換するデジタル−アナログ変換器は、
イ）前記デジタル入力信号を受けるための入力端子と、
ロ）前記アナログ出力信号を発生するための出力端子
と、ハ）複数の重み付け要素を含んでおり、各重み付け
要素は、受け取る重み付け要素制御信号により活性化あ
るいは不活性化されて重み付け出力を発生するようにな
った、重み付け手段と、ニ）該重み付け手段の前記複数
の重み付け要素からの複数の前記重み付け出力を受ける
ようになっており、前記複数の重み付け出力を組合せて
前記アナログ出力信号を前記出力端子に供給する組合せ
手段と、ホ）前記入力端子に受けた前記デジタル入力信
号をデコードして複数のデコード信号を発生するデコー
ド手段であって、前記複数のデコード信号は、前記アナ
ログ出力信号を形成するために必要な前記複数の重み付
け要素の内の活性化する重み付け要素の数と不活性化す
る重み付け要素の数の組合せを定める複数のデコード信
号を発生するデコード手段と、ヘ）前記複数のデコード
信号を受けるように接続されており、前記複数のデコー
ド信号から、前記複数の重み付け要素をそれぞれ活性化
あるいは不活性化する複数の重み付け要素制御信号を発
生するローテーション手段であって、前記複数の重み付
け要素制御信号は、所与の前記主期間を成す前記複数の
従期間の各々において活性化する重み付け要素の数が同
一となり、かつ、該所与の主期間の間に前記複数の重み
付け要素の各々の活性化する回数が同一となるようにす
る、前記のローテーション手段と、から成る構成とす
る。
【０００９】この構成により、個々の主期間において、
複数の重み付け要素の各々の活性化される回数が同一と
なる。これは、言い換えれば、主期間毎に、複数の重み
付け要素全部を活性化する回数が、該当する主期間での
デジタル入力信号に応じて変化することになり、この結
果、平均化対象の要素の組合せが主期間毎に変化しない
ようにすることができ、従ってアナログ出力電圧の直線
性の向上に寄与する。
複数の重み付け要素の各々の活性化される回数が同一と
なる。これは、言い換えれば、主期間毎に、複数の重み
付け要素全部を活性化する回数が、該当する主期間での
デジタル入力信号に応じて変化することになり、この結
果、平均化対象の要素の組合せが主期間毎に変化しない
ようにすることができ、従ってアナログ出力電圧の直線
性の向上に寄与する。
【００１０】また、本発明によれば、前記複数の重み付
け要素の数Ｍは、前記デジタル入力信号で表す最大の１
０進数の値Ａに等しく、前記主期間を成す前記複数の従
期間の数は、ｂを正の整数としたとき、ｂ×Ｍ個に等し
くするようにできる。その場合、前記ｂが２以上の場合
には、前記ローテーション手段は、前記主期間を成すｂ
×Ｍ個の従期間において、その最初のＭ個の従期間中に
発生する前記複数の重み付け要素制御信号を、後続のＭ
個の従期間中繰り返し発生するようにできる。これによ
り、ｂの値が大きくなるにつれ、即ちローテーションの
回数が大きくなるにつれ、主期間中における平均化の効
果が高まる。これも、アナログ出力電圧の直線性の向上
に寄与する。
け要素の数Ｍは、前記デジタル入力信号で表す最大の１
０進数の値Ａに等しく、前記主期間を成す前記複数の従
期間の数は、ｂを正の整数としたとき、ｂ×Ｍ個に等し
くするようにできる。その場合、前記ｂが２以上の場合
には、前記ローテーション手段は、前記主期間を成すｂ
×Ｍ個の従期間において、その最初のＭ個の従期間中に
発生する前記複数の重み付け要素制御信号を、後続のＭ
個の従期間中繰り返し発生するようにできる。これによ
り、ｂの値が大きくなるにつれ、即ちローテーションの
回数が大きくなるにつれ、主期間中における平均化の効
果が高まる。これも、アナログ出力電圧の直線性の向上
に寄与する。
【００１１】また、本発明によれば、前記重み付け手段
の前記複数の重み付け要素は、互いに共通の電源に接続
されている場合、前記デジタル−アナログ変換器が、前
記デコード手段からの前記デコード信号を受けるように
接続されたダミー手段を更に含むようにでき、該ダミー
手段は、イ）前記共通の電源に接続された複数のダミー
重み付け要素と、ロ）前記デコード信号を受けるように
接続されており、これに応答して前記複数のダミー重み
付け要素を活性化あるいは不活性化するダミー重み付け
要素制御信号を発生するダミー制御信号発生手段であっ
て、これにより、デジタル−アナログ変換動作の全期間
に渡って、前記重み付け手段の前記複数の重み付け要素
の活性化される数と前記複数のダミー重み付け要素の活
性化される数との合計が所定の一定値となるようにす
る、前記のダミー制御信号発生手段と、を備えるように
構成できる。これにより、各重み付け要素が活性化され
た時に共通電源に対しある度合いの影響を及ぼす場合に
は、デジタル−アナログ変換動作の全期間に渡って、共
通電源に与える影響の総合的な度合いをほぼ一定にする
ように作用する。同じく、アナログ出力電圧の直線性の
改善に貢献する。
の前記複数の重み付け要素は、互いに共通の電源に接続
されている場合、前記デジタル−アナログ変換器が、前
記デコード手段からの前記デコード信号を受けるように
接続されたダミー手段を更に含むようにでき、該ダミー
手段は、イ）前記共通の電源に接続された複数のダミー
重み付け要素と、ロ）前記デコード信号を受けるように
接続されており、これに応答して前記複数のダミー重み
付け要素を活性化あるいは不活性化するダミー重み付け
要素制御信号を発生するダミー制御信号発生手段であっ
て、これにより、デジタル−アナログ変換動作の全期間
に渡って、前記重み付け手段の前記複数の重み付け要素
の活性化される数と前記複数のダミー重み付け要素の活
性化される数との合計が所定の一定値となるようにす
る、前記のダミー制御信号発生手段と、を備えるように
構成できる。これにより、各重み付け要素が活性化され
た時に共通電源に対しある度合いの影響を及ぼす場合に
は、デジタル−アナログ変換動作の全期間に渡って、共
通電源に与える影響の総合的な度合いをほぼ一定にする
ように作用する。同じく、アナログ出力電圧の直線性の
改善に貢献する。
【００１２】また、本発明によれば、各前記重み付け要
素は、前記重み付け要素制御信号を受けるＣＭＯＳイン
バータと、該インバータの出力に接続された一端と前記
重み付け出力を発生する他端とを有する抵抗器とを含む
ように構成できる。また、各前記ダミー重み付け要素
は、前記ダミー重み付け要素制御信号を受けるＣＭＯＳ
インバータと該インバータの出力に接続された一端と開
放または未接続状態の他端を有する抵抗器とを含むよう
に構成できる。電力消費の少ないＣＭＯＳインバータを
重み付け要素に使用することにより、ＣＭＯＳインバー
タの周辺の電源電圧に与える影響、即ち電源電圧変動を
少なくすることができ、また各インバータのスイッチン
グ特性（例えば、スイッチング時間、負荷駆動力、動的
な出力インピーダンス）の等価性が高まる。これによっ
ても、アナログ出力電圧の直線性を改善できる。
素は、前記重み付け要素制御信号を受けるＣＭＯＳイン
バータと、該インバータの出力に接続された一端と前記
重み付け出力を発生する他端とを有する抵抗器とを含む
ように構成できる。また、各前記ダミー重み付け要素
は、前記ダミー重み付け要素制御信号を受けるＣＭＯＳ
インバータと該インバータの出力に接続された一端と開
放または未接続状態の他端を有する抵抗器とを含むよう
に構成できる。電力消費の少ないＣＭＯＳインバータを
重み付け要素に使用することにより、ＣＭＯＳインバー
タの周辺の電源電圧に与える影響、即ち電源電圧変動を
少なくすることができ、また各インバータのスイッチン
グ特性（例えば、スイッチング時間、負荷駆動力、動的
な出力インピーダンス）の等価性が高まる。これによっ
ても、アナログ出力電圧の直線性を改善できる。
【００１３】また、本発明によれば、各前記ダミー重み
付け要素は、前記ダミー重み付け要素制御信号を受ける
ＣＭＯＳインバータで構成し、そのインバータの出力を
直流的に開放または未接続状態とするようにできる。こ
のようにすることによっても、アナログ出力の直線性に
ある程度の改善を与えることができる（何故なら、上記
抵抗器の他端は元々開放状態になっており、負荷として
の抵抗器の影響力は比較的小さく、従ってまた動的な出
力インピーダンスも大きく異なるものではない。従っ
て、集積回路で実現する場合には、抵抗器形成に要する
チップ面積を省ける一方で、所要のデジタル−アナログ
変換器の性能を実現することができる。）。
付け要素は、前記ダミー重み付け要素制御信号を受ける
ＣＭＯＳインバータで構成し、そのインバータの出力を
直流的に開放または未接続状態とするようにできる。こ
のようにすることによっても、アナログ出力の直線性に
ある程度の改善を与えることができる（何故なら、上記
抵抗器の他端は元々開放状態になっており、負荷として
の抵抗器の影響力は比較的小さく、従ってまた動的な出
力インピーダンスも大きく異なるものではない。従っ
て、集積回路で実現する場合には、抵抗器形成に要する
チップ面積を省ける一方で、所要のデジタル−アナログ
変換器の性能を実現することができる。）。
【００１４】次に、本発明は、差動型のデジタル−アナ
ログ変換器にも適用することができる。即ち、本発明に
よれば、複数の従期間に分割された主期間毎に、デジタ
ル入力信号をこれに対応するアナログ出力信号に変換す
るデジタル−アナログ変換器は、イ）前記デジタル入力
信号を受けるための入力端子と、ロ）前記アナログ出力
信号を発生するための出力端子と、ハ）複数の第１の数
の重み付け要素から成る第１組の重み付け要素と、複数
の第２の数の重み付け要素から成る第２組の重み付け要
素と、を含んた重み付け手段であって、各前記重み付け
要素は、受け取る重み付け要素制御信号により活性化あ
るいは不活性化されて重み付け出力を発生するようにな
った、重み付け手段と、ニ）該重み付け手段の前記第１
組の重み付け要素からの第１組の前記重み付け出力を受
ける第１の入力と、前記第２組の重み付け要素からの第
２組の前記重み付け出力とを受ける第２の入力と、を有
しており、前記第１組の重み付け出力と前記第２組の重
み付け出力とを差動的に組合せて前記アナログ出力信号
を前記出力端子に供給する組合せ手段と、ホ）前記入力
端子に受けた前記デジタル入力信号をデコードして複数
のデコード信号を発生するデコード手段であって、前記
複数のデコード信号は、前記アナログ出力信号を形成す
るために必要な、前記複数の重み付け要素の内の活性化
する重み付け要素の数と、不活性化する重み付け要素の
数と、の組合せを定める複数のデコード信号を発生する
デコード手段と、ヘ）前記複数のデコード信号を受ける
ように接続されており、前記複数のデコード信号から、
前記第１組の重み付け要素をそれぞれ活性化あるいは不
活性化する第１組の複数の重み付け要素制御信号と、前
記第２組の重み付け要素をそれぞれ活性化あるいは不活
性化する第２組の複数の重み付け要素制御信号と、を発
生するローテーション手段であって、前記第１組と第２
組の各々の組の重み付け要素制御信号は、所与の前記主
期間を成す前記複数の従期間の各々において関係する組
の重み付け要素の内の活性化する重み付け要素の数が同
一となり、かつ該所与の主期間の間に関係する組の複数
の重み付け要素の各々の活性化する回数が同一となるよ
うにする、前記のローテーション手段と、を備える。
ログ変換器にも適用することができる。即ち、本発明に
よれば、複数の従期間に分割された主期間毎に、デジタ
ル入力信号をこれに対応するアナログ出力信号に変換す
るデジタル−アナログ変換器は、イ）前記デジタル入力
信号を受けるための入力端子と、ロ）前記アナログ出力
信号を発生するための出力端子と、ハ）複数の第１の数
の重み付け要素から成る第１組の重み付け要素と、複数
の第２の数の重み付け要素から成る第２組の重み付け要
素と、を含んた重み付け手段であって、各前記重み付け
要素は、受け取る重み付け要素制御信号により活性化あ
るいは不活性化されて重み付け出力を発生するようにな
った、重み付け手段と、ニ）該重み付け手段の前記第１
組の重み付け要素からの第１組の前記重み付け出力を受
ける第１の入力と、前記第２組の重み付け要素からの第
２組の前記重み付け出力とを受ける第２の入力と、を有
しており、前記第１組の重み付け出力と前記第２組の重
み付け出力とを差動的に組合せて前記アナログ出力信号
を前記出力端子に供給する組合せ手段と、ホ）前記入力
端子に受けた前記デジタル入力信号をデコードして複数
のデコード信号を発生するデコード手段であって、前記
複数のデコード信号は、前記アナログ出力信号を形成す
るために必要な、前記複数の重み付け要素の内の活性化
する重み付け要素の数と、不活性化する重み付け要素の
数と、の組合せを定める複数のデコード信号を発生する
デコード手段と、ヘ）前記複数のデコード信号を受ける
ように接続されており、前記複数のデコード信号から、
前記第１組の重み付け要素をそれぞれ活性化あるいは不
活性化する第１組の複数の重み付け要素制御信号と、前
記第２組の重み付け要素をそれぞれ活性化あるいは不活
性化する第２組の複数の重み付け要素制御信号と、を発
生するローテーション手段であって、前記第１組と第２
組の各々の組の重み付け要素制御信号は、所与の前記主
期間を成す前記複数の従期間の各々において関係する組
の重み付け要素の内の活性化する重み付け要素の数が同
一となり、かつ該所与の主期間の間に関係する組の複数
の重み付け要素の各々の活性化する回数が同一となるよ
うにする、前記のローテーション手段と、を備える。
【００１５】また、本発明によれば、前記重み付け手段
の前記第１組及び第２組の重み付け要素は、互いに共通
の電源に接続されており、また、前記デジタル−アナロ
グ変換器が、前記デコード手段からの前記デコード信号
を受けるように接続されたダミー手段を更に含み、該ダ
ミー手段が、イ）前記共通の電源に接続された複数のダ
ミー重み付け要素から成る第１組のダミー重み付け要素
と、前記共通の電源に接続された複数のダミー重み付け
要素から成る第２組のダミー重み付け要素と、ロ）前記
デコード信号を受けるように接続されており、これに応
答して、前記第１組のダミー重み付け要素を活性化ある
いは不活性化する第１組のダミー重み付け要素制御信号
と、前記第２組のダミー重み付け要素を活性化あるいは
不活性化する第２組のダミー重み付け要素制御信号と、
を発生するダミー制御信号発生手段であって、これによ
り、デジタル−アナログ変換動作の全期間に渡って、前
記重み付け手段の前記第１組の重み付け要素の活性化さ
れる数と前記第１組のダミー重み付け要素の活性化され
る数との合計が所定の一定値となるようにし、かつ前記
重み付け手段の前記第２組の重み付け要素の活性化され
る数と前記第２組のダミー重み付け要素の活性化される
数との合計が所定の一定値となるようにする、前記のダ
ミー制御信号発生手段と、を備えるようにできる。
の前記第１組及び第２組の重み付け要素は、互いに共通
の電源に接続されており、また、前記デジタル−アナロ
グ変換器が、前記デコード手段からの前記デコード信号
を受けるように接続されたダミー手段を更に含み、該ダ
ミー手段が、イ）前記共通の電源に接続された複数のダ
ミー重み付け要素から成る第１組のダミー重み付け要素
と、前記共通の電源に接続された複数のダミー重み付け
要素から成る第２組のダミー重み付け要素と、ロ）前記
デコード信号を受けるように接続されており、これに応
答して、前記第１組のダミー重み付け要素を活性化ある
いは不活性化する第１組のダミー重み付け要素制御信号
と、前記第２組のダミー重み付け要素を活性化あるいは
不活性化する第２組のダミー重み付け要素制御信号と、
を発生するダミー制御信号発生手段であって、これによ
り、デジタル−アナログ変換動作の全期間に渡って、前
記重み付け手段の前記第１組の重み付け要素の活性化さ
れる数と前記第１組のダミー重み付け要素の活性化され
る数との合計が所定の一定値となるようにし、かつ前記
重み付け手段の前記第２組の重み付け要素の活性化され
る数と前記第２組のダミー重み付け要素の活性化される
数との合計が所定の一定値となるようにする、前記のダ
ミー制御信号発生手段と、を備えるようにできる。
【００１６】また、本発明によれば、各前記重み付け要
素及び各前記ダミー重み付け要素は、ＣＭＯＳインバー
タと該インバータの出力に接続された一端を有する抵抗
器とを含むようにできる。更に、前記組合せ手段は、前
記第１の入力を成す反転入力と、前記第２の入力を成す
非反転入力と、前記出力端子に接続された出力と、を備
えた演算増幅器であり、前記デジタル−アナログ変換器
は、前記出力端子と前記重み付け手段の前記第１組と第
２組の重み付け要素に含まれた前記ＣＭＯＳインバータ
の各出力との間に接続された出力インピーダンス整合回
路を含むようにできる。該出力インピーダンス整合回路
は、前記第１組の重み付け要素を成す複数のＣＭＯＳイ
ンバータの出力インピーダンスと、前記第２組の重み付
け要素を成す複数のＣＭＯＳインバータの出力インピー
ダンスとを整合させるようにする。これは、重み付け要
素間の等価性を高め、ひいてはアナログ出力の直線性の
改善に寄与する。
素及び各前記ダミー重み付け要素は、ＣＭＯＳインバー
タと該インバータの出力に接続された一端を有する抵抗
器とを含むようにできる。更に、前記組合せ手段は、前
記第１の入力を成す反転入力と、前記第２の入力を成す
非反転入力と、前記出力端子に接続された出力と、を備
えた演算増幅器であり、前記デジタル−アナログ変換器
は、前記出力端子と前記重み付け手段の前記第１組と第
２組の重み付け要素に含まれた前記ＣＭＯＳインバータ
の各出力との間に接続された出力インピーダンス整合回
路を含むようにできる。該出力インピーダンス整合回路
は、前記第１組の重み付け要素を成す複数のＣＭＯＳイ
ンバータの出力インピーダンスと、前記第２組の重み付
け要素を成す複数のＣＭＯＳインバータの出力インピー
ダンスとを整合させるようにする。これは、重み付け要
素間の等価性を高め、ひいてはアナログ出力の直線性の
改善に寄与する。
【００１７】更にまた、本発明によれば、上記の各重み
付け要素は、電圧源タイプとしたり、あるいは電流源タ
イプとしたりすることができる。これにより、種々の異
なったタイプのデジタル−アナログ変換器に、本発明を
適用することができる。
付け要素は、電圧源タイプとしたり、あるいは電流源タ
イプとしたりすることができる。これにより、種々の異
なったタイプのデジタル−アナログ変換器に、本発明を
適用することができる。
【００１８】
【実施例】以下に図面を参照しながら、本発明の実施例
について説明する。
について説明する。
【００１９】図１は、本発明によるデジタル−アナログ
（Ｄ／Ａ）変換器の基本構成を示す図である。このＤ／
Ａ変換器Ａは、個々のＤ／Ａ変換を行う主期間Ｔmを、
複数の従期間Ｔsub１〜Ｔsubｋ（ｋは正の整数）に等分
割し、主期間内の各従期間でのアナログ出力の平均値
を、その主期間でのＤ／Ａ変換器のアナログ出力として
発生するタイプのものである。
（Ｄ／Ａ）変換器の基本構成を示す図である。このＤ／
Ａ変換器Ａは、個々のＤ／Ａ変換を行う主期間Ｔmを、
複数の従期間Ｔsub１〜Ｔsubｋ（ｋは正の整数）に等分
割し、主期間内の各従期間でのアナログ出力の平均値
を、その主期間でのＤ／Ａ変換器のアナログ出力として
発生するタイプのものである。
【００２０】詳しくは、Ｄ／Ａ変換器Ａは、２進入力デ
ジタル信号Ｓを受けるデジタル入力端子１と、デコード
部２と、ローテーション部３と、均等の重み付けを各々
行うように設計したＭ個（Ｍは正の整数）の重み付け要
素を備える重み付け部４と、組合せ部５と、アナログ出
力端子６と、を備えている。Ｍ個の重み付け要素は、電
圧源タイプでも電流源タイプでもよい。ここで、２進入
力デジタル信号Ｓで表す１０進数の最大値をＡとしたと
き、Ａ≦Ｍとなるようにする。即ち、２進重み付け等と
は異なり、均等重み付けの場合、少なくとも１０進数の
最大値Ａの数以上の重み付け要素が必要であるというこ
とである。また、ローテーション部で行うローテーショ
ンの数をｂ（正の整数）としたとき、主期間内の従期間
の数ｋは、ｋ＝ｂ×Ｍで定まる値に選ぶ。即ち、各１つ
の従期間中に１つの重み付け要素を活性化するような値
のデジタル入力信号を受けた場合には、以下で説明する
“主期間の間にＭ個の重み付け要素の各々の活性化する
回数が同一”という条件を各１つのローテーションで満
たすには、ｂ×Ｍ個の従期間が必要となるからである。
ジタル信号Ｓを受けるデジタル入力端子１と、デコード
部２と、ローテーション部３と、均等の重み付けを各々
行うように設計したＭ個（Ｍは正の整数）の重み付け要
素を備える重み付け部４と、組合せ部５と、アナログ出
力端子６と、を備えている。Ｍ個の重み付け要素は、電
圧源タイプでも電流源タイプでもよい。ここで、２進入
力デジタル信号Ｓで表す１０進数の最大値をＡとしたと
き、Ａ≦Ｍとなるようにする。即ち、２進重み付け等と
は異なり、均等重み付けの場合、少なくとも１０進数の
最大値Ａの数以上の重み付け要素が必要であるというこ
とである。また、ローテーション部で行うローテーショ
ンの数をｂ（正の整数）としたとき、主期間内の従期間
の数ｋは、ｋ＝ｂ×Ｍで定まる値に選ぶ。即ち、各１つ
の従期間中に１つの重み付け要素を活性化するような値
のデジタル入力信号を受けた場合には、以下で説明する
“主期間の間にＭ個の重み付け要素の各々の活性化する
回数が同一”という条件を各１つのローテーションで満
たすには、ｂ×Ｍ個の従期間が必要となるからである。
【００２１】入力端子１に受ける２進デジタル入力信号
Ｓは、シリアル形式でもパラレル形式でもよく、また任
意の符号化形式のものが可能である。このデジタル入力
信号を受けるデコード部２は、その入力信号の形式に対
応したデコード、即ちシリアル−パラレル変換、データ
変換、Σ△変調、又はその他の所要の変換を行って、後
段の重み付け部４を制御するのに適した形式で、Ｍ個の
デコード信号ＤＯ1〜ＤＯMを出力する。これらデコード
信号は、Ｍ個の重み付け要素の内、アナログ出力信号を
形成するのに必要な、活性化する重み付け要素の数と不
活性化する重み付け要素の数との組合せを定める。これ
らデコード信号を受ける次のローテーション部３は、Ｍ
個の重み付け要素をそれぞれ活性化あるいは不活性化す
る出力信号ＲＯ1〜ＲＯMを発生する。これら信号ＲＯ1
〜Mは、対応の重み付け要素に印加し、そして主期間Ｔm
を成す従期間Ｔsub１〜ｋの各々において活性化する重
み付け要素の数が同一となり、かつ、その主期間の間に
Ｍ個の重み付け要素の各々の活性化する回数が同一とな
るような形式で、それら重み付け要素を活性化／不活性
化する。このとき、重み付け部４内のＭ個の重み付け要
素は、重み付け出力ＷＯ1〜ＷＯMを発生する。各重み付
け要素は、活性化されたときには、上記の均等の量に対
応する値をもった重み付け出力を、そして不活性化され
たときには例えば零の値をもった重み付け出力を発生す
る。このような重み付け出力ＷＯ1〜Mを受ける組合せ部
５は、それら重み付け出力を互いに組合せ（例えば、非
差動型の場合には加算）、そしてその結果をアナログ出
力信号として出力端子６に供給する。
Ｓは、シリアル形式でもパラレル形式でもよく、また任
意の符号化形式のものが可能である。このデジタル入力
信号を受けるデコード部２は、その入力信号の形式に対
応したデコード、即ちシリアル−パラレル変換、データ
変換、Σ△変調、又はその他の所要の変換を行って、後
段の重み付け部４を制御するのに適した形式で、Ｍ個の
デコード信号ＤＯ1〜ＤＯMを出力する。これらデコード
信号は、Ｍ個の重み付け要素の内、アナログ出力信号を
形成するのに必要な、活性化する重み付け要素の数と不
活性化する重み付け要素の数との組合せを定める。これ
らデコード信号を受ける次のローテーション部３は、Ｍ
個の重み付け要素をそれぞれ活性化あるいは不活性化す
る出力信号ＲＯ1〜ＲＯMを発生する。これら信号ＲＯ1
〜Mは、対応の重み付け要素に印加し、そして主期間Ｔm
を成す従期間Ｔsub１〜ｋの各々において活性化する重
み付け要素の数が同一となり、かつ、その主期間の間に
Ｍ個の重み付け要素の各々の活性化する回数が同一とな
るような形式で、それら重み付け要素を活性化／不活性
化する。このとき、重み付け部４内のＭ個の重み付け要
素は、重み付け出力ＷＯ1〜ＷＯMを発生する。各重み付
け要素は、活性化されたときには、上記の均等の量に対
応する値をもった重み付け出力を、そして不活性化され
たときには例えば零の値をもった重み付け出力を発生す
る。このような重み付け出力ＷＯ1〜Mを受ける組合せ部
５は、それら重み付け出力を互いに組合せ（例えば、非
差動型の場合には加算）、そしてその結果をアナログ出
力信号として出力端子６に供給する。
【００２２】次に、図２〜１１を参照して、図１の基本
構成をより具体化したＤ／Ａ変換器の第１の実施例Ｂに
ついて説明する。尚、この実施例では、３ビットデジタ
ル入力信号Ｓの１０進数の最大値Ａを４としたため（値
５〜７は使わない）、重み付け要素の数Ｍ＝４である。
また、ローテーション数ｂ＝１としたため、従期間数ｋ
＝４である。
構成をより具体化したＤ／Ａ変換器の第１の実施例Ｂに
ついて説明する。尚、この実施例では、３ビットデジタ
ル入力信号Ｓの１０進数の最大値Ａを４としたため（値
５〜７は使わない）、重み付け要素の数Ｍ＝４である。
また、ローテーション数ｂ＝１としたため、従期間数ｋ
＝４である。
【００２３】図２に示したこのＤ／Ａ変換器Ｂは、差動
型動作をするものであり、デコーダ（図示せず）からの
出力を受けるビットローテーション回路３Ｂと、各重み
付け要素がＣＭＯＳインバータ（Ｉ“n"1〜Ｉ“n"4，Ｉ
“p"1〜Ｉ“p"4）と抵抗器（Ｒ“n"1〜Ｒ“n"4，Ｒ“p"
1〜Ｒ“p"4）の直列結合回路から成る重み付け回路部４
Ｂと、反転（ｎ）入力と非反転（ｐ）入力とを有する差
動型加算器５Ｂと、アナログ出力を発生する出力端子６
Ｂとを備えている。加算器５Ｂの反転入力は、４つのＣ
ＭＯＳインバータ／抵抗器直列結合回路Ｉ“n"1／Ｒ
“n"1〜Ｉ“n"4／Ｒ“n"4の各出力に接続しており、一
方、非反転入力は、４つのＣＭＯＳインバータ／抵抗器
直列結合回路Ｉ“p"1／Ｒ“p"1〜Ｉ“p"4／Ｒ“p"4の各
出力に接続している。均等重み付けのため、各ＣＭＯＳ
インバータ／抵抗器直列結合回路は、互いに実質上等価
である。
型動作をするものであり、デコーダ（図示せず）からの
出力を受けるビットローテーション回路３Ｂと、各重み
付け要素がＣＭＯＳインバータ（Ｉ“n"1〜Ｉ“n"4，Ｉ
“p"1〜Ｉ“p"4）と抵抗器（Ｒ“n"1〜Ｒ“n"4，Ｒ“p"
1〜Ｒ“p"4）の直列結合回路から成る重み付け回路部４
Ｂと、反転（ｎ）入力と非反転（ｐ）入力とを有する差
動型加算器５Ｂと、アナログ出力を発生する出力端子６
Ｂとを備えている。加算器５Ｂの反転入力は、４つのＣ
ＭＯＳインバータ／抵抗器直列結合回路Ｉ“n"1／Ｒ
“n"1〜Ｉ“n"4／Ｒ“n"4の各出力に接続しており、一
方、非反転入力は、４つのＣＭＯＳインバータ／抵抗器
直列結合回路Ｉ“p"1／Ｒ“p"1〜Ｉ“p"4／Ｒ“p"4の各
出力に接続している。均等重み付けのため、各ＣＭＯＳ
インバータ／抵抗器直列結合回路は、互いに実質上等価
である。
【００２４】次に、ビットローテーション回路３Ｂは、
本例では図８に示すΣ△変調回路２０であるデコーダか
らの４ビットのデコードビット出力ＤＡＴ１〜４と、こ
のＤ／Ａ変換器Ｂ内で生成される制御信号であるクロッ
クＣＬＫ及びロード信号ＬＯＡＤとを受ける。３ビット
２進入力デジタル信号Ｓとデコードビット出力ＤＡＴ１
〜４との関係は、図３に示した通りであり、デコードビ
ット出力の内の“１”となる出力の数は、デジタル入力
信号Ｓが表す１０進数値に対応している。このようなデ
コードビット出力を受ける回路３Ｂは、図３に示すよう
に、１つの主期間Ｔm内において、４つの非反転側ノー
ドに対しローテーションビット出力ｎ１〜ｎ４を発生
し、また４つの反転側ノードに対しローテーションビッ
ト出力ｐ１〜ｐ４（これらは図３では省略。理由は、出
力ｎ１〜ｎ４の対応するものの反転に等しい、例えばｐ
１はｎ１の反転に等しいため。）を発生する。図５〜図
７は、Ｓ＝（０００），（０１０），（１００）の場合
のローテーションビット出力の値を表にして、より分か
りやすくしたものである。
本例では図８に示すΣ△変調回路２０であるデコーダか
らの４ビットのデコードビット出力ＤＡＴ１〜４と、こ
のＤ／Ａ変換器Ｂ内で生成される制御信号であるクロッ
クＣＬＫ及びロード信号ＬＯＡＤとを受ける。３ビット
２進入力デジタル信号Ｓとデコードビット出力ＤＡＴ１
〜４との関係は、図３に示した通りであり、デコードビ
ット出力の内の“１”となる出力の数は、デジタル入力
信号Ｓが表す１０進数値に対応している。このようなデ
コードビット出力を受ける回路３Ｂは、図３に示すよう
に、１つの主期間Ｔm内において、４つの非反転側ノー
ドに対しローテーションビット出力ｎ１〜ｎ４を発生
し、また４つの反転側ノードに対しローテーションビッ
ト出力ｐ１〜ｐ４（これらは図３では省略。理由は、出
力ｎ１〜ｎ４の対応するものの反転に等しい、例えばｐ
１はｎ１の反転に等しいため。）を発生する。図５〜図
７は、Ｓ＝（０００），（０１０），（１００）の場合
のローテーションビット出力の値を表にして、より分か
りやすくしたものである。
【００２５】図４は、上記回路３Ｂを詳細に示してお
り、これは、反転側（ｎ）の一群のフリップフロップ
（Ｆ／Ｆ）３０Ｂと、非反転側（ｐ）の一群のフリップ
フロップ（Ｆ／Ｆ）３１Ｂ及び一群のインバータ３２Ｂ
と、から成っている。フリップフロップ群３０Ｂは、４
つのフリップフロップを循環形式に接続したものであ
り、個々のフリップフロップは、端子ＢにＤＡＴ１〜４
の対応するものを受け、端子ＣＬＫにクロック入力ＣＬ
Ｋ（図３に示すように、各従期間の始めに立ち上がりエ
ッジをもつ）を受け、端子ＳＥＬにＬＯＡＤ信号（図３
に示すように、主期間の始めに立ち下がりエッジをも
つ）を受け、端子Ｑには、ローテーションビット出力ｎ
１〜ｎ４の対応するものを発生する。各フリップフロッ
プの端子Ａは、本発明によるローテーションのため、循
環ループ（上段から下段のＦ／Ｆへそしてまた上段のＦ
／Ｆへ戻るというループ）中の前のフリップフロップの
Ｑ出力を受けるようにしてある。このフリップフロップ
群３０Ｂの動作について説明すると、群３０Ｂ内の各フ
リップフロップ、例えば下段のフリップフロップは、Ｌ
ＯＡＤ信号の立ち下がりエッジ時にトリガされてその時
のＤＡＴ１〜４の対応するもの、即ちＤＡＴ１の値にセ
ットされ、そしてその後は、クロックＣＬＫの立ち上が
りエッジ時に循環ループ中の前フリップフロップ、即ち
上段のフリップフロップのＱ出力にセットされる。各セ
ットされた値はＱ端子にｎ１として出力する。その他の
フリップフロップも、上記と同様に動作する。このよう
にして、図３に示したようなローテーションビット出力
ｎ１〜ｎ４を形成する。フリップフロップ群３１Ｂにつ
いては、群３１Ｂと異なるのは、各端子ＢにＤＡＴ１〜
４の対応するものをインバータ群３２Ｂの対応するもの
を介して受けるようになっている点だけであって、フリ
ップフロップ群３１Ｂ自体の動作は群３０Ｂと全く同じ
であるため、詳細な説明は省略する。図５〜７からも分
かるように、ローテーションビット出力ｐ１〜ｐ４は、
夫々、出力ｎ１〜ｎ４の反転したものに等しい。
り、これは、反転側（ｎ）の一群のフリップフロップ
（Ｆ／Ｆ）３０Ｂと、非反転側（ｐ）の一群のフリップ
フロップ（Ｆ／Ｆ）３１Ｂ及び一群のインバータ３２Ｂ
と、から成っている。フリップフロップ群３０Ｂは、４
つのフリップフロップを循環形式に接続したものであ
り、個々のフリップフロップは、端子ＢにＤＡＴ１〜４
の対応するものを受け、端子ＣＬＫにクロック入力ＣＬ
Ｋ（図３に示すように、各従期間の始めに立ち上がりエ
ッジをもつ）を受け、端子ＳＥＬにＬＯＡＤ信号（図３
に示すように、主期間の始めに立ち下がりエッジをも
つ）を受け、端子Ｑには、ローテーションビット出力ｎ
１〜ｎ４の対応するものを発生する。各フリップフロッ
プの端子Ａは、本発明によるローテーションのため、循
環ループ（上段から下段のＦ／Ｆへそしてまた上段のＦ
／Ｆへ戻るというループ）中の前のフリップフロップの
Ｑ出力を受けるようにしてある。このフリップフロップ
群３０Ｂの動作について説明すると、群３０Ｂ内の各フ
リップフロップ、例えば下段のフリップフロップは、Ｌ
ＯＡＤ信号の立ち下がりエッジ時にトリガされてその時
のＤＡＴ１〜４の対応するもの、即ちＤＡＴ１の値にセ
ットされ、そしてその後は、クロックＣＬＫの立ち上が
りエッジ時に循環ループ中の前フリップフロップ、即ち
上段のフリップフロップのＱ出力にセットされる。各セ
ットされた値はＱ端子にｎ１として出力する。その他の
フリップフロップも、上記と同様に動作する。このよう
にして、図３に示したようなローテーションビット出力
ｎ１〜ｎ４を形成する。フリップフロップ群３１Ｂにつ
いては、群３１Ｂと異なるのは、各端子ＢにＤＡＴ１〜
４の対応するものをインバータ群３２Ｂの対応するもの
を介して受けるようになっている点だけであって、フリ
ップフロップ群３１Ｂ自体の動作は群３０Ｂと全く同じ
であるため、詳細な説明は省略する。図５〜７からも分
かるように、ローテーションビット出力ｐ１〜ｐ４は、
夫々、出力ｎ１〜ｎ４の反転したものに等しい。
【００２６】次に、図５〜７を参照して、ローテーショ
ンビット出力の特性／性質について説明する。図５のＳ
＝（０００）の場合には、Ａ＝０であり、出力ｎ１〜ｎ
４はいずれも、全ての従期間において“０”即ち不活性
化状態である。従って、各従期間での“１”即ち活性化
状態の出力の数は零の同一値であり、また出力ｎ１〜ｎ
４の各々が主期間全体で活性化状態をとる回数は、零の
同一値である。一方、出力ｐ１〜ｐ４はいずれも、全て
の従期間において“１”である。従って、各従期間での
活性化状態出力数は４の同一値（不活性化状態出力数で
は、ｎ側と同じ零の同一値）であり、また各出力の主期
間全体での活性化状態回数は、４の同一値（不活性化状
態回数では、ｎ側と同じ零の同一値）である。この図５
の場合、状態が変化するローテーションビット出力は、
１つもない。
ンビット出力の特性／性質について説明する。図５のＳ
＝（０００）の場合には、Ａ＝０であり、出力ｎ１〜ｎ
４はいずれも、全ての従期間において“０”即ち不活性
化状態である。従って、各従期間での“１”即ち活性化
状態の出力の数は零の同一値であり、また出力ｎ１〜ｎ
４の各々が主期間全体で活性化状態をとる回数は、零の
同一値である。一方、出力ｐ１〜ｐ４はいずれも、全て
の従期間において“１”である。従って、各従期間での
活性化状態出力数は４の同一値（不活性化状態出力数で
は、ｎ側と同じ零の同一値）であり、また各出力の主期
間全体での活性化状態回数は、４の同一値（不活性化状
態回数では、ｎ側と同じ零の同一値）である。この図５
の場合、状態が変化するローテーションビット出力は、
１つもない。
【００２７】図６のＳ＝（０１０）の場合には、いずれ
の従期間においても、出力ｎ１〜ｎ４の内の２つが活性
化状態“１”となる。各従期間での活性化状態出力数は
２の同一値であり、また出力ｎ１〜ｎ４の各々が主期間
全体で活性化状態をとる回数は、２の同一値である。出
力ｐ１〜ｐ４についても、これと同じである。尚、出力
ｎ１〜ｎ４においてもまた出力ｐ１〜ｐ４においても、
従期間 間で状態が変化する出力の数は、２である。こ
の２の状態変化出力数は、Ｓ＝（００１）〜（０１１）
のいずれでも共通である。
の従期間においても、出力ｎ１〜ｎ４の内の２つが活性
化状態“１”となる。各従期間での活性化状態出力数は
２の同一値であり、また出力ｎ１〜ｎ４の各々が主期間
全体で活性化状態をとる回数は、２の同一値である。出
力ｐ１〜ｐ４についても、これと同じである。尚、出力
ｎ１〜ｎ４においてもまた出力ｐ１〜ｐ４においても、
従期間 間で状態が変化する出力の数は、２である。こ
の２の状態変化出力数は、Ｓ＝（００１）〜（０１１）
のいずれでも共通である。
【００２８】図７のＳ＝（１００）の場合は、Ａ＝４で
あり、この場合、Ｓ＝（０００）の場合と比べると、各
出力の値が反転しており、従って従期間の活性化状態出
力数と主期間の活性化状態回数も、ｎ側とｐ側で逆にな
っているが、同一値を取ることには変わりはない。
あり、この場合、Ｓ＝（０００）の場合と比べると、各
出力の値が反転しており、従って従期間の活性化状態出
力数と主期間の活性化状態回数も、ｎ側とｐ側で逆にな
っているが、同一値を取ることには変わりはない。
【００２９】上記のローテーションビット出力を受ける
重み付け回路部４Ｂ内の各ＣＭＯＳインバータ／直列抵
抗器の直列結合回路は、ローテーションビット出力が
“０”のとき、即ち不活性化されたときには、０ボルト
の出力電圧を発生し、一方その出力が“１”のときには
活性化されて５ボルトの出力電圧を発生する。加算器５
Ｂは、このようにして発生される非反転側の４組のＣＭ
ＯＳインバータ／抵抗器の直列結合回路の出力電圧の和
と、反転側の４組のＣＭＯＳインバータ／抵抗器の直列
結合回路の出力電圧の和との差を、出力端子６Ｂに発生
する。
重み付け回路部４Ｂ内の各ＣＭＯＳインバータ／直列抵
抗器の直列結合回路は、ローテーションビット出力が
“０”のとき、即ち不活性化されたときには、０ボルト
の出力電圧を発生し、一方その出力が“１”のときには
活性化されて５ボルトの出力電圧を発生する。加算器５
Ｂは、このようにして発生される非反転側の４組のＣＭ
ＯＳインバータ／抵抗器の直列結合回路の出力電圧の和
と、反転側の４組のＣＭＯＳインバータ／抵抗器の直列
結合回路の出力電圧の和との差を、出力端子６Ｂに発生
する。
【００３０】次に、図８〜１１を参照して、図２に示し
たＤ／Ａ変換器Ｂの性能についての実験及びその結果に
ついて説明する。先ず、図８は、本発明のＤ／Ａ変換器
を含むＤ／Ａ変換システムの１例であり、Ｄ／Ａ変換器
Ｂの入力側にΣΔ変調回路２０を、その出力側にローパ
スフィルタ７を接続したものである。実験方法として
は、１ｋＨｚのサイン波に相当する１６ビットのデジタ
ル入力をΣΔ変調回路２０を用いてノイズ・シェーピン
グし、いわゆるオーディオ帯域（０〜２０ｋＨｚ）の量
子化ノイズを抑圧した５値のデジタル信号に変換し、そ
してこの信号を、Ｄ／Ａ変換器ＢにＤＡＴ１〜４として
入力し，次にこの変換器出力をローパスフィルタ７に通
し、そして得たアナログ出力の波形解析を行った。本発
明の効果をローテーション数ｂ＝１の場合について調べ
た結果、反転側及び非反転側の各４つのＣＭＯＳインバ
ーター／抵抗器直列結合回路相互の相対誤差の最大値に
対して、レベル直線性及びノイズ特性は、本発明による
ビットローテーションを行った場合には、著しく改善さ
れた。
たＤ／Ａ変換器Ｂの性能についての実験及びその結果に
ついて説明する。先ず、図８は、本発明のＤ／Ａ変換器
を含むＤ／Ａ変換システムの１例であり、Ｄ／Ａ変換器
Ｂの入力側にΣΔ変調回路２０を、その出力側にローパ
スフィルタ７を接続したものである。実験方法として
は、１ｋＨｚのサイン波に相当する１６ビットのデジタ
ル入力をΣΔ変調回路２０を用いてノイズ・シェーピン
グし、いわゆるオーディオ帯域（０〜２０ｋＨｚ）の量
子化ノイズを抑圧した５値のデジタル信号に変換し、そ
してこの信号を、Ｄ／Ａ変換器ＢにＤＡＴ１〜４として
入力し，次にこの変換器出力をローパスフィルタ７に通
し、そして得たアナログ出力の波形解析を行った。本発
明の効果をローテーション数ｂ＝１の場合について調べ
た結果、反転側及び非反転側の各４つのＣＭＯＳインバ
ーター／抵抗器直列結合回路相互の相対誤差の最大値に
対して、レベル直線性及びノイズ特性は、本発明による
ビットローテーションを行った場合には、著しく改善さ
れた。
【００３１】図９〜１１を参照して、本発明の“各重み
付け要素の主期間全体での活性化回数を同一値にする”
という条件による効果について詳細に説明する。図９
は、Ｄ／Ａ変換器の入出力特性を示すグラフであり、本
発明のビットローテーション法による平均化を行った場
合の特性と、本発明のビットローテーション法を使わな
い平均化を行った場合の特性と、を比較して示してい
る。これらの特性を得るのに使ったデータは、図１０と
図１１に示したものであり、これには、ｎ１〜ｎ４だけ
が含まれている。また、４つの重み付け要素の出力に
は、各々に固有の誤差を与えている。即ち、
付け要素の主期間全体での活性化回数を同一値にする”
という条件による効果について詳細に説明する。図９
は、Ｄ／Ａ変換器の入出力特性を示すグラフであり、本
発明のビットローテーション法による平均化を行った場
合の特性と、本発明のビットローテーション法を使わな
い平均化を行った場合の特性と、を比較して示してい
る。これらの特性を得るのに使ったデータは、図１０と
図１１に示したものであり、これには、ｎ１〜ｎ４だけ
が含まれている。また、４つの重み付け要素の出力に
は、各々に固有の誤差を与えている。即ち、
【表１】
出力ｎ１を受ける重み付け要素 誤差−２δ
出力ｎ２を受ける重み付け要素 誤差−δ
出力ｎ３を受ける重み付け要素 誤差＋δ
出力ｎ４を受ける重み付け要素 誤差＋２δ
とする。尚、誤差δは、ここでは、０.４としている。
【００３２】図１０からも分かるように、本発明では、
Ｔmでの総平均は、０，１，２，３，４と完全にレベル
直線性を確保しているが、本発明とは異なった平均化を
行う従来例では、図１１からも分かるように、Ｔmでの
総平均は、本発明のような直線性は得られていない。明
らかに、その従来例では、アナログ出力に高調波ひずみ
が現れることになる。
Ｔmでの総平均は、０，１，２，３，４と完全にレベル
直線性を確保しているが、本発明とは異なった平均化を
行う従来例では、図１１からも分かるように、Ｔmでの
総平均は、本発明のような直線性は得られていない。明
らかに、その従来例では、アナログ出力に高調波ひずみ
が現れることになる。
【００３３】次に、図１２〜１７を参照して、本発明の
第２実施例であるＤ／Ａ変換器Ｃについて説明する。こ
の変換器Ｃが、図２の変換器Ｂと異なっている点は、ダ
ミービット発生器３Ｃ’とダミー回路４Ｃ’とを更に設
けた点である。その他の部分即ち、回路３Ｃ，４Ｃ，５
Ｃは、変換器Ｂの対応するものと同じであり、従って説
明は省略する。
第２実施例であるＤ／Ａ変換器Ｃについて説明する。こ
の変換器Ｃが、図２の変換器Ｂと異なっている点は、ダ
ミービット発生器３Ｃ’とダミー回路４Ｃ’とを更に設
けた点である。その他の部分即ち、回路３Ｃ，４Ｃ，５
Ｃは、変換器Ｂの対応するものと同じであり、従って説
明は省略する。
【００３４】先ず始めに、ダミービット発生器とダミー
回路を設けたのは、変換器Ｂよりも更にノイズ特性を改
善するためである。重み付け回路部４Ｃの各重み付け要
素が活性化される時また不活性化される時にノイズを発
生するものである場合、主期間毎のノイズの発生量の変
化が高調波ひずみの発生源になってしまうことがある。
従って、本発明では、そのようなひずみを低減するた
め、ノイズ発生源の数を主期間毎に変化しないよう一定
値に保つようにする。
回路を設けたのは、変換器Ｂよりも更にノイズ特性を改
善するためである。重み付け回路部４Ｃの各重み付け要
素が活性化される時また不活性化される時にノイズを発
生するものである場合、主期間毎のノイズの発生量の変
化が高調波ひずみの発生源になってしまうことがある。
従って、本発明では、そのようなひずみを低減するた
め、ノイズ発生源の数を主期間毎に変化しないよう一定
値に保つようにする。
【００３５】詳しくは、図１３はＳ＝（０００）の場合
のローテーションビット出力を示すものであって、図５
と同じものを含んでいる。図から分かるように、この主
期間においては、重み付け回路部４Ｃ内（４Ｃ’のもの
は除く）の重み付け要素が、互いに隣接した従期間にお
いて、活性化状態と不活性化状態との間で状態変化する
ものの数はゼロである。従って、状態変化に伴うノイズ
発生はゼロである。一方、Ｓ＝（０１０）の場合を示す
図１４（これは図６と同じものを含む）では、隣接従期
間における状態変化する重み付け要素の数は、各従期間
において矢印で示したように、ｎ側ｐ側共に２である。
この数は、Ｓ＝（００１），（０１１）の時も同じであ
る。最後に、図１５に示すＳ＝（１００）の場合には、
隣接従期間において状態変化する重み付け要素の数は、
Ｓ＝（０００）と同じゼロである。これから分かるよう
に、Ｓの値が変化したときにノイズ発生源の数は、ｎ側
ｐ側共に、最小値０と最大値２の間で変化する場合が起
きる。
のローテーションビット出力を示すものであって、図５
と同じものを含んでいる。図から分かるように、この主
期間においては、重み付け回路部４Ｃ内（４Ｃ’のもの
は除く）の重み付け要素が、互いに隣接した従期間にお
いて、活性化状態と不活性化状態との間で状態変化する
ものの数はゼロである。従って、状態変化に伴うノイズ
発生はゼロである。一方、Ｓ＝（０１０）の場合を示す
図１４（これは図６と同じものを含む）では、隣接従期
間における状態変化する重み付け要素の数は、各従期間
において矢印で示したように、ｎ側ｐ側共に２である。
この数は、Ｓ＝（００１），（０１１）の時も同じであ
る。最後に、図１５に示すＳ＝（１００）の場合には、
隣接従期間において状態変化する重み付け要素の数は、
Ｓ＝（０００）と同じゼロである。これから分かるよう
に、Ｓの値が変化したときにノイズ発生源の数は、ｎ側
ｐ側共に、最小値０と最大値２の間で変化する場合が起
きる。
【００３６】従って、本発明では、その最大値２のノイ
ズ発生源をどの主期間においても確保してひずみ低減を
図るため、図１２のダミー回路４Ｃ’に示したように、
ｎ側ｐ側の各々に対し、その最大値２の数のダミーの重
み付け要素即ち、ＣＭＯＳインバータ／抵抗器直列結合
回路Ｉ“n"5／Ｒ“n"5及びＩ“n"6／Ｒ“n"6と、ＣＭＯ
Ｓインバータ／抵抗器直列結合回路Ｉ“p"5／Ｒ“p"5及
びＩ“p"6／Ｒ“p"6を設けている。尚、図２では示さな
かったが、各ＣＭＯＳインバータは、共通の電源、即ち
共通の電源線４０Ｃと接地線４１Ｃとに接続している。
このため、各ＣＭＯＳインバータは、スイッチング時
に、他のＣＭＯＳインバータにあるいはその他の回路部
に影響を与える可能性がある。
ズ発生源をどの主期間においても確保してひずみ低減を
図るため、図１２のダミー回路４Ｃ’に示したように、
ｎ側ｐ側の各々に対し、その最大値２の数のダミーの重
み付け要素即ち、ＣＭＯＳインバータ／抵抗器直列結合
回路Ｉ“n"5／Ｒ“n"5及びＩ“n"6／Ｒ“n"6と、ＣＭＯ
Ｓインバータ／抵抗器直列結合回路Ｉ“p"5／Ｒ“p"5及
びＩ“p"6／Ｒ“p"6を設けている。尚、図２では示さな
かったが、各ＣＭＯＳインバータは、共通の電源、即ち
共通の電源線４０Ｃと接地線４１Ｃとに接続している。
このため、各ＣＭＯＳインバータは、スイッチング時
に、他のＣＭＯＳインバータにあるいはその他の回路部
に影響を与える可能性がある。
【００３７】また、これらダミー重み付け要素を使っ
て、Ｓの値の変化に拘わらずｎ側ｐ側共に２個のノイズ
発生源を確保するため、ダミービット発生器３Ｃ’は、
図１６に示すように（図では、ｐ側は、ｎ側の対応する
出力の反転したものに等しいため、省略してある）、ダ
ミービット出力ｎ５，ｎ６及びｐ５，ｐ６を発生する。
これによって、ダミー重み付け要素の活性化／不活性化
を制御して、図１３と図１５の場合には、ダミー重み付
け要素のみで、隣接従期間において２つの状態変化を生
じさせ、そして図１４に示すような場合には、そのよう
な状態変化を生じさせない。
て、Ｓの値の変化に拘わらずｎ側ｐ側共に２個のノイズ
発生源を確保するため、ダミービット発生器３Ｃ’は、
図１６に示すように（図では、ｐ側は、ｎ側の対応する
出力の反転したものに等しいため、省略してある）、ダ
ミービット出力ｎ５，ｎ６及びｐ５，ｐ６を発生する。
これによって、ダミー重み付け要素の活性化／不活性化
を制御して、図１３と図１５の場合には、ダミー重み付
け要素のみで、隣接従期間において２つの状態変化を生
じさせ、そして図１４に示すような場合には、そのよう
な状態変化を生じさせない。
【００３８】次に、図１７を参照して、ダミービット出
力を発生するダミービット発生器３Ｃ’について説明す
る。回路３Ｃ’は、デコードビット出力ＤＡＴ１と２、
ＤＡＴ３と４、ＤＡＴ２と３を夫々受ける３つの排他的
ＮＯＲ（ＥＸ−ＮＯＲ）ゲート群３０Ｃ’と、これらゲ
ートの出力を受けるＡＮＤゲート３１Ｃ’と、ＬＯＡＤ
信号とクロックＣＬＫを受けるＡＮＤゲート３２Ｃ’
と、ゲート３１Ｃ’の出力を端子Ｄに受けゲート３２
Ｃ’の出力を端子ＣＬＫに受けるフリップフロップ（Ｆ
／Ｆ）３３Ｃ’と、そしてこのＦ／ＦのＱ出力とクロッ
クＣＬＫを受けるように接続されたＡＮＤゲート３４
Ｃ’とを備えている。また、このゲート３４Ｃ’の出力
は、フリップフロップ３５Ｃ’,３６Ｃ’を夫々含む互
いに同じ回路部３７Ｃ’,３８Ｃ’に接続している。
力を発生するダミービット発生器３Ｃ’について説明す
る。回路３Ｃ’は、デコードビット出力ＤＡＴ１と２、
ＤＡＴ３と４、ＤＡＴ２と３を夫々受ける３つの排他的
ＮＯＲ（ＥＸ−ＮＯＲ）ゲート群３０Ｃ’と、これらゲ
ートの出力を受けるＡＮＤゲート３１Ｃ’と、ＬＯＡＤ
信号とクロックＣＬＫを受けるＡＮＤゲート３２Ｃ’
と、ゲート３１Ｃ’の出力を端子Ｄに受けゲート３２
Ｃ’の出力を端子ＣＬＫに受けるフリップフロップ（Ｆ
／Ｆ）３３Ｃ’と、そしてこのＦ／ＦのＱ出力とクロッ
クＣＬＫを受けるように接続されたＡＮＤゲート３４
Ｃ’とを備えている。また、このゲート３４Ｃ’の出力
は、フリップフロップ３５Ｃ’,３６Ｃ’を夫々含む互
いに同じ回路部３７Ｃ’,３８Ｃ’に接続している。
【００３９】ゲート群３０Ｃ’とＡＮＤゲート３１Ｃ’
とは、ｎ側ｐ側の各側の全ての重み付け要素が活性化さ
れるかあるいは不活性化されるとき（図１３又は図１５
の場合）と、その他のとき（例えば図１４の場合）を判
別するよう作用し、そしてゲート３１Ｃ’は、前者の場
合には論理“１”をそして後者の場合には論理“０”を
出力する。ゲート３２Ｃ’は、主期間の始め毎に、上記
ゲート３１Ｃ’の出力をＦ／Ｆ３３Ｃ’にセットする。
次にＡＮＤゲート３４Ｃ’は、上記前者の場合にクロッ
クＣＬＫを通過させ、上記後者の場合には通過を阻止す
る。後続のＦ／Ｆ３５Ｃ’は、ゲート３４Ｃ’からのク
ロックを受けたときにはこれに応答して“１”と“０”
とを交互にＱ端子に出力し、そしてこれがダミービット
出力ｎ５となり、またその反転したものがダミービット
出力ｎ６となる。クロックを受けないときには、“１”
又は“０”のいずれか一方が連続したものをｎ５，ｎ６
として出力する。また、回路部３８Ｃ’も回路部３７
Ｃ’と同様に、上記前者の場合、“１”と“０”とを交
互にＱ端子に出力して、ダミービット出力ｐ５とこれの
反転であるダミービット出力ｐ６となる。クロックを受
けないときには、“１”又は“０”のいずれか一方が連
続したものをｐ５，ｐ６として出力する。これによっ
て、上記のノイズ発生源の数を同じにするという目的を
実現することができる。
とは、ｎ側ｐ側の各側の全ての重み付け要素が活性化さ
れるかあるいは不活性化されるとき（図１３又は図１５
の場合）と、その他のとき（例えば図１４の場合）を判
別するよう作用し、そしてゲート３１Ｃ’は、前者の場
合には論理“１”をそして後者の場合には論理“０”を
出力する。ゲート３２Ｃ’は、主期間の始め毎に、上記
ゲート３１Ｃ’の出力をＦ／Ｆ３３Ｃ’にセットする。
次にＡＮＤゲート３４Ｃ’は、上記前者の場合にクロッ
クＣＬＫを通過させ、上記後者の場合には通過を阻止す
る。後続のＦ／Ｆ３５Ｃ’は、ゲート３４Ｃ’からのク
ロックを受けたときにはこれに応答して“１”と“０”
とを交互にＱ端子に出力し、そしてこれがダミービット
出力ｎ５となり、またその反転したものがダミービット
出力ｎ６となる。クロックを受けないときには、“１”
又は“０”のいずれか一方が連続したものをｎ５，ｎ６
として出力する。また、回路部３８Ｃ’も回路部３７
Ｃ’と同様に、上記前者の場合、“１”と“０”とを交
互にＱ端子に出力して、ダミービット出力ｐ５とこれの
反転であるダミービット出力ｐ６となる。クロックを受
けないときには、“１”又は“０”のいずれか一方が連
続したものをｐ５，ｐ６として出力する。これによっ
て、上記のノイズ発生源の数を同じにするという目的を
実現することができる。
【００４０】以上に説明したＤ／Ａ変換器Ｃについて
も、図８に示した回路構成で実験を行った結果、ダミー
回路がない場合に比べて、出力サイン波形の高調波ひず
み率は改善された。従って、変換器Ｃは、より一層改善
した直線姓及びノイズ特性を有している。
も、図８に示した回路構成で実験を行った結果、ダミー
回路がない場合に比べて、出力サイン波形の高調波ひず
み率は改善された。従って、変換器Ｃは、より一層改善
した直線姓及びノイズ特性を有している。
【００４１】次に、図１８を参照して、本発明の第３実
施例であるＤ／Ａ変換器Ｄについて説明する。この変換
器Ｄが、図２の変換器Ｂと異なっている点は、インバー
タ出力インピーダンス整合回路５Ｄ’を更に設けた点で
ある。その他の部分即ち、回路３Ｄ，４Ｄ，５Ｄは、変
換器Ｂの対応するものと同じであり、従って説明は省略
する。
施例であるＤ／Ａ変換器Ｄについて説明する。この変換
器Ｄが、図２の変換器Ｂと異なっている点は、インバー
タ出力インピーダンス整合回路５Ｄ’を更に設けた点で
ある。その他の部分即ち、回路３Ｄ，４Ｄ，５Ｄは、変
換器Ｂの対応するものと同じであり、従って説明は省略
する。
【００４２】インバータの出力インピーダンスを整合す
る回路５Ｄ’は、１対の４つのＣＭＯＳインバータの出
力と差動型加算器５Ｄの出力との間に接続されていて、
反転増幅器５０Ｄ’と、１対の４つの出力抵抗器Ｒｃ
“n"1〜4，Ｒｃ“p"1〜4とを備えている。これら出力抵
抗器は各々、抵抗器Ｒ“n"1〜4、Ｒ“p"1〜4とほぼ同等
の値を有している。出力抵抗器Ｒｃ“n"1〜4は、夫々、
４つのインバータＩ“n"1〜Ｉ“n"4の出力と反転増幅器
の出力との間に接続されており、そして出力抵抗器Ｒｃ
“p"1〜4は、夫々、４つのインバータＩ“p"1〜Ｉ“p"4
の出力と反転増幅器出力との間に接続されている。ＣＭ
ＯＳインバータの出力インピーダンスを含めて各重み付
け要素が等価であることが変換器のアナログ出力特性に
重要であるが、インバータの出力インピーダンスは、そ
のインバータの出力電圧の微小な変化で変わる。このた
め、差動型加算増幅器の反転入力側と非反転入力側と
で、インバータＩ“n"1〜Ｉ“n"4の総合的な出力インピ
ーダンスとインバータＩ“p"1〜Ｉ“p"4の総合的な出力
インピーダンスとが微妙に異なった値を取ることがあ
る。この微妙な出力インピーダンス差を取り除くため、
整合回路５Ｄ’は、加算器５Ｄの反転入力と非反転入力
の電圧を、反転増幅器５０Ｄ’の出力電圧に一致させ、
これにより、それら総合的出力インピーダンスを互いに
整合させる。
る回路５Ｄ’は、１対の４つのＣＭＯＳインバータの出
力と差動型加算器５Ｄの出力との間に接続されていて、
反転増幅器５０Ｄ’と、１対の４つの出力抵抗器Ｒｃ
“n"1〜4，Ｒｃ“p"1〜4とを備えている。これら出力抵
抗器は各々、抵抗器Ｒ“n"1〜4、Ｒ“p"1〜4とほぼ同等
の値を有している。出力抵抗器Ｒｃ“n"1〜4は、夫々、
４つのインバータＩ“n"1〜Ｉ“n"4の出力と反転増幅器
の出力との間に接続されており、そして出力抵抗器Ｒｃ
“p"1〜4は、夫々、４つのインバータＩ“p"1〜Ｉ“p"4
の出力と反転増幅器出力との間に接続されている。ＣＭ
ＯＳインバータの出力インピーダンスを含めて各重み付
け要素が等価であることが変換器のアナログ出力特性に
重要であるが、インバータの出力インピーダンスは、そ
のインバータの出力電圧の微小な変化で変わる。このた
め、差動型加算増幅器の反転入力側と非反転入力側と
で、インバータＩ“n"1〜Ｉ“n"4の総合的な出力インピ
ーダンスとインバータＩ“p"1〜Ｉ“p"4の総合的な出力
インピーダンスとが微妙に異なった値を取ることがあ
る。この微妙な出力インピーダンス差を取り除くため、
整合回路５Ｄ’は、加算器５Ｄの反転入力と非反転入力
の電圧を、反転増幅器５０Ｄ’の出力電圧に一致させ、
これにより、それら総合的出力インピーダンスを互いに
整合させる。
【００４３】このＤ／Ａ変換器Ｄについても、図８に示
す回路構成で実験を行った結果、インバータ出力インピ
ーダンス整合回路を用いた場合には、用いない場合に比
較して、出力サイン波形の高調波ひずみ率は改善され
た。
す回路構成で実験を行った結果、インバータ出力インピ
ーダンス整合回路を用いた場合には、用いない場合に比
較して、出力サイン波形の高調波ひずみ率は改善され
た。
【００４４】次に、図１９に、本発明の第４の実施例で
あるＤ／Ａ変換器Ｅを示す。この変換器Ｅが、図２の変
換器Ｂと異なっている点は、ダミービット発生器３Ｅ’
とダミー回路４Ｅ’と、インバータ出力インピーダンス
整合回路５Ｅ’を更に設けた点である。その他の部分即
ち、回路３Ｅ，４Ｅ，５Ｅは、変換器Ｂの対応するもの
と同じである。また、ダミービット発生器３Ｅ’とダミ
ー回路４Ｅ’は、図１２の変換器Ｃで設けたもの３
Ｃ’，４Ｃ’と同じであり、更に、整合回路５Ｅ’も、
図１８の変換器Ｄで設けたインバータ出力インピーダン
ス整合回路５Ｄ’と等価のものである。この図１９のＤ
／Ａ変換器Ｅについても、図８に示す回路構成で実験を
行った結果、変換器Ｃ及びＤと同様、出力サイン波形の
高調波ひずみ率は改善された。
あるＤ／Ａ変換器Ｅを示す。この変換器Ｅが、図２の変
換器Ｂと異なっている点は、ダミービット発生器３Ｅ’
とダミー回路４Ｅ’と、インバータ出力インピーダンス
整合回路５Ｅ’を更に設けた点である。その他の部分即
ち、回路３Ｅ，４Ｅ，５Ｅは、変換器Ｂの対応するもの
と同じである。また、ダミービット発生器３Ｅ’とダミ
ー回路４Ｅ’は、図１２の変換器Ｃで設けたもの３
Ｃ’，４Ｃ’と同じであり、更に、整合回路５Ｅ’も、
図１８の変換器Ｄで設けたインバータ出力インピーダン
ス整合回路５Ｄ’と等価のものである。この図１９のＤ
／Ａ変換器Ｅについても、図８に示す回路構成で実験を
行った結果、変換器Ｃ及びＤと同様、出力サイン波形の
高調波ひずみ率は改善された。
【００４５】次に、以上に述べた実施例に対する変更例
について述べる。
について述べる。
【００４６】図２０を参照して、第１〜第４の実施例に
対する第１の変更例について説明する。上記実施例の説
明では、ローテーション数ｂを１として説明したが、そ
の数を２以上に変更することができる。隣接する主期間
の間で入力デジタル信号が変化する場合、アナログ出力
の変化の線形性は、特にある主期間の最後の従期間に活
性化する重み付け要素と次の主期間の最初に活性化する
重み付け要素との間での要素等価性に強く依存する。従
って、ｂの値をなるべく大きくして従期間の間隔を短く
することにより、隣接する主期間の間で要素等価性の影
響を相対的に減少させることができる。このことによ
り、アナログ性能の向上に効果を発揮する。
対する第１の変更例について説明する。上記実施例の説
明では、ローテーション数ｂを１として説明したが、そ
の数を２以上に変更することができる。隣接する主期間
の間で入力デジタル信号が変化する場合、アナログ出力
の変化の線形性は、特にある主期間の最後の従期間に活
性化する重み付け要素と次の主期間の最初に活性化する
重み付け要素との間での要素等価性に強く依存する。従
って、ｂの値をなるべく大きくして従期間の間隔を短く
することにより、隣接する主期間の間で要素等価性の影
響を相対的に減少させることができる。このことによ
り、アナログ性能の向上に効果を発揮する。
【００４７】図２０は、上記変更例の１例を示すもので
あり、第１の実施例である変換器Ｂについて、ｂ＝２と
したときのそのローテーションビット出力ｎ１〜ｎ４，
ｐ１〜ｐ４の表を示す。この場合、Ｍ＝４は変わらない
ため、従期間数ｋは、８、即ちＴsub１〜Ｔsub８となっ
ている。これに応じて、クロックＣＬＫは、２倍の速度
にする必要がある。図示のように、反転側の出力ｎ１〜
ｎ４，非反転側の出力ｐ１〜ｐ４は共に、従期間Ｔsub
１〜Ｔsub４の間のものを従期間Ｔsub５〜Ｔsub８の間
に繰り返したもので成っている。この変更を施した変換
器Ｂについて、図８の実験回路を使って同様の実験を行
った結果、ＣＭＯＳインバータ／抵抗器直列結合回路の
相互の間の相対誤差の最大値に対して、ｂ＝１のときよ
りも更にノイズ特性に改善がみられた。この図２０に示
したのと同様の変更が、変換器Ｃ，Ｄ，Ｅにおいて可能
である。
あり、第１の実施例である変換器Ｂについて、ｂ＝２と
したときのそのローテーションビット出力ｎ１〜ｎ４，
ｐ１〜ｐ４の表を示す。この場合、Ｍ＝４は変わらない
ため、従期間数ｋは、８、即ちＴsub１〜Ｔsub８となっ
ている。これに応じて、クロックＣＬＫは、２倍の速度
にする必要がある。図示のように、反転側の出力ｎ１〜
ｎ４，非反転側の出力ｐ１〜ｐ４は共に、従期間Ｔsub
１〜Ｔsub４の間のものを従期間Ｔsub５〜Ｔsub８の間
に繰り返したもので成っている。この変更を施した変換
器Ｂについて、図８の実験回路を使って同様の実験を行
った結果、ＣＭＯＳインバータ／抵抗器直列結合回路の
相互の間の相対誤差の最大値に対して、ｂ＝１のときよ
りも更にノイズ特性に改善がみられた。この図２０に示
したのと同様の変更が、変換器Ｃ，Ｄ，Ｅにおいて可能
である。
【００４８】次に、図２１を参照して、上記第１及び第
２実施例に対する変更例について説明する。第１及び第
２の２つの実施例は、差動型のものであるが、これら
は、非差動型に変更することができる。図２１は、第１
実施例である変換器Ｂを非差動型に変更したＤ／Ａ変換
器Ｆを示している。図から明らかなように、ビットロー
テーション回路３Ｆ，重み付け回路部４Ｆは、非反転
（ｐ）側の回路を除いてあり、そして重み付け回路の出
力は、加算器５Ｆの反転側にのみ接続されている。この
構成の変換器においても、本発明のビットローテーショ
ン法による平均化の効果を十分に得ることができる。図
示しないが、第２の実施例である変換器Ｃについても、
上記と同様に、非反転側の回路を除くことにより非差動
型にすることができる。
２実施例に対する変更例について説明する。第１及び第
２の２つの実施例は、差動型のものであるが、これら
は、非差動型に変更することができる。図２１は、第１
実施例である変換器Ｂを非差動型に変更したＤ／Ａ変換
器Ｆを示している。図から明らかなように、ビットロー
テーション回路３Ｆ，重み付け回路部４Ｆは、非反転
（ｐ）側の回路を除いてあり、そして重み付け回路の出
力は、加算器５Ｆの反転側にのみ接続されている。この
構成の変換器においても、本発明のビットローテーショ
ン法による平均化の効果を十分に得ることができる。図
示しないが、第２の実施例である変換器Ｃについても、
上記と同様に、非反転側の回路を除くことにより非差動
型にすることができる。
【００４９】最後に、ビットローテーションの変更例に
ついて説明する。上記実施例においては、ビットローテ
ーションは、例えば図６に示したように、ビット“１”
又は“０”がｎ４（又はｐ４）からｎ１（又はｐ１）へ
そしてまたｎ４（又はｐ４）へという方向に１づつシフ
トしている。しかし、そのシフトする方向もしくは量
は、例えば、従期間Ｔsub１とＴsub３のローテーション
ビット出力を交換することにより、変更することができ
る。重要なことは、複数の重み付け要素の各々を、主期
間の間に等しい回数（ゼロを含む）活性化することであ
る。この条件を満たす限り、ビットローテーションのパ
ターンを任意に変更できる。また、ローテーションを２
以上行う場合にも、１回目のビットローテーションのパ
ターンと後続のビットローテーションのパターンとを異
なったものとすることができる。
ついて説明する。上記実施例においては、ビットローテ
ーションは、例えば図６に示したように、ビット“１”
又は“０”がｎ４（又はｐ４）からｎ１（又はｐ１）へ
そしてまたｎ４（又はｐ４）へという方向に１づつシフ
トしている。しかし、そのシフトする方向もしくは量
は、例えば、従期間Ｔsub１とＴsub３のローテーション
ビット出力を交換することにより、変更することができ
る。重要なことは、複数の重み付け要素の各々を、主期
間の間に等しい回数（ゼロを含む）活性化することであ
る。この条件を満たす限り、ビットローテーションのパ
ターンを任意に変更できる。また、ローテーションを２
以上行う場合にも、１回目のビットローテーションのパ
ターンと後続のビットローテーションのパターンとを異
なったものとすることができる。
【００５０】
【発明の効果】以上に述べた本発明によれば、デジタル
−アナログ変換器の変換器特性、即ちアナログ出力の直
線性及びノイズ特性をより一層向上させることができ
る。また、変換器特性を決定する最も重要な性能因子で
ある、個々の重み付け要素デバイス間の同一性又は等価
性を、各デバイスの動作原理的な問題点あるいは作製技
術の限界あるいはコスト上の制限（例えば、集積回路の
場合、抵抗器のバラツキをトリムするコストや、相対精
度を確保するために素子を大きく形成するためのチップ
面積コスト）から十分保つことが困難な場合において
も、変換器特性を改善することができる。これにより、
デジタル−アナログ変換器の製作においてよく用いられ
る、費用のかかるトリミング技術を使わずとも、所要の
変換器特性を実現することが可能となる。
−アナログ変換器の変換器特性、即ちアナログ出力の直
線性及びノイズ特性をより一層向上させることができ
る。また、変換器特性を決定する最も重要な性能因子で
ある、個々の重み付け要素デバイス間の同一性又は等価
性を、各デバイスの動作原理的な問題点あるいは作製技
術の限界あるいはコスト上の制限（例えば、集積回路の
場合、抵抗器のバラツキをトリムするコストや、相対精
度を確保するために素子を大きく形成するためのチップ
面積コスト）から十分保つことが困難な場合において
も、変換器特性を改善することができる。これにより、
デジタル−アナログ変換器の製作においてよく用いられ
る、費用のかかるトリミング技術を使わずとも、所要の
変換器特性を実現することが可能となる。
【図１】本発明による基本構成のデジタル−アナログ
（Ｄ／Ａ）変換器Ａを示すブロック図。
（Ｄ／Ａ）変換器Ａを示すブロック図。
【図２】図１の基本構成をより具体化した第１実施例の
Ｄ／Ａ変換器Ｂを示す回路図。
Ｄ／Ａ変換器Ｂを示す回路図。
【図３】図２の変換器が含むビットローテーション回路
が発生するローテーションビット出力の波形を示す図。
が発生するローテーションビット出力の波形を示す図。
【図４】図２の変換器が含むビットローテーション回路
の詳細を示す回路図。
の詳細を示す回路図。
【図５】図４のビットローテーション回路が、重み付け
要素数Ｍ＝４、ローテーション数ｂ＝１、デジタル入力
信号Ｓ＝（０００）、その１０進数値Ａ＝０の場合に、
発生するローテーションビット出力のパターンを示す図
表。
要素数Ｍ＝４、ローテーション数ｂ＝１、デジタル入力
信号Ｓ＝（０００）、その１０進数値Ａ＝０の場合に、
発生するローテーションビット出力のパターンを示す図
表。
【図６】Ｍ＝４、ｂ＝１、Ｓ＝（０１０）、Ａ＝２の場
合の、図５と同様の図表。
合の、図５と同様の図表。
【図７】Ｍ＝４、ｂ＝１、Ｓ＝（１００）、Ａ＝４の場
合の、図５と同様の図表。
合の、図５と同様の図表。
【図８】本発明によるデジタル−アナログ変換器と、Σ
△変調回路を含むデジタル−アナログ変換システムのブ
ロック図。
△変調回路を含むデジタル−アナログ変換システムのブ
ロック図。
【図９】図２の本発明によるＤ／Ａ変換器のデジタル入
力信号とアナログ出力との関係を、従来のものと比較し
て示すグラフ。
力信号とアナログ出力との関係を、従来のものと比較し
て示すグラフ。
【図１０】図９の本発明の特性を算出するのに使った、
データの図表。
データの図表。
【図１１】図９の従来例の特性を算出するのに使った、
データの図表。
データの図表。
【図１２】図１の基本構成をより具体化した第２実施例
のＤ／Ａ変換器Ｃを示す回路図。
のＤ／Ａ変換器Ｃを示す回路図。
【図１３】図１２のビットローテーション回路が、重み
付け要素数Ｍ＝４、ローテーション数ｂ＝１、デジタル
入力信号Ｓ＝（０００）、その１０進数値Ａ＝０の場合
に、発生するローテーションビット出力のパターンを示
す図表。
付け要素数Ｍ＝４、ローテーション数ｂ＝１、デジタル
入力信号Ｓ＝（０００）、その１０進数値Ａ＝０の場合
に、発生するローテーションビット出力のパターンを示
す図表。
【図１４】Ｍ＝４、ｂ＝１、Ｓ＝（０１０）、Ａ＝２の
場合の、図１３と同様の図表。
場合の、図１３と同様の図表。
【図１５】Ｍ＝４、ｂ＝１、Ｓ＝（１００）、Ａ＝４の
場合の、図１３と同様の図表。
場合の、図１３と同様の図表。
【図１６】図１２の変換器が含むビットローテーション
回路が発生するローテーションビット出力の波形を示す
図。
回路が発生するローテーションビット出力の波形を示す
図。
【図１７】図１２の変換器が含むダミービット発生器の
詳細を示す回路図。
詳細を示す回路図。
【図１８】図１の基本構成をより具体化した第３実施例
のＤ／Ａ変換器Ｄを示す回路図。
のＤ／Ａ変換器Ｄを示す回路図。
【図１９】図１の基本構成をより具体化した第４実施例
のＤ／Ａ変換器Ｅを示す回路図。
のＤ／Ａ変換器Ｅを示す回路図。
【図２０】本発明の第１〜第４実施例に対する変更例を
示すため、第１実施例においてｂ＝２したときのローテ
ーションビット出力のパターンを示す図表。
示すため、第１実施例においてｂ＝２したときのローテ
ーションビット出力のパターンを示す図表。
【図２１】本発明の第１、第２実施例に対する変更例を
示すため、第１実施例において差動型構成を非差動型構
成にしたときのＤ／Ａ変換器Ｆを示す回路図。
示すため、第１実施例において差動型構成を非差動型構
成にしたときのＤ／Ａ変換器Ｆを示す回路図。
１：デジタル入力端子
２：デコード部
３：ローテーション部
３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ：ビットローテーション
回路 ３Ｃ’，３Ｅ’：ダミービット発生器 ４：重み付け部 ４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ：重み付け回路部 ４Ｃ’，４Ｅ’：ダミー回路 ５：組合せ部 ５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ，５Ｆ：加算器 ５Ｄ’，５Ｅ’：インバータ出力インピーダンス整合回
路 ６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ：アナログ出力端
子 ４０Ｃ：電源線 ４１Ｃ：接地線
回路 ３Ｃ’，３Ｅ’：ダミービット発生器 ４：重み付け部 ４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ：重み付け回路部 ４Ｃ’，４Ｅ’：ダミー回路 ５：組合せ部 ５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ，５Ｆ：加算器 ５Ｄ’，５Ｅ’：インバータ出力インピーダンス整合回
路 ６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ：アナログ出力端
子 ４０Ｃ：電源線 ４１Ｃ：接地線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 室田 敏夫
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(72)発明者 在原 栄一
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(72)発明者 濱崎 利彦
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(72)発明者 松迫 恭二
神奈川県厚木市長谷字仲町422−１ 日
本バー・ブラウン株式会社 厚木テクニ
カルセンター内
(56)参考文献 特開 昭58−48525（ＪＰ，Ａ)
特開 平６−77831（ＪＰ，Ａ)
特開 平４−152715（ＪＰ，Ａ)
特開 昭62−296626（ＪＰ，Ａ)
特開 平４−152715（ＪＰ，Ａ)
特開 平１−192223（ＪＰ，Ａ)
特開 平１−204527（ＪＰ，Ａ)
特開 平５−335963（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (18)
- 【請求項１】 複数の従期間に分割された主期間毎に、
デジタル入力信号をこれに対応するアナログ出力信号に
変換するデジタル−アナログ変換器であって、 イ） 前記デジタル入力信号を受けるための入力端子
と、 ロ） 前記アナログ出力信号を発生するための出力端子
と、 ハ） 複数の重み付け要素を含んでおり、各重み付け要
素は、受け取る重み付け要素制御信号により活性化ある
いは不活性化されて重み付け出力を発生するようになっ
た、重み付け手段と、 ニ） 該重み付け手段の前記複数の重み付け要素からの
複数の前記重み付け出力を受けるようになっており、前
記複数の重み付け出力を組合せて前記アナログ出力信号
を前記出力端子に供給する組合せ手段と、 ホ） 前記入力端子に受けた前記デジタル入力信号をデ
コードして複数のデコード信号を発生するデコード手段
であって、前記複数のデコード信号は、前記アナログ出
力信号を形成するために必要な前記複数の重み付け要素
の内の活性化する重み付け要素の数と不活性化する重み
付け要素の数の組合せを定める複数のデコード信号を発
生するデコード手段と、 ヘ） 前記複数のデコード信号を受けるように接続され
ており、前記複数のデコード信号から、前記複数の重み
付け要素をそれぞれ活性化あるいは不活性化する複数の
重み付け要素制御信号を発生するローテーション手段で
あって、前記複数の重み付け要素制御信号は、所与の前
記主期間を成す前記複数の従期間の各々において活性化
する重み付け要素の数が同一となり、かつ、該所与の主
期間の間に前記複数の重み付け要素の各々の活性化する
回数が同一となるようにする、前記のローテーション手
段と、を備えたデジタル−アナログ変換器。 - 【請求項２】請求項１に記載のデジタル−アナログ変換
器であって、 前記複数の重み付け要素は、活性化されたときには互い
に実質上等しい量の重み付けを行い、不活性化されたと
きには零の重み付けを行うように設計したものであり、 前記複数の重み付け要素の数Ｍは、前記デジタル入力信
号で表す最大の１０進数の値Ａに等しく、 前記主期間を成す前記複数の従期間の数は、ｂを正の整
数としたとき、ｂ×Ｍ個に等しいこと、を特徴とするデ
ジタル−アナログ変換器。 - 【請求項３】請求項２記載のデジタル−アナログ変換器
であって、 前記ｂが２以上の場合には、前記ローテーション手段
は、前記主期間を成すｂ×Ｍ個の従期間において、その
最初のＭ個の従期間中に発生する前記複数の重み付け要
素制御信号を、後続のＭ個の従期間中繰り返し発生する
こと、を特徴とするデジタル−アナログ変換器。 - 【請求項４】請求項１から３のいずれかに記載のデジタ
ル−アナログ変換器であって、 前記重み付け手段の前記複数の重み付け要素は、互いに
共通の電源に接続されており、また、 前記デジタル−アナログ変換器は、前記デコード手段か
らの前記デコード信号を受けるように接続されたダミー
手段を更に含み、 該ダミー手段は、 イ） 前記共通の電源に接続された複数のダミー重み付
け要素と、 ロ） 前記デコード信号を受けるように接続されてお
り、これに応答して前記複数のダミー重み付け要素を活
性化あるいは不活性化するダミー重み付け要素制御信号
を発生するダミー制御信号発生手段であって、これによ
り、デジタル−アナログ変換動作の全期間に渡って、前
記重み付け手段の前記複数の重み付け要素の活性化され
る数と前記複数のダミー重み付け要素の活性化される数
との合計が所定の一定値となるようにする、前記のダミ
ー制御信号発生手段と、を備えたこと、を特徴とするデ
ジタル−アナログ変換器。 - 【請求項５】請求項１から４のいずれかに記載のデジタ
ル−アナログ変換器であって、 各前記重み付け要素は、前記重み付け要素制御信号を受
けるＣＭＯＳインバータと該インバータの出力に接続さ
れた一端を有する抵抗器とを含んでいて、該抵抗器の他
端は、前記重み付け出力を発生するようになっているこ
と、を特徴とするデジタル−アナログ変換器。 - 【請求項６】請求項４記載のデジタル−アナログ変換器
であって、 各前記ダミー重み付け要素は、前記ダミー重み付け要素
制御信号を受けるＣＭＯＳインバータと該インバータの
出力に接続された一端を有する抵抗器とを含んでいて、
該抵抗器の他端は開放となっていること、を特徴とする
デジタル−アナログ変換器。 - 【請求項７】請求項４記載のデジタル−アナログ変換器
であって、 各前記ダミー重み付け要素は、前記ダミー重み付け要素
制御信号を受けるＣＭＯＳインバータを含んでいて、該
インバータの出力は開放となっていること、を特徴とす
るデジタル−アナログ変換器。 - 【請求項８】複数の従期間に分割された主期間毎に、デ
ジタル入力信号をこれに対応するアナログ出力信号に変
換するデジタル−アナログ変換器であって、 イ） 前記デジタル入力信号を受けるための入力端子
と、 ロ） 前記アナログ出力信号を発生するための出力端子
と、 ハ） 複数の第１の数の重み付け要素から成る第１組の
重み付け要素と、複数の第２の数の重み付け要素から成
る第２組の重み付け要素と、を含んた重み付け手段であ
って、各前記重み付け要素は、受け取る重み付け要素制
御信号により活性化あるいは不活性化されて重み付け出
力を発生するようになった、重み付け手段と、 ニ） 該重み付け手段の前記第１組の重み付け要素から
の第１組の前記重み付け出力を受ける第１の入力と、前
記第２組の重み付け要素からの第２組の前記重み付け出
力とを受ける第２の入力と、を有しており、前記第１組
の重み付け出力と前記第２組の重み付け出力とを差動的
に組合せて前記アナログ出力信号を前記出力端子に供給
する組合せ手段と、 ホ） 前記入力端子に受けた前記デジタル入力信号をデ
コードして複数のデコード信号を発生するデコード手段
であって、前記複数のデコード信号は、前記アナログ出
力信号を形成するために必要な、前記複数の重み付け要
素の内の活性化する重み付け要素の数と、不活性化する
重み付け要素の数と、の組合せを定める複数のデコード
信号を発生するデコード手段と、 ヘ） 前記複数のデコード信号を受けるように接続され
ており、前記複数のデコード信号から、前記第１組の重
み付け要素をそれぞれ活性化あるいは不活性化する第１
組の複数の重み付け要素制御信号と、前記第２組の重み
付け要素をそれぞれ活性化あるいは不活性化する第２組
の複数の重み付け要素制御信号と、を発生するローテー
ション手段であって、前記第１組と第２組の各々の組の
重み付け要素制御信号は、所与の前記主期間を成す前記
複数の従期間の各々において関係する組の重み付け要素
の内の活性化する重み付け要素の数が同一となり、かつ
該所与の主期間の間に関係する組の複数の重み付け要素
の各々の活性化する回数が同一となるようにする、前記
のローテーション手段と、を備えたデジタル−アナログ
変換器。 - 【請求項９】請求項８に記載のデジタル−アナログ変換
器であって、 前記第１組及び第２組の重み付け要素は、活性化された
ときには互いに実質上等しい量の重み付けを行い、不活
性化されたときには零の重み付けを行うように設計した
ものであり、 前記第１組及び第２組の各々の組の複数の重み付け要素
の数Ｍは、前記デジタル入力信号で表す最大の１０進数
の値Ａに等しく、 前記主期間を成す前記複数の従期間の数は、ｂを正の整
数としたとき、ｂ×Ｍ個に等しいこと、を特徴とするデ
ジタル−アナログ変換器。 - 【請求項１０】請求項９記載のデジタル−アナログ変換
器であって、 前記ｂが２以上の場合には、前記ローテーション手段
は、前記主期間を成すｂ×Ｍ個の従期間において、その
最初のＭ個の従期間中に発生する前記第１組の重み付け
要素制御信号を、後続のＭ個の従期間中繰り返し発生
し、かつその最初のＭ個の従期間中に発生する前記第２
組の重み付け要素制御信号を、後続のＭ個の従期間中繰
り返し発生すること、を特徴とするデジタル−アナログ
変換器。 - 【請求項１１】請求項８から１０のいずれかに記載のデ
ジタル−アナログ変換器であって、 前記重み付け手段の前記第１組及び第２組の重み付け要
素は、互いに共通の電源に接続されており、また、 前記デジタル−アナログ変換器は、前記デコード手段か
らの前記デコード信号を受けるように接続されたダミー
手段を更に含み、 該ダミー手段は、 イ） 前記共通の電源に接続された複数のダミー重み付
け要素から成る第１組のダミー重み付け要素と、前記共
通の電源に接続された複数のダミー重み付け要素から成
る第２組のダミー重み付け要素と、 ロ） 前記デコード信号を受けるように接続されてお
り、これに応答して、前記第１組のダミー重み付け要素
を活性化あるいは不活性化する第１組のダミー重み付け
要素制御信号と、前記第２組のダミー重み付け要素を活
性化あるいは不活性化する第２組のダミー重み付け要素
制御信号と、を発生するダミー制御信号発生手段であっ
て、これにより、デジタル−アナログ変換動作の全期間
に渡って、前記重み付け手段の前記第１組の重み付け要
素の活性化される数と前記第１組のダミー重み付け要素
の活性化される数との合計が所定の一定値となるように
し、かつ前記重み付け手段の前記第２組の重み付け要素
の活性化される数と前記第２組のダミー重み付け要素の
活性化される数との合計が所定の一定値となるようにす
る、前記のダミー制御信号発生手段と、を備えたこと、
を特徴とするデジタル−アナログ変換器。 - 【請求項１２】請求項８から１１のいずれかに記載のデ
ジタル−アナログ変換器であって、 各前記重み付け要素は、前記重み付け要素制御信号を受
けるＣＭＯＳインバータと該インバータの出力に接続さ
れた一端を有する抵抗器とを含んでいて、該抵抗器の他
端は、前記重み付け出力を発生するようになっているこ
と、を特徴とするデジタル−アナログ変換器。 - 【請求項１３】請求項１１記載のデジタル−アナログ変
換器であって、 各前記ダミー重み付け要素は、前記ダミー重み付け要素
制御信号を受けるＣＭＯＳインバータと該インバータの
出力に接続された一端を有する抵抗器とを含んでいて、
該抵抗器の他端は開放となっていること、を特徴とする
デジタル−アナログ変換器。 - 【請求項１４】請求項１１記載のデジタル−アナログ変
換器であって、 各前記ダミー重み付け要素は、前記ダミー重み付け要素
制御信号を受けるＣＭＯＳインバータを含んでいて、該
インバータの出力は開放となっていること、を特徴とす
るデジタル−アナログ変換器。 - 【請求項１５】請求項１２から１４のいずれかに記載の
デジタル−アナログ変換器であって、 前記組合せ手段は、前記第１の入力を成す反転入力と、
前記第２の入力を成す非反転入力と、前記出力端子に接
続された出力１１を備えた演算増幅器であり、前記デジ
タル−アナログ変換器は、前記出力端子と前記重み付け
手段の前記第１組と第２組の重み付け要素に含まれた前
記ＣＭＯＳインバータの各出力との間に接続された出力
インピーダンス整合回路を含み、 該出力インピーダンス整合回路は、前記第１組の重み付
け要素を成す複数のＣＭＯＳインバータの出力インピー
ダンスと、前記第２組の重み付け要素を成す複数のＣＭ
ＯＳインバータの出力インピーダンスとを整合させるこ
と、を特徴とするデジタル−アナログ変換器。 - 【請求項１６】請求項１又は８に記載のデジタル−アナ
ログ変換器であって、 各前記重み付け要素は、電圧源タイプであること、を特
徴とするデジタル−アナログ変換器。 - 【請求項１７】請求項１６記載のデジタル−アナログ変
換器であって、 前記電圧源タイプの重み付け要素は、ＣＭＯＳインバー
タを含むこと、を特徴とするデジタル−アナログ変換
器。 - 【請求項１８】請求項１又は８に記載のデジタル−アナ
ログ変換器であって、 各前記重み付け要素は、電流源タイプであること、を特
徴とするデジタル−アナログ変換器。
Priority Applications (2)
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|---|---|---|---|
| JP19256894A JP3469326B2 (ja) | 1994-08-16 | 1994-08-16 | デジタル−アナログ変換器 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19256894A JP3469326B2 (ja) | 1994-08-16 | 1994-08-16 | デジタル−アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879075A JPH0879075A (ja) | 1996-03-22 |
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Family
ID=16293453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19256894A Expired - Fee Related JP3469326B2 (ja) | 1994-08-16 | 1994-08-16 | デジタル−アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5856799A (ja) |
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| US6614377B1 (en) | 2002-02-08 | 2003-09-02 | Analog Devices, Inc. | Data-directed scrambler for noise-shaping mixed-signal converters with an arbitrary number of quantization levels |
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| JP2006324745A (ja) * | 2005-05-17 | 2006-11-30 | Oki Electric Ind Co Ltd | テスト回路及びテスト方法 |
| WO2007135928A1 (ja) | 2006-05-21 | 2007-11-29 | Trigence Semiconductor, Inc. | デジタルアナログ変換装置 |
| US8094052B2 (en) * | 2007-05-03 | 2012-01-10 | Qualcomm, Incorporated | Circuit and method for dynamically selecting circuit elements |
| JP2008125124A (ja) * | 2008-02-01 | 2008-05-29 | Ricoh Co Ltd | 信号伝送装置 |
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| JP5552620B2 (ja) | 2008-06-16 | 2014-07-16 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | デジタルスピーカー駆動装置と集中制御装置とを搭載した自動車 |
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