JP3771006B2 - Ｄ／ａコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ディジタル信号に基づく複数の電流源のオン・オフの切り替えにより、ディジタル信号をアナログ信号に変換するＤ／Ａコンバータ（ＤＡＣ）に関する。
【０００２】
【従来の技術】
現在、音声帯域のデータ変換方式として、オーバーサンプリング△Σ変換方式が広く用いられている。図３０はオーバーサンプリング△Σ変換方式を用いたＡ／Ｄコンバータの構成を示すブロック図である。同図に示すように、アナログ入力信号ＡＩをアンチエリアシングフィルタ１１に与える。アンチエリアシングフィルタ１１はアナログ入力信号ＡＩの高周波成分を除去してΔΣモジュレータ１２に与える。
【０００３】
ΔΣモジュレータ１２はアナログ入力信号ＡＩを標本化周波数ｆSより大きな周波数（ｎ（≧２）・ｆS）でオーバーサンプリングしながらノイズシェーピングして得られるΔΣ変調済みディジタル信号をデシメーションフィルタ１３に与える。デシメーションフィルタ１３はΔΣモジュレータ１２より得たディジタル信号のうちｎ個に１個の割合で抜き取って得られる信号をディジタル出力信号ＤＯとして出力する。
【０００４】
ΔΣモジュレータ１２は減算器１４、積分器１５、量子化器１６及び内部ＤＡＣ１７から構成され、積分器１５は減算器１４の出力である差分アナログ信号を積分し、量子化器１６は積分器１５の出力を量子化してディジタル信号（ノイズ成分を含む）としてデシメーションフィルタ１３に出力するとともに、内部ＤＡＣ１７に出力する。内部ＤＡＣ１７はディジタル信号をＤ／Ａ変換して、減算器１４に減算用のアナログ信号としてフィードバックする。なお、積分器１５は１／（ｎ・ｆS）期間の積分処理を行い、１オーバーサンプリング時間の遅延処理を機能を備える。
【０００５】
そして、減算器１４はアンチエリアシングフィルタ１１から得たアナログ入力信号ＡＩから内部ＤＡＣ１７より得た減算用のアナログ信号（アナログＡＩの１オーバーサンプリング遅延信号に相当）を差し引いて差分アナログ信号を積分器１５に出力する。その結果、減算器１４、積分器１５、量子化器１６及び内部ＤＡＣ１７によって形成されるノイズシェーピングループによってアナログ入力信号ＡＩに生じるノイズ成分が除去されて精度の高いディジタル信号をデシメーションフィルタ１３に与えることができる。
【０００６】
図３１はオーバーサンプリング△Σ変換方式のＤ／Ａコンバータの構成を示すブロック図である。同図に示すように、補間フィルタ２１はディジタル入力信号ＤＩより得られる原データに基づき演算によって補間データを求め、原データに補間データを挿入することにより、周波数ｎ・ｆSでオーバーサンプリングしたディジタル信号をΔΣモジュレータ２２に出力する。
【０００７】
ΔΣモジュレータ２２はオーバーサンプリングしたディジタル信号をノイズシェーピングして内部ＤＡＣ２３に与える。内部ＤＡＣ２３はΔΣモジュレータ２２より得たΔΣ変調済みディジタル信号をＤ／Ａ変換してアナログ信号をローパスフィルタ２４に出力する。ローパスフィルタ２４は内部ＤＡＣ２３より得たアナログ信号の高周波成分を除去してアナログ出力信号ＡＯを出力する。
【０００８】
ΔΣモジュレータ２２は減算器２５、積分器２６及び量子化器２７から構成され、積分器２６は減算器２５の出力である差分ディジタル信号を積分し、量子化器２７は積分器２６の出力を量子化してΔΣ変調済みディジタル信号（ノイズ成分を含む）として内部ＤＡＣ２３に出力するとともに、減算器２４に減算用ディジタル信号としてフィードバックする。なお、積分器２６は１／（ｎ・ｆS）期間の積分処理を行い、１オーバーサンプリング時間の遅延処理を機能を備える。
【０００９】
そして、減算器２５は、補間フィルタ２１から得たディジタル信号から量子化器２７より得た減算用のディジタル信号（補間フィルタ２１から得たディジタル信号の１オーバーサンプリング遅延信号に相当）を差し引いて得られる差分ディジタル信号を積分器２６に出力することになる。その結果、減算器２５、積分器２６及び量子化器２７によって形成されるノイズシェーピングループによって、ディジタル信号に生じるノイズ成分が除去されて精度の高いディジタル信号を内部ＤＡＣ２３に出力することができる。
【００１０】
上述したように、オーバーサンプリング△Σ変換方式ではＡ／Ｄコンバータ及びＤ／Ａコンバータ共に内部ＤＡＣを必要とする。この内部ＤＡＣは、Ａ／Ｄコンバータ内ではノイズシェーピングループのフィードバック信号処理回路として、またＤ／Ａコンバータ内ではノイズシェーピングされたディジタル信号をアナログ信号に変換する回路として用いられている。この内部ＤＡＣには、従来１ビットのＤＡＣが用いられてきた。１ビットＤＡＣを用いると、構成が簡単である上に、ＤＡＣのディジタル入力に対するアナログ出力の直線性が保証されるためである。しかしその反面、量子化ノイズが大きく、系の安定性に問題があった。そこで近年、内部ＤＡＣに多ビットＤＡＣが導入されてきている。しかし、多ビットＤＡＣでは、各構成要素のマッチングを取ることが困難であり、１ビットＤＡＣでは保証されていた上記直線性が得られなくなる。
【００１１】
図３２は従来の３ビットＤ／Ａコンバータの内部構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ７のそれぞれの他端がスイッチＳ１〜Ｓ７の一端に接続される。そして、スイッチＳ１〜Ｓ７の他端が共通に出力部であるノードＮ１に接続される。図３２に示すように、３ビットＤ／Ａコンバータには、（２3−１）の電流源が必要となる。なお、各電流源ＩＳ１〜ＩＳ７が供給する電流Ｉ１〜Ｉ７の電流量は同一のＩＥになるように設定される。
【００１２】
スイッチ制御回路１０は、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ７に出力し、スイッチＳ１〜Ｓ７のうちディジタル信号ＤＩＧに応じた個数のスイッチをスイッチＳ１から昇順にオン状態にし、他のスイッチをオフ状態とする。
【００１３】
例えば、ディジタル信号ＤＩＧが“０１１”（３）の場合、図３３に示すように、スイッチ制御回路１０はスイッチＳ１〜Ｓ３をオン状態、スイッチＳ４〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。例えば、ディジタル信号ＤＩＧが“０１０”（２）の場合、図３４に示すように、スイッチ制御回路１０はスイッチＳ１，Ｓ２をオン状態、スイッチＳ３〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。
【００１４】
そして、ノードＮ１より得られる電流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換してアナログ信号である出力電圧Ｖoutを出力する。したがって、図３３の例では出力電流Ｉout＝３・ＩＥとなり、図３４の例では出力電流Ｉout＝２・ＩＥとなる。
【００１５】
このように、電流源を用いた多ビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて所定数の電流源を有効にすることにより、ディジタルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変換することができる。
【００１６】
また、特開平４−１５２７１５号公報に入力コードに応じた個数の容量をランダムに選択してＤ／Ａ変換を行うＤ／Ａコンバータが開示されている。
【００１７】
【発明が解決しようとする課題】
しかしながら、各単位電流源ＩＳ１〜ＩＳ７の特性（電流Ｉ１〜Ｉ７それぞれの電流量）を完全に一致させることは、プロセスのばらつきやレイアウト時の周辺の回路素子等の影響により困難である。
【００１８】
従来の３ビットＤ／Ａコンバータでは、ディジタル入力信号（ＤＩＧ）に対して、常に同じ電流源から有効にしている（例えば、ディジタル信号ＤＩＧが“０００”以外の場合は常にスイッチＳ１をオンして電流源ＩＳ１を有効にしている）。
【００１９】
このため、特定の電流源（図３２の例では電流源ＩＳ１）が有効とされる回数が多く、Ｄ／Ａコンバータの出力に個々の電流源の特性差が顕著にあらわれ、直線性の劣化の原因となっていた。
【００２０】
従来の多ビットＤ／Ａコンバータは以上のように構成されており、ディジタル入力に対するアナログ出力の直線性が悪いという問題点があった。
【００２１】
この発明は上記問題点を解決するためになされたもので、ディジタル入力に対するアナログ出力の直線性の改善を図った多ビットＤ／Ａコンバータを得ることを目的とする。
【００２２】
【課題を解決するための手段】
この発明に係る請求項１記載のＤ／Ａコンバータは、クロック信号に同期して複数ビットのディジタル信号をアナログ信号に変換し、出力部に対して所定の順序に並列に接続された複数の単位電気量生成部を備え、前記複数の単位電気量生成部のうち選択された数の単位電気量生成部に関連した電気量が前記出力部に現れ、前記クロック信号に同期して前記複数の単位電気量生成部の選択スタート位置を順次変更して決定するスタート位置決定部と、前記クロック信号に同期して前記ディジタル信号を受け、前記複数の単位電気量生成部のうち前記ディジタル信号で決定される個数の単位電気量生成部を、前記選択スタート位置から前記所定の順序にそって選択する選択部と、前記出力部より得られる電気量に基づき前記アナログ信号を出力するアナログ信号出力部とをさらに備えて構成される。
【００２３】
加えて、請求項１記載のＤ／Ａコンバータにおいて、前記ディジタル信号はＮ（≧２）ビットのディジタル信号を含み、前記複数の単位電気量生成部はＬ（≧３）個の単位電気量生成部を含み、前記スタート位置決定部は、前記クロック信号に同期して前記所定の順序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記選択スタート位置を決定する。
【００２６】
また、請求項２記載のＤ／Ａコンバータにおいて、前記ディジタル信号のビット数Ｎと前記単位電気量生成部の個数Ｌとは｛Ｌ＞２N−１｝の関係にある。
【００２７】
また、請求項３記載のＤ／Ａコンバータにおいて、前記単位電気量生成部の個数Ｌと前記変位個数Ａとは互いに素の関係にある。
【００２８】
また、請求項４記載のＤ／Ａコンバータにおいて、前記ディジタル信号のビット数Ｎと前記単位電気量生成部の個数Ｌとは｛Ｌ＝２N｝の関係にある。
【００３３】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳＭのそれぞれの他端がスイッチＳ１〜ＳＭの一端に接続される。なお、Ｍは必要電流源数であり、Ｍ＝２N−１となる。
【００３４】
そして、スイッチＳ１〜ＳＭの他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳＭが供給する電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように設定される。
【００３５】
スイッチ制御回路１は、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３で決定されるスイッチから昇順（“１”からＭにかけて，Ｍの次は“１”）にオン状態にし、他のスイッチをオフ状態とする。
【００３６】
スタート位置決定回路３は、ディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫに基づき、クロック信号ＣＬＫの１サイクル中に取り込まれるディジタル信号ＤＩＧの入力毎に選択スタート位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。
【００３７】
例えば、Ｎ＝３（Ｍ＝７）でディジタル信号ＤＩＧを“０１１”（３）、“０１０”（２）の順で与え、スタート位置決定回路３がＳ１，Ｓ３の順にスタート位置を決定した場合、まず、図４に示すように、スイッチ制御回路１はスイッチＳ１〜Ｓ３をオン状態、スイッチＳ４〜Ｓ７をオフ状態とする制御信号ＳＣを出力し、次に、図５に示すように、スイッチＳ３，Ｓ４をオン状態、スイッチＳ１，Ｓ２，Ｓ５〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。
【００３８】
図２はスタート位置決定回路３の内部構成を示すブロック図である。同図に示すように、スタート位置決定回路３は第１加算部６、第２加算部７及びラッチ部８から構成される。
【００３９】
第１加算部６は変位データＩＤ（Ｊ（≦Ｎ）ビット）とラッチ部８でラッチされた前回のスタート位置を示すＮビットのラッチデータＬＤのうち下位Ｊビットからなる部分ラッチデータＬＤ１との加算処理を行い、そのＪビット加算結果ＯＵＴ１とキャリー出力ＣＯＵＴを出力する。
【００４０】
第２加算部７は第１加算部６からのキャリー出力ＣＯＵＴとラッチデータＬＤのうち上位（Ｎ−Ｊ）ビットの部分ラッチデータとの加算処理を行い、（Ｎ−Ｊ）ビットの加算結果ＯＵＴ２を出力する。
【００４１】
ゼロ調整回路１８は加算結果ＯＵＴ２を上位、加算結果ＯＵＴ１を下位として加算結果｛ＯＵＴ１＋ＯＵＴ２｝がオールゼロ以外のときは、そのまま加算出力ＯＵＴ１８として出力し、オールゼロのときは下位Ｊビットを変位データＩＤ、上位ビットを“０”とした値を加算出力ＯＵＴ１８して出力する。
【００４２】
ラッチ部８は、フリップフロップ等から構成され、クロック信号ＣＬＫによるタイミング制御で、ゼロ調整回路１８の加算結果ＯＵＴ１８を新たなＮビットのラッチデータＬＤとして格納する。また、ラッチ部８はリセット時に初期値として“１”が設定される。したがって、ラッチデータＬＤはオールゼロを除くＭ種類存在することになり、Ｍ種類のラッチデータＬＤとＭ個の電流源ＩＳとを１対１に対応させることにより、電流源ＩＳの選択スタート位置をラッチデータＬＤによって規定することができる。
【００４３】
図３は、Ｎ＝３、Ｊ＝２である場合の図２における第１加算部６及び第２加算部７の具体的構成を示す回路図である。同図に示すように、第１加算部６は半加算器３１と全加算器３２とから構成され、半加算器３１はＡ入力に最下位ビットの変位データＩＤ（Ｂ０）を受け、Ｂ入力に最下位ビットの部分ラッチデータＬＤ１（Ｂ０）を受け、加算出力Ｓより最下位ビットの加算結果ＯＵＴ１（Ｂ０）を出力し、キャリー出力を全加算器３２のキャリー入力ＣＩに与える。
【００４４】
全加算器３２はＡ入力に第１ビットの変位データＩＤ（Ｂ１）を受け、Ｂ入力に第１ビットの部分ラッチデータＬＤ１（Ｂ１）を受け、加算出力Ｓより第１ビットの加算結果ＯＵＴ１（Ｂ１）を出力し、キャリー出力ＣＯＵＴを第２加算部７に出力する。
【００４５】
第２加算部７は半加算器３３によって構成され、半加算器３３はＡ入力に全加算器３２のキャリー出力ＣＯＵＴを受け、Ｂ入力に最上位ビットの部分ラッチデータＬＤ２（Ｂ２）を受け、加算出力Ｓより最上位ビットの加算結果ＯＵＴ２（Ｂ２）を出力する。
【００４６】
上記した構成の図２及び図３で示す構成のスタート位置決定回路３において、３ビットのラッチデータＬＤの“００１”〜“１１１”それぞれに電流源ＩＳ１〜ＩＳ７を対応させることにより、１回目の選択スタート位置は電流源ＩＳ１（スイッチＳ１をオンさせる）で、２回目のスタート位置が電流源ＩＳ４となり、以降、ＩＳ７，ＩＳ２，ＩＳ５，ＩＳ３，ＩＳ６，ＩＳ１…の順に電流源ＩＳの選択スタート位置を決定することができる。
【００４７】
なお、第１加算部６は初段を除き全加算器で構成する必要があるが、第２加算部７は変位データＩＤを入力することなく前段のキャリー出力を次段の加算入力に接続することにより半加算器のみで構成することができ、第１加算部６に比べて簡単な回路構成で実現できる。
【００４８】
このように、スタート位置決定回路３は、基本的に変位データＩＤを加算しながらＭ通りの出力値を採るように構成するように、Ｎビット用の加算器とラッチ部と簡単な論理回路（ゼロ調整回路１８）とからなる比較的簡単な回路構成で実現することができる。
【００４９】
図１に戻って、ノードＮ１より得られる電流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられる。このとき、図４の例では出力電流Ｉout＝３・ＩＥとなり、図５の例では出力電流Ｉout＝２・ＩＥとなる。そして、Ｉ−Ｖ変換器２は出力電流Ｉoutを電流／電圧変換してアナログ信号である出力電圧Ｖoutを出力する。
【００５０】
このように、実施の形態１のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３で決定される選択スタート位置の電流源からディジタル信号ＤＩＧによって決定される個数数の電流源を選択することにより、ディジタルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変換している。
【００５１】
したがって、ディジタル信号ＤＩＧの値が同一の場合でも選択される電流源の組合せが増え、ディジタル信号ＤＩＧの値に関係なく電流源ＩＳ１〜ＩＳＭを片寄りなく選択することができ、Ｄ／Ａコンバータのアナログ出力に電流源個々の特性差があらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を有効に抑えることができる。
【００５２】
＜実施の形態２＞
実施の形態１ではスタート位置決定回路３により決定される選択スタート位置はサンプリング毎に変更されることのみ示したが、電流源ＩＳ１〜ＩＳ７をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態２である。したがって、実施の形態２のＤ／Ａコンバータは、スタート位置決定回路３による選択スタート位置の決定方法を下記のように行う以外は図１で示した実施の形態１と同様の全体構成を採る。
【００５３】
スタート位置決定回路３は、ＮビットのＤ／Ａコンバータにおいて電流源の個数Ｍ（＝２N−１）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつ選択スタート位置をずらせて決定する。
【００５４】
例えば、Ｎ＝３、すなわちＭ＝７のとき、Ａ＝５（７と５とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１をオンにする）で、２回目のスタート位置が電流源ＩＳ６となり、以降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ１，ＩＳ６，…と比較的大きくずらせながら片寄りが全くないように全ての電流源ＩＳを選択スタート位置として選択することができる。
【００５５】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図６に示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回目のサンプリングでディジタル信号ＤＩＧ“０１０”（２）を取り込むと、図７に示すように、電流源ＩＳ６，ＩＳ７が選択される。
【００５６】
このように、実施の形態２のＤ／Ａコンバータにおけるスタート位置決定回路３は、電流源の個数と素の関係にある変位個数ずつずらして選択スタート位置を決定することにより、Ｍ個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータのアナログ出力に個々の電流源の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【００５７】
＜実施の形態３＞
図８はこの発明の実施の形態３であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）のそれぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端に接続される。なお、Ｍは必要電流源数であり、Ｍ＝２N−１となり、Ｋは余剰電流源数である。
【００５８】
そして、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）の他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）が供給する電流Ｉ１〜Ｉ（Ｍ＋Ｋ）の電流量はほぼ同一のＩＥになるように設定される。
【００５９】
スイッチ制御回路１Ａは、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ（Ｍ＋Ｋ）に出力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３Ａで決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。
【００６０】
スタート位置決定回路３Ａは、ディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫに基づき、ディジタル信号ＤＩＧの入力毎にスタートスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。
【００６１】
例えば、ディジタル信号ＤＩＧを“０１１”（３）、“０１０”（２）の順で与え、スタート位置決定回路３ＡがＳ１，Ｓ（Ｍ＋１）の順に選択スタート位置を決定した場合、まず、図９に示すように、スイッチ制御回路１ＡはスイッチＳ１〜Ｓ３をオン状態、スイッチＳ４〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制御信号ＳＣを出力し、次に、図１０に示すように、スイッチＳ（Ｍ＋１），Ｓ（Ｍ＋２）をオン状態、スイッチＳ１〜ＳＭ，Ｓ（Ｍ＋３）〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制御信号ＳＣを出力する。
【００６２】
ノードＮ１より得られる電流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられる。このとき、図９の例では出力電流Ｉout＝３・ＩＥとなり、図１０の例では出力電流Ｉout＝２・ＩＥとなる。そして、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換してアナログ信号である出力電圧Ｖoutを出力する。
【００６３】
このように、実施の形態３のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３Ａで決定される選択スタート位置の電流源から、ディジタル信号ＤＩＧで決定される個数の電流源を有効にすることにより、ディジタルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変換している。
【００６４】
したがって、ディジタル信号ＤＩＧの値が同一の場合でも選択される電流源の組合せがより一層増え、ディジタル信号ＤＩＧの値に関係なく電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）を片寄りなく選択することができ、Ｄ／Ａコンバータのアナログ出力に電流源個々の特性差があらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を有効に抑えることができる。
【００６５】
さらに、実施の形態３のＤ／Ａコンバータは、Ｋ個の余剰電流源を用意し、実施の形態１に比べ選択スタート位置の自由度を増やすことにより、Ｄ／Ａコンバータのアナログ出力に電流源個々の特性差がより一層あらわれにくくなり、実施の形態１以上に直線性の劣化を効果的に改善することができる。
【００６６】
＜実施の形態４＞
実施の形態３ではスタート位置決定回路３Ａにより決定される選択スタート位置はサンプリング毎に変更されることのみ示したが、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだけ片寄りなく選択するように選択スタート位置を変更するようにしたのが実施の形態４である。したがって、実施の形態４のＤ／Ａコンバータは、スタート位置決定回路３Ａによるスタート位置の決定方法を下記のように行う以外は図８で示した実施の形態３と同様の全体構成を採る。
【００６７】
スタート位置決定回路３Ａは、ＮビットのＤ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつずらせて選択スタート位置を決定する。
【００６８】
例えば、Ｎ＝３（すなわちＭ＝７）でＫ＝６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１をオン）で、２回目のスタート位置が電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，ＩＳ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら片寄りが全くないように全ての電流源ＩＳを選択することができる。
【００６９】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図１１に示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回目のサンプリングでディジタル信号ＤＩＧ“０１０”（２）を取り込むと、図１２に示すように、電流源ＩＳ９，ＩＳ１０が選択される。
【００７０】
このように、実施の形態４のＤ／Ａコンバータにおけるスタート位置決定回路３Ａは、電流源の個数（Ｍ＋Ｋ）と素の関係にある変位個数ずつずらして選択スタート位置を決定することにより、余剰電流源の個数を加味した（Ｍ＋Ｋ）個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータの出力に個々の電流源の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【００７１】
＜実施の形態５＞
図１３はこの発明の実施の形態５であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳＭのそれぞれの他端がスイッチＳ１〜ＳＭの一端に接続される。なお、Ｍは必要電流源数である。
【００７２】
そして、スイッチＳ１〜ＳＭの他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳＭが供給する電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように設定される。
【００７３】
スイッチ制御回路４は、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３Ｂで決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。
【００７４】
スタート位置決定回路３Ｂは、内部クロック発生回路９の内部クロック信号ＩＣＬＫの立ち上がりエッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。内部クロック発生回路９はディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫの立ち上がりエッジに同期して、図１４に示すように、３倍速の内部クロック信号ＩＣＬＫを発生する。したがって、クロック信号ＣＬＫの１サイクルの周期が内部クロック信号ＩＣＬＫの３サイクルの周期Ｔ１〜Ｔ３に分割される。
【００７５】
例えば、Ｎ＝３（Ｍ＝７）でディジタル信号ＤＩＧを“０１１”（３）で与え、内部クロック信号ＩＣＬＫに基づきスタート位置決定回路３ＢがＳ１，Ｓ５，Ｓ３の順にスタート位置を決定した場合、まず、図１５〜図１７に示すように、期間Ｔ１（図１５）においてスイッチ制御回路４はスイッチＳ１〜Ｓ３のみをオン状態とし、期間Ｔ２（図１６）においてスイッチＳ５〜Ｓ７のみをオン状態とし、期間Ｔ３（図１７）においてスイッチＳ３〜Ｓ５をオン状態とする制御信号ＳＣを出力する。
【００７６】
そして、期間Ｔ１〜Ｔ３それぞれでノードＮ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout（Ｖout1〜Ｖout3）を出力する。
【００７７】
電圧平均化回路５は期間Ｔ１〜Ｔ３それぞれで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてアナログ信号である平均出力電圧ＭＶoutを出力する。
【００７８】
このように、実施の形態５のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３Ｂで決定される選択スタート位置の電流源から、ディジタル信号ＤＩＧに応じた数の電流源を、１サンプリング期間中に複数種類の組合せで有効にすることにより、ディジタルデータＤＩＧをアナログ信号（平均出力電圧ＭＶout）に変換している。
【００７９】
これによって、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せが大幅に増え、電流源ＩＳ１〜ＩＳＭが片寄りなく選択されることになり、Ｄ／Ａコンバータの出力に個々の電流源の特性差があらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を有効に抑えることができる。
【００８０】
さらに、実施の形態５のＤ／Ａコンバータは、１回のディジタル信号ＤＩＧのサンプリング期間中にディジタル信号ＤＩＧに応じた数の電流源を複数種類の組み合わせで有効にするため、１つのディジタル信号ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有効して電流源の特性差をあらわれにくくすることにより正確なアナログ信号を出力することができる。
【００８１】
＜実施の形態６＞
実施の形態５ではスタート位置決定回路３Ｂにより決定されるスタート位置はサンプリング毎に変更されることのみ示したが、電流源ＩＳ１〜ＩＳ７をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態６である。したがって、実施の形態６のＤ／Ａコンバータは、スタート位置決定回路３Ｂによる選択スタート位置の決定方法を下記のように行う以外は図１３で示した実施の形態５と同様の全体構成を採る。
【００８２】
スタート位置決定回路３Ｂは、ＮビットのＤ／Ａコンバータにおいて電流源の個数Ｍ（＝２N−１）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつずらせて選択スタート位置を決定する。
【００８３】
例えば、Ｎ＝３、すなわちＭ＝７のとき、Ａ＝５（７と５とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１をオン）で、２回目のスタート位置が電流源ＩＳ６となり、以降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ１，ＩＳ６，…と比較的大きくずらせながら片寄りが全くないように選択スタート位置の電流源ＩＳを選択することができる。
【００８４】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図１８〜図２０に示すように、期間Ｔ１（図１８）で電流源ＩＳ１〜ＩＳ３が選択され、期間Ｔ２（図１９）で電流源ＩＳ１，ＩＳ６，ＩＳ７が選択され、期間Ｔ３（図２０）で電流源ＩＳ４〜ＩＳ６が選択される。
【００８５】
このように、実施の形態６のＤ／Ａコンバータにおけるスタート位置決定回路３Ｂは、電流源の個数と素の関係にある個数ずつ選択スタート位置をずらすことにより、Ｍ個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータの出力に個々の電流源の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を最低限に抑えることができる。
【００８６】
＜実施の形態７＞
図２１はこの発明の実施の形態７であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）のそれぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端に接続される。なお、Ｍは必要電流源数であり、Ｋは余剰電流源数である。
【００８７】
そして、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）の他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）が供給する電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように設定される。
【００８８】
スイッチ制御回路４Ａは、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ（Ｍ＋Ｋ）に出力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３Ｂで決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。
【００８９】
スタート位置決定回路３Ｂは、内部クロック発生回路９の内部クロック信号ＩＣＬＫの立ち上がりエッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。内部クロック発生回路９はディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫの立ち上がりエッジに同期して、図１４に示すように、３倍速の内部クロック信号ＩＣＬＫを発生する。したがって、クロック信号ＣＬＫの周期が内部クロック信号ＩＣＬＫの周期Ｔ１〜Ｔ３に分割される。
【００９０】
例えば、Ｎ＝３でディジタル信号ＤＩＧを“０１１”（３）で与え、内部クロック信号ＩＣＬＫに基づきスタート位置決定回路３ＢがＳ１，Ｓ（Ｍ＋Ｋ−１），Ｓ４の順にスタート位置を決定した場合、まず、図２２〜図２４に示すように、期間Ｔ１（図２２）においてスイッチ制御回路４ＡはスイッチＳ１〜Ｓ３のみをオン状態とし、期間Ｔ２（図２３）においてスイッチＳ１，Ｓ（Ｍ＋Ｋ−１），Ｓ（Ｍ＋Ｋ）のみをオン状態とし、期間Ｔ３（図２４）においてスイッチＳ４〜Ｓ６をオン状態とする制御信号ＳＣを出力する。
【００９１】
そして、期間Ｔ１〜Ｔ３それぞれでノードＮ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout（Ｖout1〜Ｖout3）を出力する。
【００９２】
電圧平均化回路５は期間Ｔ１〜Ｔ３それぞれで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてアナログ信号である平均出力電圧ＭＶoutを出力する。
【００９３】
このように、実施の形態５のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３Ｂで決定される選択スタート位置の電流源から、ディジタル信号ＤＩＧに応じた個数の電流源を複数種類の組合せで有効にすることにより、ディジタルデータＤＩＧをアナログ信号（平均出力電圧ＭＶout）に変換している。
【００９４】
これによって、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せが大幅に増え、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）が片寄りなく選択されることになり、Ｄ／Ａコンバータの出力に個々の電流源の特性差があらわれにくくなり、直線性の劣化を有効に抑えることができる。
【００９５】
さらに、実施の形態７のＤ／Ａコンバータは、１回のディジタル信号ＤＩＧのサンプリング期間中に複数種類の組み合わせで電流源を有効にするため、１つのディジタル信号ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有効して電流源の特性差があらわれにくくすることにより正確なアナログ信号を出力することができる。
【００９６】
加えて、実施の形態７のＤ／Ａコンバータは、Ｋ個の余剰電流源を用意し、実施の形態５に比べ選択スタート位置の自由度を増やすことにより、実施の形態５以上にディジタル入力に対するアナログ出力の直線性の劣化を効果的に改善することができる。
【００９７】
＜実施の形態８＞
実施の形態７ではスタート位置決定回路３Ｂにより決定されるスタート位置は１サンプリング期間中に複数の組合せに変更されることのみ示したが、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態８である。したがって、実施の形態８のＤ／Ａコンバータは、スタート位置決定回路３Ｂによる選択スタート位置の決定方法を下記のように行う以外は図２１で示した実施の形態７と同様の全体構成を採る。
【００９８】
スタート位置決定回路３Ｂは、ＮビットのＤ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつスタート位置をずらせて決定する。
【００９９】
例えば、Ｎ＝３（すなわちＭ＝７）でＫ＝６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１がオン）で、２回目のスタート位置が電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，ＩＳ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら片寄りが全くないように全ての電流源ＩＳを選択することができる。
【０１００】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図２５〜図２７に示すように、期間Ｔ１（図２５）で電流源ＩＳ１〜ＩＳ３が選択され、期間Ｔ２（図２６）で電流源ＩＳ９〜ＩＳ１１が選択され、期間Ｔ３（図２７）で電流源ＩＳ４〜ＩＳ６が選択される。
【０１０１】
このように、実施の形態８のＤ／Ａコンバータにおけるスタート位置決定回路３Ｂは、電流源の個数（Ｍ＋Ｋ）と素の関係にある個数ずつスタート位置をずらすことにより、余剰電流源数を加えて（Ｍ＋Ｋ）個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータの出力に個々の電流源の特性差がより一層あらわれにくくなり、直線性の劣化を最低限に抑えることができる。
【０１０２】
さらに、実施の形態８のＤ／Ａコンバータは、１回のディジタル信号ＤＩＧのサンプリング期間中に複数種類の組み合わせで電流源を有効にするため、１つのディジタル信号ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有効して電流源の特性差があらわれにくくすることにより正確なアナログ信号を出力することができる。
【０１０３】
＜スタート位置決定回路の簡略化＞
実施の形態８において、図２８に示すように、Ｍ＝７（Ｎ＝３），Ｋ＝１で構成、Ａ＝３（８（Ｍ＋Ｋ）と３とは互いに素）を選択すると、図２及び図３で示したスタート位置決定回路３の構成から、ゼロ調整回路１８を省略した比較的簡単な回路構成でスタート位置決定回路を構成することができる。同様なことが実施の形態３及び４のスタート位置決定回路３Ａあるいは実施の形態７のスタート位置決定回路３Ｂにも当てはまる。
【０１０４】
すなわち、ラッチ部８のラッチデータ“０００”〜“１１１”に電流源ＩＳ１〜ＩＳ８をそれぞれ対応させることにより、１回目のスタート位置は電流源ＩＳ１で、２回目のスタート位置が電流源ＩＳ４（スイッチＳ４）となり、以降、ＩＳ７，ＩＳ２，ＩＳ５，ＩＳ８，ＩＳ３，ＩＳ６，ＩＳ１…とずらせながら片寄りが全くないように電流源ＩＳの選択スタート位置を選択することができる。
【０１０５】
このように、（Ｍ＋Ｋ）＝２ N を満足する構成を選択することにより、スタート位置決定回路３の構成をさらに簡略化することができる。
【０１０６】
＜容量アレイへの応用＞
実施の形態１〜実施の形態８では単位電気量生成部として電流源を用いた電流源アレイ方式のＤ／Ａコンバータを例に挙げたが、図２９に示すように、単位電気量生成部としてキャパシタを用いた容量アレイ方式のＤ／Ａコンバータで構成してもよい。
【０１０７】
図２９に示すように、一端が出力部であるノードＮ２に共通に接続された単位容量Ｃ１〜ＣＭそれぞれの他端がスイッチＳＷ１〜ＳＷＭの一端に接続される。なお、Ｍは必要容量数であり、Ｍ＝２ N −１となる。また、ノードＮ２に接続された信号線より得られる電圧が出力電圧Ｖｏとなる。
【０１０８】
そして、スイッチＳＷ１〜ＳＷＭの他端が共通にオフ状態で定電圧Ｖｂ、オン状態で定電圧Ｖｒが印加される。なお、ＮビットＤ／Ａコンバータには、また、各容量Ｃ１〜ＣＭの容量はほぼ同一のＣＥになるように設定される。
【０１０９】
なお、スタート位置決定回路３を含むスイッチ制御回路１の構成は図１〜図３で示した実施の形態１と同様である。
【０１１０】
このような構成において、まず、スイッチＳＷ１〜ＳＷＭをすべてオフ状態にして電圧Ｖｂを印加した後、スイッチＳＷ１〜ＳＷＭのうちディジタル信号ＤＩＧに基づきｘ個のスイッチをオン状態にして、ｘ個のスイッチに接続される容量Ｃに他端に電圧Ｖｒを印加する。
【０１１１】
すると、電荷保存則により、下式が成立する。
（Ｍ−ｘ）Ｃ（Ｖｏ−Ｖｂ）
＋ｘＣ（Ｖｏ−Ｖｒ）＝０
これを解くと、以下のようになる。
【０１１２】
Ｖｏ＝（ｘ／Ｍ）（Ｖｒ−Ｖｂ）＋Ｖｂ
その結果、オンしたスイッチ数ｘ、すなわち選択した容量の数に応じた出力電圧Ｖｏ（アナログ信号）を得ることができる。
【０１１３】
このように、実施の形態１〜実施の形態８の電流源アレイを図２９に示すように容量アレイに置き換えても、実施の形態１〜８と等価なＤ／Ａコンバータを構成することができる。
【０１１４】
＜オーバーサンプリング△Σ方式への応用＞
実施の形態１〜実施の形態８で示した構成のＤ／Ａコンバータを図３０で示した構成のオーバーサンプリング△ΣＡＤＣの多ビットの内部ＤＡＣ１７あるいは図３１で示したオーバーサンプリング△ΣＤＡＣの内部ＤＡＣ２３として利用することにより、量子化ノイズも小さく、系の安定性が良好なものが得られ、さらにディジタル入力に対するアナログ出力の直線性が保証されるため、動作性能の高いオーバーサンプリング△ΣＡＤＣあるいはオーバーサンプリング△ΣＤＡＣを得ることができる。
【０１１５】
【発明の効果】
以上説明したように、この発明における請求項１記載のＤ／Ａコンバータは、スタート位置決定部によってクロック信号に同期して複数の単位電気量生成部の選択スタート位置を順次変更し、選択部によって複数の単位電気量生成部のうちディジタル信号で決定される個数の単位電気量生成部を、選択スタート位置から所定の順序にそって選択している。
【０１１６】
したがって、クロック信号のサイクル毎に選択スタート位置が変更されるため、ディジタル信号によって同一個数が決定された場合でも、複数の単位電気量生成部から選択される組合せは異なるものとなる。
【０１１７】
その結果、ディジタル信号値に関係なく、複数の単位電気量生成部を片寄りなく選択することができ、出力されるアナログ信号に単位電気量生成部個々の電気特性の差があらわれにくくなり、複数ビットのディジタル入力に対するアナログ出力の直線性を向上させることができる。
【０１１８】
また、選択部はディジタル信号で決定される個数の単位電気量生成部を、選択スタート位置から所定の順序にそって選択するため、ディジタル信号以外に必要とする情報は一の選択スタート位置だけで済む。一方、特開平４−１５２７１５号公報に開示されたＤ／Ａコンバータは、入力コードに応じた個数の容量をすべてランダムに選択しているため、ディジタル信号以外に選択する個数分の選択容量情報を必要とする。必要とする情報量の差は入力するディジタル信号のビット数に比例して大きくなるため、その回路構成の差は顕著な差となって現れる。
【０１１９】
加えて、請求項１記載のＤ／Ａコンバータのスタート位置決定部は、クロック信号に同期して所定の順序にそって変位個数Ａ（＜Ｌ（単位電気量生成部の個数））個ずつずらせながら選択スタート位置を決定する。
【０１２０】
したがって、変位個数Ａを加算しながら最大Ｌ通りの出力値を採るように構成する加算処理部からなる比較的簡単な回路構成でスタート位置決定部を構成することができる。
【０１２１】
このように、選択部がディジタル信号以外に必要な情報である選択スタート位置を決定するスタート位置決定部を簡単な回路構成で実現できることからも、本願発明が特開平４−１５２７１５号公報に開示されたＤ／Ａコンバータに対して回路構成の簡略化において優位性を有していることがわかる。
【０１２６】
請求項２記載のＤ／Ａコンバータの単位電気量生成部の個数ＬはＮビットのＤ／Ａ変換の必要個数（２N−１）より大きいため、その余剰個数に伴い選択スタート位置の自由度が増すため、アナログ信号に単位電気量生成部個々の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【０１２７】
請求項３記載のＤ／Ａコンバータの単位電気量生成部の個数Ｌと選択位置を変更する変位個数Ａとは互いに素の関係にあるため、スタート位置決定部はＬ通りの選択スタート位置を決定することができ、選択スタート位置の自由度を最大限に活用することにより、アナログ信号に単位電気量生成部個々の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【０１２８】
請求項４記載のＤ／Ａコンバータの単位電気量生成部の個数Ｌは２Nであるため、変位個数Ａを加算しながらＮビットの加算結果（Ｌ＝２N通り）を出力する単純な加算処理部からなる簡単な回路構成でスタート位置決定部を構成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＤ／Ａコンバータの構成を示す説明図である。
【図２】 図１のスイッチ制御回路の内部構成を示すブロック図である。
【図３】 図２の第１及び第２の加算部の内部構成を示す回路図である。
【図４】 実施の形態１のＤ／Ａ変換動作を示す説明図である。
【図５】 実施の形態１のＤ／Ａ変換動作を示す説明図である。
【図６】 実施の形態２のＤ／Ａ変換動作を示す説明図である。
【図７】 実施の形態２のＤ／Ａ変換動作を示す説明図である。
【図８】 この発明の実施の形態３であるＤ／Ａコンバータの構成を示す説明図である。
【図９】 実施の形態３のＤ／Ａ変換動作を示す説明図である。
【図１０】 実施の形態３のＤ／Ａ変換動作を示す説明図である。
【図１１】 実施の形態４のＤ／Ａ変換動作を示す説明図である。
【図１２】 実施の形態４のＤ／Ａ変換動作を示す説明図である。
【図１３】 この発明の実施の形態５であるＤ／Ａコンバータの構成を示す説明図である。
【図１４】 図１３の内部クロック発生回路の動作を示すタイミング図である。
【図１５】 実施の形態５のＤ／Ａ変換動作を示す説明図である。
【図１６】 実施の形態５のＤ／Ａ変換動作を示す説明図である。
【図１７】 実施の形態５のＤ／Ａ変換動作を示す説明図である。
【図１８】 実施の形態６のＤ／Ａ変換動作を示す説明図である。
【図１９】 実施の形態６のＤ／Ａ変換動作を示す説明図である。
【図２０】 実施の形態６のＤ／Ａ変換動作を示す説明図である。
【図２１】 この発明の実施の形態７であるＤ／Ａコンバータの構成を示す説明図である。
【図２２】 実施の形態７のＤ／Ａ変換動作を示す説明図である。
【図２３】 実施の形態７のＤ／Ａ変換動作を示す説明図である。
【図２４】 実施の形態７のＤ／Ａ変換動作を示す説明図である。
【図２５】 実施の形態８のＤ／Ａ変換動作を示す説明図である。
【図２６】 実施の形態８のＤ／Ａ変換動作を示す説明図である。
【図２７】 実施の形態８のＤ／Ａ変換動作を示す説明図である。
【図２８】 スタート位置決定回路の簡略化が可能な電流源の構成例を示す説明図である。
【図２９】 実施の形態１〜８の変形例の構成を示す説明図である。
【図３０】 オーバーサンプリング△Σ変換方式を用いたＡ／Ｄコンバータの構成を示すブロック図である。
【図３１】 オーバーサンプリング△Σ変換方式のＤ／Ａコンバータの構成を示すブロック図である。
【図３２】 従来のＤ／Ａコンバータの内部構成を示す説明図である。
【図３３】 従来のＤ／Ａ変換動作を示す説明図である。
【図３４】 従来のＤ／Ａ変換動作を示す説明図である。
【符号の説明】
１，１Ａ，４，４Ａ スイッチ制御回路，２ Ｉ−Ｖ変換器、３，３Ａ〜３Ｃスタート位置決定回路、５ 電圧平均化回路、６ 第１加算部、７ 第２加算部、８ ラッチ部、１８ ゼロ調整回路、ＩＳ１〜ＩＳ（Ｍ＋Ｋ） 電流源、Ｓ１〜ＳＭ スイッチ。
【発明の属する技術分野】
この発明は、ディジタル信号に基づく複数の電流源のオン・オフの切り替えにより、ディジタル信号をアナログ信号に変換するＤ／Ａコンバータ（ＤＡＣ）に関する。
【０００２】
【従来の技術】
現在、音声帯域のデータ変換方式として、オーバーサンプリング△Σ変換方式が広く用いられている。図３０はオーバーサンプリング△Σ変換方式を用いたＡ／Ｄコンバータの構成を示すブロック図である。同図に示すように、アナログ入力信号ＡＩをアンチエリアシングフィルタ１１に与える。アンチエリアシングフィルタ１１はアナログ入力信号ＡＩの高周波成分を除去してΔΣモジュレータ１２に与える。
【０００３】
ΔΣモジュレータ１２はアナログ入力信号ＡＩを標本化周波数ｆSより大きな周波数（ｎ（≧２）・ｆS）でオーバーサンプリングしながらノイズシェーピングして得られるΔΣ変調済みディジタル信号をデシメーションフィルタ１３に与える。デシメーションフィルタ１３はΔΣモジュレータ１２より得たディジタル信号のうちｎ個に１個の割合で抜き取って得られる信号をディジタル出力信号ＤＯとして出力する。
【０００４】
ΔΣモジュレータ１２は減算器１４、積分器１５、量子化器１６及び内部ＤＡＣ１７から構成され、積分器１５は減算器１４の出力である差分アナログ信号を積分し、量子化器１６は積分器１５の出力を量子化してディジタル信号（ノイズ成分を含む）としてデシメーションフィルタ１３に出力するとともに、内部ＤＡＣ１７に出力する。内部ＤＡＣ１７はディジタル信号をＤ／Ａ変換して、減算器１４に減算用のアナログ信号としてフィードバックする。なお、積分器１５は１／（ｎ・ｆS）期間の積分処理を行い、１オーバーサンプリング時間の遅延処理を機能を備える。
【０００５】
そして、減算器１４はアンチエリアシングフィルタ１１から得たアナログ入力信号ＡＩから内部ＤＡＣ１７より得た減算用のアナログ信号（アナログＡＩの１オーバーサンプリング遅延信号に相当）を差し引いて差分アナログ信号を積分器１５に出力する。その結果、減算器１４、積分器１５、量子化器１６及び内部ＤＡＣ１７によって形成されるノイズシェーピングループによってアナログ入力信号ＡＩに生じるノイズ成分が除去されて精度の高いディジタル信号をデシメーションフィルタ１３に与えることができる。
【０００６】
図３１はオーバーサンプリング△Σ変換方式のＤ／Ａコンバータの構成を示すブロック図である。同図に示すように、補間フィルタ２１はディジタル入力信号ＤＩより得られる原データに基づき演算によって補間データを求め、原データに補間データを挿入することにより、周波数ｎ・ｆSでオーバーサンプリングしたディジタル信号をΔΣモジュレータ２２に出力する。
【０００７】
ΔΣモジュレータ２２はオーバーサンプリングしたディジタル信号をノイズシェーピングして内部ＤＡＣ２３に与える。内部ＤＡＣ２３はΔΣモジュレータ２２より得たΔΣ変調済みディジタル信号をＤ／Ａ変換してアナログ信号をローパスフィルタ２４に出力する。ローパスフィルタ２４は内部ＤＡＣ２３より得たアナログ信号の高周波成分を除去してアナログ出力信号ＡＯを出力する。
【０００８】
ΔΣモジュレータ２２は減算器２５、積分器２６及び量子化器２７から構成され、積分器２６は減算器２５の出力である差分ディジタル信号を積分し、量子化器２７は積分器２６の出力を量子化してΔΣ変調済みディジタル信号（ノイズ成分を含む）として内部ＤＡＣ２３に出力するとともに、減算器２４に減算用ディジタル信号としてフィードバックする。なお、積分器２６は１／（ｎ・ｆS）期間の積分処理を行い、１オーバーサンプリング時間の遅延処理を機能を備える。
【０００９】
そして、減算器２５は、補間フィルタ２１から得たディジタル信号から量子化器２７より得た減算用のディジタル信号（補間フィルタ２１から得たディジタル信号の１オーバーサンプリング遅延信号に相当）を差し引いて得られる差分ディジタル信号を積分器２６に出力することになる。その結果、減算器２５、積分器２６及び量子化器２７によって形成されるノイズシェーピングループによって、ディジタル信号に生じるノイズ成分が除去されて精度の高いディジタル信号を内部ＤＡＣ２３に出力することができる。
【００１０】
上述したように、オーバーサンプリング△Σ変換方式ではＡ／Ｄコンバータ及びＤ／Ａコンバータ共に内部ＤＡＣを必要とする。この内部ＤＡＣは、Ａ／Ｄコンバータ内ではノイズシェーピングループのフィードバック信号処理回路として、またＤ／Ａコンバータ内ではノイズシェーピングされたディジタル信号をアナログ信号に変換する回路として用いられている。この内部ＤＡＣには、従来１ビットのＤＡＣが用いられてきた。１ビットＤＡＣを用いると、構成が簡単である上に、ＤＡＣのディジタル入力に対するアナログ出力の直線性が保証されるためである。しかしその反面、量子化ノイズが大きく、系の安定性に問題があった。そこで近年、内部ＤＡＣに多ビットＤＡＣが導入されてきている。しかし、多ビットＤＡＣでは、各構成要素のマッチングを取ることが困難であり、１ビットＤＡＣでは保証されていた上記直線性が得られなくなる。
【００１１】
図３２は従来の３ビットＤ／Ａコンバータの内部構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ７のそれぞれの他端がスイッチＳ１〜Ｓ７の一端に接続される。そして、スイッチＳ１〜Ｓ７の他端が共通に出力部であるノードＮ１に接続される。図３２に示すように、３ビットＤ／Ａコンバータには、（２3−１）の電流源が必要となる。なお、各電流源ＩＳ１〜ＩＳ７が供給する電流Ｉ１〜Ｉ７の電流量は同一のＩＥになるように設定される。
【００１２】
スイッチ制御回路１０は、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ７に出力し、スイッチＳ１〜Ｓ７のうちディジタル信号ＤＩＧに応じた個数のスイッチをスイッチＳ１から昇順にオン状態にし、他のスイッチをオフ状態とする。
【００１３】
例えば、ディジタル信号ＤＩＧが“０１１”（３）の場合、図３３に示すように、スイッチ制御回路１０はスイッチＳ１〜Ｓ３をオン状態、スイッチＳ４〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。例えば、ディジタル信号ＤＩＧが“０１０”（２）の場合、図３４に示すように、スイッチ制御回路１０はスイッチＳ１，Ｓ２をオン状態、スイッチＳ３〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。
【００１４】
そして、ノードＮ１より得られる電流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換してアナログ信号である出力電圧Ｖoutを出力する。したがって、図３３の例では出力電流Ｉout＝３・ＩＥとなり、図３４の例では出力電流Ｉout＝２・ＩＥとなる。
【００１５】
このように、電流源を用いた多ビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて所定数の電流源を有効にすることにより、ディジタルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変換することができる。
【００１６】
また、特開平４−１５２７１５号公報に入力コードに応じた個数の容量をランダムに選択してＤ／Ａ変換を行うＤ／Ａコンバータが開示されている。
【００１７】
【発明が解決しようとする課題】
しかしながら、各単位電流源ＩＳ１〜ＩＳ７の特性（電流Ｉ１〜Ｉ７それぞれの電流量）を完全に一致させることは、プロセスのばらつきやレイアウト時の周辺の回路素子等の影響により困難である。
【００１８】
従来の３ビットＤ／Ａコンバータでは、ディジタル入力信号（ＤＩＧ）に対して、常に同じ電流源から有効にしている（例えば、ディジタル信号ＤＩＧが“０００”以外の場合は常にスイッチＳ１をオンして電流源ＩＳ１を有効にしている）。
【００１９】
このため、特定の電流源（図３２の例では電流源ＩＳ１）が有効とされる回数が多く、Ｄ／Ａコンバータの出力に個々の電流源の特性差が顕著にあらわれ、直線性の劣化の原因となっていた。
【００２０】
従来の多ビットＤ／Ａコンバータは以上のように構成されており、ディジタル入力に対するアナログ出力の直線性が悪いという問題点があった。
【００２１】
この発明は上記問題点を解決するためになされたもので、ディジタル入力に対するアナログ出力の直線性の改善を図った多ビットＤ／Ａコンバータを得ることを目的とする。
【００２２】
【課題を解決するための手段】
この発明に係る請求項１記載のＤ／Ａコンバータは、クロック信号に同期して複数ビットのディジタル信号をアナログ信号に変換し、出力部に対して所定の順序に並列に接続された複数の単位電気量生成部を備え、前記複数の単位電気量生成部のうち選択された数の単位電気量生成部に関連した電気量が前記出力部に現れ、前記クロック信号に同期して前記複数の単位電気量生成部の選択スタート位置を順次変更して決定するスタート位置決定部と、前記クロック信号に同期して前記ディジタル信号を受け、前記複数の単位電気量生成部のうち前記ディジタル信号で決定される個数の単位電気量生成部を、前記選択スタート位置から前記所定の順序にそって選択する選択部と、前記出力部より得られる電気量に基づき前記アナログ信号を出力するアナログ信号出力部とをさらに備えて構成される。
【００２３】
加えて、請求項１記載のＤ／Ａコンバータにおいて、前記ディジタル信号はＮ（≧２）ビットのディジタル信号を含み、前記複数の単位電気量生成部はＬ（≧３）個の単位電気量生成部を含み、前記スタート位置決定部は、前記クロック信号に同期して前記所定の順序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記選択スタート位置を決定する。
【００２６】
また、請求項２記載のＤ／Ａコンバータにおいて、前記ディジタル信号のビット数Ｎと前記単位電気量生成部の個数Ｌとは｛Ｌ＞２N−１｝の関係にある。
【００２７】
また、請求項３記載のＤ／Ａコンバータにおいて、前記単位電気量生成部の個数Ｌと前記変位個数Ａとは互いに素の関係にある。
【００２８】
また、請求項４記載のＤ／Ａコンバータにおいて、前記ディジタル信号のビット数Ｎと前記単位電気量生成部の個数Ｌとは｛Ｌ＝２N｝の関係にある。
【００３３】
【発明の実施の形態】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳＭのそれぞれの他端がスイッチＳ１〜ＳＭの一端に接続される。なお、Ｍは必要電流源数であり、Ｍ＝２N−１となる。
【００３４】
そして、スイッチＳ１〜ＳＭの他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳＭが供給する電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように設定される。
【００３５】
スイッチ制御回路１は、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３で決定されるスイッチから昇順（“１”からＭにかけて，Ｍの次は“１”）にオン状態にし、他のスイッチをオフ状態とする。
【００３６】
スタート位置決定回路３は、ディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫに基づき、クロック信号ＣＬＫの１サイクル中に取り込まれるディジタル信号ＤＩＧの入力毎に選択スタート位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。
【００３７】
例えば、Ｎ＝３（Ｍ＝７）でディジタル信号ＤＩＧを“０１１”（３）、“０１０”（２）の順で与え、スタート位置決定回路３がＳ１，Ｓ３の順にスタート位置を決定した場合、まず、図４に示すように、スイッチ制御回路１はスイッチＳ１〜Ｓ３をオン状態、スイッチＳ４〜Ｓ７をオフ状態とする制御信号ＳＣを出力し、次に、図５に示すように、スイッチＳ３，Ｓ４をオン状態、スイッチＳ１，Ｓ２，Ｓ５〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。
【００３８】
図２はスタート位置決定回路３の内部構成を示すブロック図である。同図に示すように、スタート位置決定回路３は第１加算部６、第２加算部７及びラッチ部８から構成される。
【００３９】
第１加算部６は変位データＩＤ（Ｊ（≦Ｎ）ビット）とラッチ部８でラッチされた前回のスタート位置を示すＮビットのラッチデータＬＤのうち下位Ｊビットからなる部分ラッチデータＬＤ１との加算処理を行い、そのＪビット加算結果ＯＵＴ１とキャリー出力ＣＯＵＴを出力する。
【００４０】
第２加算部７は第１加算部６からのキャリー出力ＣＯＵＴとラッチデータＬＤのうち上位（Ｎ−Ｊ）ビットの部分ラッチデータとの加算処理を行い、（Ｎ−Ｊ）ビットの加算結果ＯＵＴ２を出力する。
【００４１】
ゼロ調整回路１８は加算結果ＯＵＴ２を上位、加算結果ＯＵＴ１を下位として加算結果｛ＯＵＴ１＋ＯＵＴ２｝がオールゼロ以外のときは、そのまま加算出力ＯＵＴ１８として出力し、オールゼロのときは下位Ｊビットを変位データＩＤ、上位ビットを“０”とした値を加算出力ＯＵＴ１８して出力する。
【００４２】
ラッチ部８は、フリップフロップ等から構成され、クロック信号ＣＬＫによるタイミング制御で、ゼロ調整回路１８の加算結果ＯＵＴ１８を新たなＮビットのラッチデータＬＤとして格納する。また、ラッチ部８はリセット時に初期値として“１”が設定される。したがって、ラッチデータＬＤはオールゼロを除くＭ種類存在することになり、Ｍ種類のラッチデータＬＤとＭ個の電流源ＩＳとを１対１に対応させることにより、電流源ＩＳの選択スタート位置をラッチデータＬＤによって規定することができる。
【００４３】
図３は、Ｎ＝３、Ｊ＝２である場合の図２における第１加算部６及び第２加算部７の具体的構成を示す回路図である。同図に示すように、第１加算部６は半加算器３１と全加算器３２とから構成され、半加算器３１はＡ入力に最下位ビットの変位データＩＤ（Ｂ０）を受け、Ｂ入力に最下位ビットの部分ラッチデータＬＤ１（Ｂ０）を受け、加算出力Ｓより最下位ビットの加算結果ＯＵＴ１（Ｂ０）を出力し、キャリー出力を全加算器３２のキャリー入力ＣＩに与える。
【００４４】
全加算器３２はＡ入力に第１ビットの変位データＩＤ（Ｂ１）を受け、Ｂ入力に第１ビットの部分ラッチデータＬＤ１（Ｂ１）を受け、加算出力Ｓより第１ビットの加算結果ＯＵＴ１（Ｂ１）を出力し、キャリー出力ＣＯＵＴを第２加算部７に出力する。
【００４５】
第２加算部７は半加算器３３によって構成され、半加算器３３はＡ入力に全加算器３２のキャリー出力ＣＯＵＴを受け、Ｂ入力に最上位ビットの部分ラッチデータＬＤ２（Ｂ２）を受け、加算出力Ｓより最上位ビットの加算結果ＯＵＴ２（Ｂ２）を出力する。
【００４６】
上記した構成の図２及び図３で示す構成のスタート位置決定回路３において、３ビットのラッチデータＬＤの“００１”〜“１１１”それぞれに電流源ＩＳ１〜ＩＳ７を対応させることにより、１回目の選択スタート位置は電流源ＩＳ１（スイッチＳ１をオンさせる）で、２回目のスタート位置が電流源ＩＳ４となり、以降、ＩＳ７，ＩＳ２，ＩＳ５，ＩＳ３，ＩＳ６，ＩＳ１…の順に電流源ＩＳの選択スタート位置を決定することができる。
【００４７】
なお、第１加算部６は初段を除き全加算器で構成する必要があるが、第２加算部７は変位データＩＤを入力することなく前段のキャリー出力を次段の加算入力に接続することにより半加算器のみで構成することができ、第１加算部６に比べて簡単な回路構成で実現できる。
【００４８】
このように、スタート位置決定回路３は、基本的に変位データＩＤを加算しながらＭ通りの出力値を採るように構成するように、Ｎビット用の加算器とラッチ部と簡単な論理回路（ゼロ調整回路１８）とからなる比較的簡単な回路構成で実現することができる。
【００４９】
図１に戻って、ノードＮ１より得られる電流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられる。このとき、図４の例では出力電流Ｉout＝３・ＩＥとなり、図５の例では出力電流Ｉout＝２・ＩＥとなる。そして、Ｉ−Ｖ変換器２は出力電流Ｉoutを電流／電圧変換してアナログ信号である出力電圧Ｖoutを出力する。
【００５０】
このように、実施の形態１のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３で決定される選択スタート位置の電流源からディジタル信号ＤＩＧによって決定される個数数の電流源を選択することにより、ディジタルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変換している。
【００５１】
したがって、ディジタル信号ＤＩＧの値が同一の場合でも選択される電流源の組合せが増え、ディジタル信号ＤＩＧの値に関係なく電流源ＩＳ１〜ＩＳＭを片寄りなく選択することができ、Ｄ／Ａコンバータのアナログ出力に電流源個々の特性差があらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を有効に抑えることができる。
【００５２】
＜実施の形態２＞
実施の形態１ではスタート位置決定回路３により決定される選択スタート位置はサンプリング毎に変更されることのみ示したが、電流源ＩＳ１〜ＩＳ７をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態２である。したがって、実施の形態２のＤ／Ａコンバータは、スタート位置決定回路３による選択スタート位置の決定方法を下記のように行う以外は図１で示した実施の形態１と同様の全体構成を採る。
【００５３】
スタート位置決定回路３は、ＮビットのＤ／Ａコンバータにおいて電流源の個数Ｍ（＝２N−１）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつ選択スタート位置をずらせて決定する。
【００５４】
例えば、Ｎ＝３、すなわちＭ＝７のとき、Ａ＝５（７と５とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１をオンにする）で、２回目のスタート位置が電流源ＩＳ６となり、以降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ１，ＩＳ６，…と比較的大きくずらせながら片寄りが全くないように全ての電流源ＩＳを選択スタート位置として選択することができる。
【００５５】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図６に示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回目のサンプリングでディジタル信号ＤＩＧ“０１０”（２）を取り込むと、図７に示すように、電流源ＩＳ６，ＩＳ７が選択される。
【００５６】
このように、実施の形態２のＤ／Ａコンバータにおけるスタート位置決定回路３は、電流源の個数と素の関係にある変位個数ずつずらして選択スタート位置を決定することにより、Ｍ個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータのアナログ出力に個々の電流源の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【００５７】
＜実施の形態３＞
図８はこの発明の実施の形態３であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）のそれぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端に接続される。なお、Ｍは必要電流源数であり、Ｍ＝２N−１となり、Ｋは余剰電流源数である。
【００５８】
そして、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）の他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）が供給する電流Ｉ１〜Ｉ（Ｍ＋Ｋ）の電流量はほぼ同一のＩＥになるように設定される。
【００５９】
スイッチ制御回路１Ａは、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ（Ｍ＋Ｋ）に出力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３Ａで決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。
【００６０】
スタート位置決定回路３Ａは、ディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫに基づき、ディジタル信号ＤＩＧの入力毎にスタートスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。
【００６１】
例えば、ディジタル信号ＤＩＧを“０１１”（３）、“０１０”（２）の順で与え、スタート位置決定回路３ＡがＳ１，Ｓ（Ｍ＋１）の順に選択スタート位置を決定した場合、まず、図９に示すように、スイッチ制御回路１ＡはスイッチＳ１〜Ｓ３をオン状態、スイッチＳ４〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制御信号ＳＣを出力し、次に、図１０に示すように、スイッチＳ（Ｍ＋１），Ｓ（Ｍ＋２）をオン状態、スイッチＳ１〜ＳＭ，Ｓ（Ｍ＋３）〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制御信号ＳＣを出力する。
【００６２】
ノードＮ１より得られる電流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられる。このとき、図９の例では出力電流Ｉout＝３・ＩＥとなり、図１０の例では出力電流Ｉout＝２・ＩＥとなる。そして、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換してアナログ信号である出力電圧Ｖoutを出力する。
【００６３】
このように、実施の形態３のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３Ａで決定される選択スタート位置の電流源から、ディジタル信号ＤＩＧで決定される個数の電流源を有効にすることにより、ディジタルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変換している。
【００６４】
したがって、ディジタル信号ＤＩＧの値が同一の場合でも選択される電流源の組合せがより一層増え、ディジタル信号ＤＩＧの値に関係なく電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）を片寄りなく選択することができ、Ｄ／Ａコンバータのアナログ出力に電流源個々の特性差があらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を有効に抑えることができる。
【００６５】
さらに、実施の形態３のＤ／Ａコンバータは、Ｋ個の余剰電流源を用意し、実施の形態１に比べ選択スタート位置の自由度を増やすことにより、Ｄ／Ａコンバータのアナログ出力に電流源個々の特性差がより一層あらわれにくくなり、実施の形態１以上に直線性の劣化を効果的に改善することができる。
【００６６】
＜実施の形態４＞
実施の形態３ではスタート位置決定回路３Ａにより決定される選択スタート位置はサンプリング毎に変更されることのみ示したが、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだけ片寄りなく選択するように選択スタート位置を変更するようにしたのが実施の形態４である。したがって、実施の形態４のＤ／Ａコンバータは、スタート位置決定回路３Ａによるスタート位置の決定方法を下記のように行う以外は図８で示した実施の形態３と同様の全体構成を採る。
【００６７】
スタート位置決定回路３Ａは、ＮビットのＤ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつずらせて選択スタート位置を決定する。
【００６８】
例えば、Ｎ＝３（すなわちＭ＝７）でＫ＝６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１をオン）で、２回目のスタート位置が電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，ＩＳ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら片寄りが全くないように全ての電流源ＩＳを選択することができる。
【００６９】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図１１に示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回目のサンプリングでディジタル信号ＤＩＧ“０１０”（２）を取り込むと、図１２に示すように、電流源ＩＳ９，ＩＳ１０が選択される。
【００７０】
このように、実施の形態４のＤ／Ａコンバータにおけるスタート位置決定回路３Ａは、電流源の個数（Ｍ＋Ｋ）と素の関係にある変位個数ずつずらして選択スタート位置を決定することにより、余剰電流源の個数を加味した（Ｍ＋Ｋ）個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータの出力に個々の電流源の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【００７１】
＜実施の形態５＞
図１３はこの発明の実施の形態５であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳＭのそれぞれの他端がスイッチＳ１〜ＳＭの一端に接続される。なお、Ｍは必要電流源数である。
【００７２】
そして、スイッチＳ１〜ＳＭの他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳＭが供給する電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように設定される。
【００７３】
スイッチ制御回路４は、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３Ｂで決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。
【００７４】
スタート位置決定回路３Ｂは、内部クロック発生回路９の内部クロック信号ＩＣＬＫの立ち上がりエッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。内部クロック発生回路９はディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫの立ち上がりエッジに同期して、図１４に示すように、３倍速の内部クロック信号ＩＣＬＫを発生する。したがって、クロック信号ＣＬＫの１サイクルの周期が内部クロック信号ＩＣＬＫの３サイクルの周期Ｔ１〜Ｔ３に分割される。
【００７５】
例えば、Ｎ＝３（Ｍ＝７）でディジタル信号ＤＩＧを“０１１”（３）で与え、内部クロック信号ＩＣＬＫに基づきスタート位置決定回路３ＢがＳ１，Ｓ５，Ｓ３の順にスタート位置を決定した場合、まず、図１５〜図１７に示すように、期間Ｔ１（図１５）においてスイッチ制御回路４はスイッチＳ１〜Ｓ３のみをオン状態とし、期間Ｔ２（図１６）においてスイッチＳ５〜Ｓ７のみをオン状態とし、期間Ｔ３（図１７）においてスイッチＳ３〜Ｓ５をオン状態とする制御信号ＳＣを出力する。
【００７６】
そして、期間Ｔ１〜Ｔ３それぞれでノードＮ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout（Ｖout1〜Ｖout3）を出力する。
【００７７】
電圧平均化回路５は期間Ｔ１〜Ｔ３それぞれで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてアナログ信号である平均出力電圧ＭＶoutを出力する。
【００７８】
このように、実施の形態５のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３Ｂで決定される選択スタート位置の電流源から、ディジタル信号ＤＩＧに応じた数の電流源を、１サンプリング期間中に複数種類の組合せで有効にすることにより、ディジタルデータＤＩＧをアナログ信号（平均出力電圧ＭＶout）に変換している。
【００７９】
これによって、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せが大幅に増え、電流源ＩＳ１〜ＩＳＭが片寄りなく選択されることになり、Ｄ／Ａコンバータの出力に個々の電流源の特性差があらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を有効に抑えることができる。
【００８０】
さらに、実施の形態５のＤ／Ａコンバータは、１回のディジタル信号ＤＩＧのサンプリング期間中にディジタル信号ＤＩＧに応じた数の電流源を複数種類の組み合わせで有効にするため、１つのディジタル信号ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有効して電流源の特性差をあらわれにくくすることにより正確なアナログ信号を出力することができる。
【００８１】
＜実施の形態６＞
実施の形態５ではスタート位置決定回路３Ｂにより決定されるスタート位置はサンプリング毎に変更されることのみ示したが、電流源ＩＳ１〜ＩＳ７をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態６である。したがって、実施の形態６のＤ／Ａコンバータは、スタート位置決定回路３Ｂによる選択スタート位置の決定方法を下記のように行う以外は図１３で示した実施の形態５と同様の全体構成を採る。
【００８２】
スタート位置決定回路３Ｂは、ＮビットのＤ／Ａコンバータにおいて電流源の個数Ｍ（＝２N−１）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつずらせて選択スタート位置を決定する。
【００８３】
例えば、Ｎ＝３、すなわちＭ＝７のとき、Ａ＝５（７と５とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１をオン）で、２回目のスタート位置が電流源ＩＳ６となり、以降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ１，ＩＳ６，…と比較的大きくずらせながら片寄りが全くないように選択スタート位置の電流源ＩＳを選択することができる。
【００８４】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図１８〜図２０に示すように、期間Ｔ１（図１８）で電流源ＩＳ１〜ＩＳ３が選択され、期間Ｔ２（図１９）で電流源ＩＳ１，ＩＳ６，ＩＳ７が選択され、期間Ｔ３（図２０）で電流源ＩＳ４〜ＩＳ６が選択される。
【００８５】
このように、実施の形態６のＤ／Ａコンバータにおけるスタート位置決定回路３Ｂは、電流源の個数と素の関係にある個数ずつ選択スタート位置をずらすことにより、Ｍ個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータの出力に個々の電流源の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性の劣化を最低限に抑えることができる。
【００８６】
＜実施の形態７＞
図２１はこの発明の実施の形態７であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明図である。同図に示すように、一端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）のそれぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端に接続される。なお、Ｍは必要電流源数であり、Ｋは余剰電流源数である。
【００８７】
そして、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）の他端が共通にノードＮ１に接続される。なお、ＮビットＤ／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）が供給する電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように設定される。
【００８８】
スイッチ制御回路４Ａは、ディジタル信号ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ（Ｍ＋Ｋ）に出力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディジタル信号ＤＩＧに応じた個数のスイッチをスタート位置決定回路３Ｂで決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。
【００８９】
スタート位置決定回路３Ｂは、内部クロック発生回路９の内部クロック信号ＩＣＬＫの立ち上がりエッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に順次変更して選択スタート位置を決定する。内部クロック発生回路９はディジタル信号ＤＩＧの入力タイミングを指示するクロック信号ＣＬＫの立ち上がりエッジに同期して、図１４に示すように、３倍速の内部クロック信号ＩＣＬＫを発生する。したがって、クロック信号ＣＬＫの周期が内部クロック信号ＩＣＬＫの周期Ｔ１〜Ｔ３に分割される。
【００９０】
例えば、Ｎ＝３でディジタル信号ＤＩＧを“０１１”（３）で与え、内部クロック信号ＩＣＬＫに基づきスタート位置決定回路３ＢがＳ１，Ｓ（Ｍ＋Ｋ−１），Ｓ４の順にスタート位置を決定した場合、まず、図２２〜図２４に示すように、期間Ｔ１（図２２）においてスイッチ制御回路４ＡはスイッチＳ１〜Ｓ３のみをオン状態とし、期間Ｔ２（図２３）においてスイッチＳ１，Ｓ（Ｍ＋Ｋ−１），Ｓ（Ｍ＋Ｋ）のみをオン状態とし、期間Ｔ３（図２４）においてスイッチＳ４〜Ｓ６をオン状態とする制御信号ＳＣを出力する。
【００９１】
そして、期間Ｔ１〜Ｔ３それぞれでノードＮ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout（Ｖout1〜Ｖout3）を出力する。
【００９２】
電圧平均化回路５は期間Ｔ１〜Ｔ３それぞれで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてアナログ信号である平均出力電圧ＭＶoutを出力する。
【００９３】
このように、実施の形態５のＮビットＤ／Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応じて、ディジタル信号ＤＩＧのサンプリング毎にスタート位置決定回路３Ｂで決定される選択スタート位置の電流源から、ディジタル信号ＤＩＧに応じた個数の電流源を複数種類の組合せで有効にすることにより、ディジタルデータＤＩＧをアナログ信号（平均出力電圧ＭＶout）に変換している。
【００９４】
これによって、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せが大幅に増え、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）が片寄りなく選択されることになり、Ｄ／Ａコンバータの出力に個々の電流源の特性差があらわれにくくなり、直線性の劣化を有効に抑えることができる。
【００９５】
さらに、実施の形態７のＤ／Ａコンバータは、１回のディジタル信号ＤＩＧのサンプリング期間中に複数種類の組み合わせで電流源を有効にするため、１つのディジタル信号ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有効して電流源の特性差があらわれにくくすることにより正確なアナログ信号を出力することができる。
【００９６】
加えて、実施の形態７のＤ／Ａコンバータは、Ｋ個の余剰電流源を用意し、実施の形態５に比べ選択スタート位置の自由度を増やすことにより、実施の形態５以上にディジタル入力に対するアナログ出力の直線性の劣化を効果的に改善することができる。
【００９７】
＜実施の形態８＞
実施の形態７ではスタート位置決定回路３Ｂにより決定されるスタート位置は１サンプリング期間中に複数の組合せに変更されることのみ示したが、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態８である。したがって、実施の形態８のＤ／Ａコンバータは、スタート位置決定回路３Ｂによる選択スタート位置の決定方法を下記のように行う以外は図２１で示した実施の形態７と同様の全体構成を採る。
【００９８】
スタート位置決定回路３Ｂは、ＮビットのＤ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変位個数Ａずつスタート位置をずらせて決定する。
【００９９】
例えば、Ｎ＝３（すなわちＭ＝７）でＫ＝６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに素）を選択すると、１回目のスタート位置は電流源ＩＳ１（スイッチＳ１がオン）で、２回目のスタート位置が電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，ＩＳ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら片寄りが全くないように全ての電流源ＩＳを選択することができる。
【０１００】
このとき、１回目のサンプリングでディジタル信号ＤＩＧ“０１１”（３）を取り込むと、図２５〜図２７に示すように、期間Ｔ１（図２５）で電流源ＩＳ１〜ＩＳ３が選択され、期間Ｔ２（図２６）で電流源ＩＳ９〜ＩＳ１１が選択され、期間Ｔ３（図２７）で電流源ＩＳ４〜ＩＳ６が選択される。
【０１０１】
このように、実施の形態８のＤ／Ａコンバータにおけるスタート位置決定回路３Ｂは、電流源の個数（Ｍ＋Ｋ）と素の関係にある個数ずつスタート位置をずらすことにより、余剰電流源数を加えて（Ｍ＋Ｋ）個のスタート位置の自由度ができ、ディジタル信号ＤＩＧの値に対応して選択される電流源の組合せを最大限に増加させることができ、その結果、Ｄ／Ａコンバータの出力に個々の電流源の特性差がより一層あらわれにくくなり、直線性の劣化を最低限に抑えることができる。
【０１０２】
さらに、実施の形態８のＤ／Ａコンバータは、１回のディジタル信号ＤＩＧのサンプリング期間中に複数種類の組み合わせで電流源を有効にするため、１つのディジタル信号ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有効して電流源の特性差があらわれにくくすることにより正確なアナログ信号を出力することができる。
【０１０３】
＜スタート位置決定回路の簡略化＞
実施の形態８において、図２８に示すように、Ｍ＝７（Ｎ＝３），Ｋ＝１で構成、Ａ＝３（８（Ｍ＋Ｋ）と３とは互いに素）を選択すると、図２及び図３で示したスタート位置決定回路３の構成から、ゼロ調整回路１８を省略した比較的簡単な回路構成でスタート位置決定回路を構成することができる。同様なことが実施の形態３及び４のスタート位置決定回路３Ａあるいは実施の形態７のスタート位置決定回路３Ｂにも当てはまる。
【０１０４】
すなわち、ラッチ部８のラッチデータ“０００”〜“１１１”に電流源ＩＳ１〜ＩＳ８をそれぞれ対応させることにより、１回目のスタート位置は電流源ＩＳ１で、２回目のスタート位置が電流源ＩＳ４（スイッチＳ４）となり、以降、ＩＳ７，ＩＳ２，ＩＳ５，ＩＳ８，ＩＳ３，ＩＳ６，ＩＳ１…とずらせながら片寄りが全くないように電流源ＩＳの選択スタート位置を選択することができる。
【０１０５】
このように、（Ｍ＋Ｋ）＝２ N を満足する構成を選択することにより、スタート位置決定回路３の構成をさらに簡略化することができる。
【０１０６】
＜容量アレイへの応用＞
実施の形態１〜実施の形態８では単位電気量生成部として電流源を用いた電流源アレイ方式のＤ／Ａコンバータを例に挙げたが、図２９に示すように、単位電気量生成部としてキャパシタを用いた容量アレイ方式のＤ／Ａコンバータで構成してもよい。
【０１０７】
図２９に示すように、一端が出力部であるノードＮ２に共通に接続された単位容量Ｃ１〜ＣＭそれぞれの他端がスイッチＳＷ１〜ＳＷＭの一端に接続される。なお、Ｍは必要容量数であり、Ｍ＝２ N −１となる。また、ノードＮ２に接続された信号線より得られる電圧が出力電圧Ｖｏとなる。
【０１０８】
そして、スイッチＳＷ１〜ＳＷＭの他端が共通にオフ状態で定電圧Ｖｂ、オン状態で定電圧Ｖｒが印加される。なお、ＮビットＤ／Ａコンバータには、また、各容量Ｃ１〜ＣＭの容量はほぼ同一のＣＥになるように設定される。
【０１０９】
なお、スタート位置決定回路３を含むスイッチ制御回路１の構成は図１〜図３で示した実施の形態１と同様である。
【０１１０】
このような構成において、まず、スイッチＳＷ１〜ＳＷＭをすべてオフ状態にして電圧Ｖｂを印加した後、スイッチＳＷ１〜ＳＷＭのうちディジタル信号ＤＩＧに基づきｘ個のスイッチをオン状態にして、ｘ個のスイッチに接続される容量Ｃに他端に電圧Ｖｒを印加する。
【０１１１】
すると、電荷保存則により、下式が成立する。
（Ｍ−ｘ）Ｃ（Ｖｏ−Ｖｂ）
＋ｘＣ（Ｖｏ−Ｖｒ）＝０
これを解くと、以下のようになる。
【０１１２】
Ｖｏ＝（ｘ／Ｍ）（Ｖｒ−Ｖｂ）＋Ｖｂ
その結果、オンしたスイッチ数ｘ、すなわち選択した容量の数に応じた出力電圧Ｖｏ（アナログ信号）を得ることができる。
【０１１３】
このように、実施の形態１〜実施の形態８の電流源アレイを図２９に示すように容量アレイに置き換えても、実施の形態１〜８と等価なＤ／Ａコンバータを構成することができる。
【０１１４】
＜オーバーサンプリング△Σ方式への応用＞
実施の形態１〜実施の形態８で示した構成のＤ／Ａコンバータを図３０で示した構成のオーバーサンプリング△ΣＡＤＣの多ビットの内部ＤＡＣ１７あるいは図３１で示したオーバーサンプリング△ΣＤＡＣの内部ＤＡＣ２３として利用することにより、量子化ノイズも小さく、系の安定性が良好なものが得られ、さらにディジタル入力に対するアナログ出力の直線性が保証されるため、動作性能の高いオーバーサンプリング△ΣＡＤＣあるいはオーバーサンプリング△ΣＤＡＣを得ることができる。
【０１１５】
【発明の効果】
以上説明したように、この発明における請求項１記載のＤ／Ａコンバータは、スタート位置決定部によってクロック信号に同期して複数の単位電気量生成部の選択スタート位置を順次変更し、選択部によって複数の単位電気量生成部のうちディジタル信号で決定される個数の単位電気量生成部を、選択スタート位置から所定の順序にそって選択している。
【０１１６】
したがって、クロック信号のサイクル毎に選択スタート位置が変更されるため、ディジタル信号によって同一個数が決定された場合でも、複数の単位電気量生成部から選択される組合せは異なるものとなる。
【０１１７】
その結果、ディジタル信号値に関係なく、複数の単位電気量生成部を片寄りなく選択することができ、出力されるアナログ信号に単位電気量生成部個々の電気特性の差があらわれにくくなり、複数ビットのディジタル入力に対するアナログ出力の直線性を向上させることができる。
【０１１８】
また、選択部はディジタル信号で決定される個数の単位電気量生成部を、選択スタート位置から所定の順序にそって選択するため、ディジタル信号以外に必要とする情報は一の選択スタート位置だけで済む。一方、特開平４−１５２７１５号公報に開示されたＤ／Ａコンバータは、入力コードに応じた個数の容量をすべてランダムに選択しているため、ディジタル信号以外に選択する個数分の選択容量情報を必要とする。必要とする情報量の差は入力するディジタル信号のビット数に比例して大きくなるため、その回路構成の差は顕著な差となって現れる。
【０１１９】
加えて、請求項１記載のＤ／Ａコンバータのスタート位置決定部は、クロック信号に同期して所定の順序にそって変位個数Ａ（＜Ｌ（単位電気量生成部の個数））個ずつずらせながら選択スタート位置を決定する。
【０１２０】
したがって、変位個数Ａを加算しながら最大Ｌ通りの出力値を採るように構成する加算処理部からなる比較的簡単な回路構成でスタート位置決定部を構成することができる。
【０１２１】
このように、選択部がディジタル信号以外に必要な情報である選択スタート位置を決定するスタート位置決定部を簡単な回路構成で実現できることからも、本願発明が特開平４−１５２７１５号公報に開示されたＤ／Ａコンバータに対して回路構成の簡略化において優位性を有していることがわかる。
【０１２６】
請求項２記載のＤ／Ａコンバータの単位電気量生成部の個数ＬはＮビットのＤ／Ａ変換の必要個数（２N−１）より大きいため、その余剰個数に伴い選択スタート位置の自由度が増すため、アナログ信号に単位電気量生成部個々の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【０１２７】
請求項３記載のＤ／Ａコンバータの単位電気量生成部の個数Ｌと選択位置を変更する変位個数Ａとは互いに素の関係にあるため、スタート位置決定部はＬ通りの選択スタート位置を決定することができ、選択スタート位置の自由度を最大限に活用することにより、アナログ信号に単位電気量生成部個々の特性差がより一層あらわれにくくなり、ディジタル入力に対するアナログ出力の直線性を向上させることができる。
【０１２８】
請求項４記載のＤ／Ａコンバータの単位電気量生成部の個数Ｌは２Nであるため、変位個数Ａを加算しながらＮビットの加算結果（Ｌ＝２N通り）を出力する単純な加算処理部からなる簡単な回路構成でスタート位置決定部を構成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＤ／Ａコンバータの構成を示す説明図である。
【図２】 図１のスイッチ制御回路の内部構成を示すブロック図である。
【図３】 図２の第１及び第２の加算部の内部構成を示す回路図である。
【図４】 実施の形態１のＤ／Ａ変換動作を示す説明図である。
【図５】 実施の形態１のＤ／Ａ変換動作を示す説明図である。
【図６】 実施の形態２のＤ／Ａ変換動作を示す説明図である。
【図７】 実施の形態２のＤ／Ａ変換動作を示す説明図である。
【図８】 この発明の実施の形態３であるＤ／Ａコンバータの構成を示す説明図である。
【図９】 実施の形態３のＤ／Ａ変換動作を示す説明図である。
【図１０】 実施の形態３のＤ／Ａ変換動作を示す説明図である。
【図１１】 実施の形態４のＤ／Ａ変換動作を示す説明図である。
【図１２】 実施の形態４のＤ／Ａ変換動作を示す説明図である。
【図１３】 この発明の実施の形態５であるＤ／Ａコンバータの構成を示す説明図である。
【図１４】 図１３の内部クロック発生回路の動作を示すタイミング図である。
【図１５】 実施の形態５のＤ／Ａ変換動作を示す説明図である。
【図１６】 実施の形態５のＤ／Ａ変換動作を示す説明図である。
【図１７】 実施の形態５のＤ／Ａ変換動作を示す説明図である。
【図１８】 実施の形態６のＤ／Ａ変換動作を示す説明図である。
【図１９】 実施の形態６のＤ／Ａ変換動作を示す説明図である。
【図２０】 実施の形態６のＤ／Ａ変換動作を示す説明図である。
【図２１】 この発明の実施の形態７であるＤ／Ａコンバータの構成を示す説明図である。
【図２２】 実施の形態７のＤ／Ａ変換動作を示す説明図である。
【図２３】 実施の形態７のＤ／Ａ変換動作を示す説明図である。
【図２４】 実施の形態７のＤ／Ａ変換動作を示す説明図である。
【図２５】 実施の形態８のＤ／Ａ変換動作を示す説明図である。
【図２６】 実施の形態８のＤ／Ａ変換動作を示す説明図である。
【図２７】 実施の形態８のＤ／Ａ変換動作を示す説明図である。
【図２８】 スタート位置決定回路の簡略化が可能な電流源の構成例を示す説明図である。
【図２９】 実施の形態１〜８の変形例の構成を示す説明図である。
【図３０】 オーバーサンプリング△Σ変換方式を用いたＡ／Ｄコンバータの構成を示すブロック図である。
【図３１】 オーバーサンプリング△Σ変換方式のＤ／Ａコンバータの構成を示すブロック図である。
【図３２】 従来のＤ／Ａコンバータの内部構成を示す説明図である。
【図３３】 従来のＤ／Ａ変換動作を示す説明図である。
【図３４】 従来のＤ／Ａ変換動作を示す説明図である。
【符号の説明】
１，１Ａ，４，４Ａ スイッチ制御回路，２ Ｉ−Ｖ変換器、３，３Ａ〜３Ｃスタート位置決定回路、５ 電圧平均化回路、６ 第１加算部、７ 第２加算部、８ ラッチ部、１８ ゼロ調整回路、ＩＳ１〜ＩＳ（Ｍ＋Ｋ） 電流源、Ｓ１〜ＳＭ スイッチ。
Claims (4)
- クロック信号に同期して複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａコンバータであって、
出力部に対して所定の順序に並列に接続された複数の単位電気量生成部を備え、前記複数の単位電気量生成部のうち選択された数の単位電気量生成部に関連した電気量が前記出力部に現れ、
前記クロック信号に同期して前記複数の単位電気量生成部の選択スタート位置を順次変更して決定するスタート位置決定部と、
前記クロック信号に同期して前記ディジタル信号を受け、前記複数の単位電気量生成部のうち前記ディジタル信号で決定される個数の単位電気量生成部を、前記選択スタート位置から前記所定の順序にそって選択する選択部と、
前記出力部より得られる電気量に基づき前記アナログ信号を出力するアナログ信号出力部とをさらに備え、
前記ディジタル信号はＮ（≧２）ビットのディジタル信号を含み、
前記複数の単位電気量生成部はＬ（≧３）個の単位電気量生成部を含み、
前記スタート位置決定部は、前記クロック信号に同期して前記所定の順序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記選択スタート位置を決定する、
Ｄ／Ａコンバータ。 - 前記ディジタル信号のビット数Ｎと前記単位電気量生成部の個数Ｌとは｛Ｌ＞２ N −１｝の関係にある、
請求項１記載のＤ／Ａコンバータ。 - 前記単位電気量生成部の個数Ｌと前記変位個数Ａとは互いに素の関係にある、
請求項１あるいは請求項２記載のＤ／Ａコンバータ。 - 前記ディジタル信号のビット数Ｎと前記単位電気量生成部の個数Ｌとは｛Ｌ＝２ N ｝の関係にある、
請求項２記載のＤ／Ａコンバータ。
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