JP3928781B2 - デジタル・アナログ変換器の入力コードに対するセル選択方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデジタル・アナログ変換器の入力コードに対するセル選択方法に関する。
【０００２】
【従来の技術】
図３は、４ビットの電流出力型デジタル・アナログ変換器の一例を示す。図３において、電流出力型デジタル・アナログ変換器は、１５個の出力セルとしての電流源セル１〜１５が設けられている。その各電流源セル１〜１５は、それぞれ設けた切換スイッチＳＷがデジタルデータに基づいて切り換え動作されて第１アナログ出力線Ｌ１又は第２アナログ出力線Ｌ２のいずれか一方に接続されるようになっている。つまり、入力コード（デジタルデータ）に対して所定の数の電流源セルが選択されると、その選択された電流源セルの切換スイッチＳＷが切換る。これによって、選択された電流源セルから出力電流が切換スイッチＳＷを介してそれぞれ第２アナログ出力線Ｌ２に出力される。
【０００３】
ところで、この電流出力型デジタル・アナログ変換器は半導体チップ上に形成され、各電流源セルもチップ上に形成されることになる。従って、製造プロセスにおいて、製造ばらつきによってチップ上に形成された全ての電流源セルを同一の精度で製造することは難しい。つまり、全ての電流源セルについて、同一の出力電流を出力させることは製造プロセス上、限界がある。
【０００４】
このように、全ての電流源セルについて、同一の出力電流をそれぞれ出力させることは難しいところから、入力コードに対して選択される電流源セルを一義的に決定すると、デジタル値に対するアナログ値が線形にならない。そこで、入力コードに対する電流源セルの選択方法として、ＤＷＡ（Data Waighted Averaging）法が提案されている。
【０００５】
ＤＷＡ法について、図４に従って簡単に説明する。図４は、図３に示す１５個の電流源セル１〜１５を備えた４ビットの電流出力型デジタル・アナログ変換器であって、各電流源セル１〜１５を四角の升で示している。尚、選択されている電流源セルには斜線を施すようにしている。そして、図４は、入力コードｉｎが、順番に「１」→「１」→「１」→「２」→「１」→「４」→「８」→「６」→「１」→「１０」→「３」となるときに、選択される電流源セルの遷移を示す。
【０００６】
図４から明らかなように、ＤＷＡ法では、１つ前の入力コードｉｎにて選択された電流源セルの最終端の次の電流源セルから、新たな入力コードｉｎに基づく電流源セルが順番に選択されるようにしている。つまり、ＤＷＡ法では、入力コードｉｎに対して選択する電流源セルを、出力する毎にダイナミックに変更することで、どの電流源セルも選択される確率を同じになるようにしている。その結果、入力コードｉｎが一定の場合、各電流源セルが選択される確率が同一となることから、その出力の平均値は電流源セル間の製造ばらつきによる誤差が互いに打ち消し合う値を得ることができる。
【０００７】
【発明が解決しようとする課題】
ところで、上記ＤＷＡ法は、例えば１６倍、３２倍といったオーバーサンプルレートの高いデジタル・アナログ変換器に採用されているだけであった。つまり、このＤＷＡ法は、２〜４倍程度のオーバーサンプルレートの低いデジタル・アナログ変換器や、ナイキストレートのデジタル・アナログ変換器に応用されることは無かった。
【０００８】
仮に、このＤＷＡ法が、ナイキストレートのデジタル・アナログ変換器等に応用されたとすると、以下の問題が生じる。図５は、６３個の電流源セルを有した６ビットの電流出力型デジタル・アナログ変換器がＤＷＡ法によって選択される電流源セルの遷移の一例を示す。
【０００９】
今、図５に示すように、「４２」の入力コードｉｎが連続して入力された場合、ＤＷＡ法では、３通りの電流源セルの選択が繰り返されることになる。即ち、図５において、上段に示す左から１番目〜４２番目の各電源セルが選択された場合と、中段に示す４３番目〜６３番目及び１番目〜２１番目の各電源セルが選択された場合と、下段に示す２２番目〜６３番目の各電源セルが選択された場合の３パターンがある。
【００１０】
上段の１番目〜４２番目の各電源セルが選択された場合の、出力電流Ｉｔ（＝Ｉt1）は「Ｉs＋α１」、中段の４３番目〜６３番目及び１番目〜２１番目の各電源セルが選択された場合の出力電流Ｉｔ（＝Ｉt2）は「Ｉs＋α２」、下段の２２番目〜６３番目の各電源セル選択された場合の出力電流Ｉｔ（＝Ｉt3）は「Ｉs＋α３」となる。尚、Ｉsは、製造ばらつきがない場合に出力されるべき電流値である。α１，α２及びα３は、各電流源セルの製造ばらつきに基づく各選択パターンの誤差電流を示す。
【００１１】
従って、「４２」の入力コードｉｎが連続する場合、ＤＷＡ法では、「４２」の入力コードｉｎに対して出力電流Ｉｔが「Ｉs＋α１」→「Ｉs＋α２」→「Ｉs＋α３」と変化する。この変化は、図６に示すように、サンプリング周波数の１／３の位置にノイズ成分が集中する。尚、図６中のｆｓはサンプリング周波数である。
【００１２】
因みに、図７は、「１」の入力コードｉｎが連続して入力された場合の、ノイズスペクトラムを示し、パターンが６３通りあることから、多くの周波数にノイズが分散され且つ値が小さいことがわかる。
【００１３】
このことから、繰り返しの選択パターン数（一巡するのに要する選択パターンの数）が少ないほど、各電流源セルの製造ばらつきによる出力電流の平均化は難しく精度の高いデジタル・アナログ変換は望めない。このことは、全電流源セル中から一部を使ってＤＷＡ法を行う、いわゆるパーシャルＤＷＡ法においても同様な問題を有していた。
【００１４】
このように変動する出力電流を、フィルタ回路で平均化することが、前記オーバーサンプルレートの高いデジタル・アナログ変換器では可能であった。しかし、前記ナイキストレートのデジタル・アナログ変換器等においては、ナイキスト周波数に近いところでサンプリングしていることから、サンプリング周波数の１／３の位置のノイズ成分をフィルタリングするフィルタ回路が使用できず平均化することができない。また、従来の高いオーバーサンプルレートのデジタル・アナログ変換器においても、図６に示すような大きなノイズをフィルタ回路で除去せねばならず、結果としてフィルタ回路に要求される雑音減衰特性を厳しく設定する必要があり、フィルタ回路の複雑化を招いていた。
【００１５】
本発明は、上記問題点を解消するためになされたものであって、その目的は、入力コードに依存されることなく、選択パターンの周期性に基づくノイズを低減させることができるデジタル・アナログ変換器の入力コードに対するセル選択方法を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、多数個の出力セルの中から入力コードに応じて出力セルを選択する際、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択されるようにし、その選択された出力セルからアナログ信号を取得するようにしたデジタル・アナログ変換器の入力コードに対するセル選択方法において、前記多数個の出力セルの数を素数で構成したことをその要旨とする。
【００１７】
請求項２に記載の発明は、請求項１に記載のデジタル・アナログ変換器の入力コードに対するセル選択方法において、前記多数個の出力セルは、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択される巡回選択セルと、所定の入力コードに対して一義的に選択される非巡回選択セルとに区分され、前記巡回選択セルの数を素数で構成したことをその要旨とする。
【００１８】
請求項３に記載の発明は、請求項２に記載のデジタル・アナログ変換器の入力コードに対するセル選択方法において、前記巡回選択セルの数は、前記全出力セルの数以下の素数の中から最も大きな数の素数であることをその要旨とする。
【００１９】
（作用）
請求項１〜３に記載の発明によれば、出力セルの数を素数で構成したので、同じ値の入力コードが連続しても、選択される電流源セルの選択パターンが再び同じ選択パターンまで一巡するのに要する選択パターンの数は、入力されるコードに依存されることなく素数となる。
【００２０】
従って、入力されるコードに依存されることなく同じ値の入力コードが連続しても、選択パターンの周期性に基づくノイズを分散させることができ且つ値を小さくでき、各出力セルの製造ばらつきによるアナログ値を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。
【００２１】
加えて、請求項２に記載の発明によれば、多数個の出力セルを、素数となる数だけの出力セルを巡回選択セルとし、残った出力セルを非巡回選択セルとする。そして、その巡回選択セルについて、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択されるようにした。従って、新たにデジタル・アナログ変換器の回路設計をすることなく既存のデジタル・アナログ変換器を少し手直しするだけで実現させることができる。
【００２２】
加えて、請求項３に記載の発明によれば、巡回選択セルの数を、全出力セルの数以下の素数の中から最も大きな数の素数で構成したので、再び同じ選択パターンまで一巡するのに要する選択パターンの数を最も多くでき多くの周波数にノイズを分散し且つ値を小さくし、各電流源セルの製造ばらつきによる出力電流を平均化することができる。
【００２３】
【発明の実施の形態】
以下、本発明のデジタル・アナログ変換器の入力コードに対するセル選択方法を、６３個の電流源セルを備えた電流出力型デジタル・アナログ変換器に具体化した一実施形態を図１及び図２に従って説明する。
【００２４】
図１は、６３個の出力セルとしての電流源セルを備えた６ビットの電流出力型デジタル・アナログ変換器のセルの模式図を示し、６３個の電流源セルＣ01〜Ｃ６３をそれぞれ四角の升で示す。また、図２において四角の升のうち斜線が施された升に電流源セルは入力コードｉｎに対して選択された電流源セルを示す。
【００２５】
今、６３個の電流源セルＣ01〜Ｃ６３のうち、巡回選択セルと非巡回選択セルを決める。巡回選択セルは、前記ＤＷＡ法にしたがって選択される対象の電流源セルであって、その数は素数となる数の電流源セルが割り当てられる。本実施形態では、６１個の電流源セルを巡回選択セルとし、左端２番目の電流源セルＣ02から右端２番目の電流源セルＣ62までの６１個の各電流源セルＣ02〜Ｃ62を巡回選択セルとしている。
【００２６】
非巡回選択セルは、前記ＤＷＡ法にしたがわないで所定の入力コードｉｎに対して一義的に選択される電流源セルであって、全体の電流源セルの数から前記巡回選択セルの数だけ引いた数の電流源セルが割り当てられる。従って、本実施形態では、２個（＝６３−６１）の電流源セルが非巡回選択セルとなり、左端の電流源セルＣ01と右端の電流源セルＣ64が巡回選択セルとなる。
【００２７】
非巡回選択セルとしての左端の電流源セルＣ01は、入力コードｉｎが「１」以上のとき、常に選択される。つまり、入力コードｉｎが「１」の時には、常に電流源セルＣ01のみが選択されることになる。又、非巡回選択セルとしての右端の電流源セルＣ64は、入力コードｉｎが「６４」のときのみ、常に選択されるようにする。つまり、入力コードｉｎが「０」〜「６３」の時には、常に電流源セルＣ64は選択されることはない。
【００２８】
従って、入力コードｉｎが「２」〜「６３」の時には、左端の電流源セルＣ01が選択され、残りの電流源セルは前記巡回選択セルの電流源セルＣ02〜Ｃ62の中から選択される。例えば、入力コードｉｎが「５」のとき、５個の電流源セルが選択される。このとき、電流源セルＣ01が必ず選択されるため、残る４個の電流源セルが巡回選択セルである６１個の電流源セルＣ02〜Ｃ62の中から選択される。因みに、入力コード「１０」の時には、９個の電流源セルが巡回選択セルである６１個の電流源セルＣ02〜Ｃ62の中から選択される。
【００２９】
巡回選択セルである６１個の電流源セルＣ02〜Ｃ62の入力コードｉｎに対する選択方法は、ＤＷＡ法にしたがって選択される。６１個の電流源セルＣ02〜Ｃ62において、１つ前の入力コードｉｎにて選択された電流源セルの最終端の次の電流源セルから、新たな入力コードｉｎに基づく電流源セルが順番に選択されるようにしている。例えば、１つ前の入力コードｉｎで、選択された電流源セルの最終端のセルが左端５番目の電流源セルＣ05の時、次の新たな入力コードｉｎが「７」の場合には、電流源セルＣ01（非巡回選択セル）と、左端６番目の電流源セルＣ06から数えて６個の電流源セルＣ06〜Ｃ11が選択される。
【００３０】
さらに、例えば、図２に示すように、「４２」の入力コードｉｎが連続して入力されるとき、巡回選択セルである６１個の電流源セルＣ02〜Ｃ62中から４１個の電流源セルが選択され、その選択される４１個の電流源セルが巡回することになる。このとき、巡回選択セルは素数である６１個の電流源セルＣ02〜Ｃ62から構成されていることから、「４２」の入力コードｉｎが６１回連続して入力したとき、選択される電流源セルの選択パターンは一巡する。つまり、「２」〜「６３」のいずれの入力コードｉｎが連続して入力されても、６１回連続して入力されて初めて選択される電流源セルの選択パターンが一巡することになる。
【００３１】
次に、上記のように構成したデジタル・アナログ変換器の入力コードｉｎに対するセルの選択方法の特徴を以下に記載する。
（１）本実施形態では、６３個の電流源セルＣ01〜Ｃ６３を備えた電流出力型デジタル・アナログ変換器において、６３個の電流源セルＣ01〜Ｃ６３を、巡回選択セルと非巡回選択セルとに区分し、巡回選択セルを素数である６１個の電流源セルＣ02〜Ｃ62にて構成した。従って、連続して、同じ入力コードｉｎが入力されても、６１回連続して入力されて初めて選択される電流源セルの選択パターンが一巡することになる。つまり、再び同じ選択パターンまで一巡するのに要する選択パターンの数を素数である６１個と非常に多くすることができる。
【００３２】
従って、選択パターンが６１通りあることから、多くの周波数にノイズを分散させることができ且つ値を小さくでき、各電流源セルの製造ばらつきによる出力電流を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。その結果、オーバーサンプリングレートの低いデジタル・アナログ変換器や、ナイキストレートのデジタル・アナログ変換器においても精度の高いデジタル・アナログ変換を可能にすることができる。
【００３３】
また、従来の高いオーバーサンプルレートのデジタル・アナログ変換器においても、出力に付加されるフィルタ回路に要求される雑音減衰特性を緩く設定でき、結果としてフィルタ回路の複雑化を緩和できる。
【００３４】
（２）本実施形態では、６３個の電流源セルＣ01〜Ｃ６３を備えた電流出力型デジタル・アナログ変換器において、６３個の電流源セルＣ01〜Ｃ６３を、巡回選択セルと非巡回選択セルとに区分し、巡回選択セルを素数である６１個の電流源セルＣ02〜Ｃ62にて構成した。従って、新たにデジタル・アナログ変換器の回路設計をすることなく既存のデジタル・アナログ変換器を大幅に設計変更することなく少し手直しするだけで実現させることができる。
【００３５】
（３）本実施形態では、巡回選択セルの数を全電流源セルＣ01〜Ｃ62の数である６３以下の素数の中から最も大きな数である６１を用いたので、再び同じ選択パターンまで一巡するのに要する選択パターンの数を最も多くでき多くの周波数にノイズを分散し且つ値を小さくし、各電流源セルの製造ばらつきによる出力電流を平均化することができる。
【００３６】
尚、本発明の実施形態は、以下のように変更してもよい。
○上記実施形態では、６３個の電流源セルＣ01〜Ｃ62に対して６１個の電流源セルＣ02〜Ｃ62を巡回選択セルとした。これを、精度を大きく下げない範囲で６１より小さな素数の例えば、５９、５３、４７、４３、…等の数で巡回選択セルを構成してもよい。
【００３７】
○上記実施形態では、巡回選択セル群を一つとしたが、複数の巡回選択セル群をもっても良い。このとき、巡回選択セル数が素数であれば、その効果は変わらず期待できる。例えば、６３個のセルに対し、それぞれ１７個、２３個、２３個の３ブロックをＤＷＡが適用された巡回選択セルとし、入力コードから得られる選択セル数を、上記３ブロックにほぼ均等に分配してもよい。また、例えば２つの３１個の巡回選択セルと、１つの非巡回選択セルの組合わせでもよい。
【００３８】
○上記実施形態では、６３個の電流源セルからなる６ビットのデジタル・アナログ変換器に具体化したが、電流源セルの数を６３より大きい数の素数で構成してもよい。例えば、６３以上の素数であって６３に最も近い素数である６７個の電流源セルからなる６ビットのデジタル・アナログ変換器を設ける。この場合、デジタル・アナログ変換器を構成する６７個全ての電流源セルが巡回選択セルに割り当てられ、非巡回選択セルはない。この場合にも、６３に最も近い素数である６７個で構成したので、回路規模増大を最少限に抑えつつ、連続して同じ入力コードｉｎが入力されても、再び同じ選択パターンまで一巡するのに要する選択パターンの数を多くすることができる。その結果、多くの周波数にノイズを分散し且つ値を小さくでき、各電流源セルの製造ばらつきによる出力電流を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。
【００３９】
○上記実施形態では、６ビットのデジタル・アナログ変換器に具体化したが、４ビット、８ビット、１６ビット等、その他ビットのデジタル・アナログ変換器における入力コードｉｎに対するセル選択方法に具体化してもよい。この場合にも、前記実施形態と同様な効果を得ることができる。
【００４０】
○上記実施形態では、巡回選択セルとしての６１個の電流源セルＣ02〜Ｃ62の選択して行く順番を、図２において左から右に向かって順番に選択していったが、これを図２において右から左に向かって選択するようにして実施してもよい。
【００４１】
○上記実施形態では、電流出力型デジタル・アナログ変換器に具体化したが、電圧出力型デジタル・アナログ変換器に具体化してもよい。例えば、キャパシタを利用したデジタル・アナログ変換回路に適用してもよい。
【００４２】
【発明の効果】
以上詳述したように、請求項１〜３項に記載の発明によれば、入力されるコードに依存されることなく、選択パターンの周期性に基づくノイズを分散させることができ且つ値を小さくでき、各出力セルの製造ばらつきによるアナログ値を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。
【図面の簡単な説明】
【図１】本発明を具体化した６ビットの電流出力型デジタル・アナログ変換器のセルの模式図である。
【図２】同一入力コードが連続して入力される場合の選択される電流源セルの遷移を説明する説明図である。
【図３】４ビットの電流出力型デジタル・アナログ変換器を説明するための回路図である。
【図４】従来のデジタル・アナログ変換器の入力コードに対する電流源セルの選択方法であるＤＷＡ（Data Waighted Averaging）法を説明する説明図である。
【図５】同じく６３個の電流源セルを有した６ビットの電流出力型デジタル・アナログ変換器がＤＷＡ法によって選択される電流源セルの遷移を説明する図である。
【図６】入力コードに対して一巡するパターンの数が少ない場合の出力電流に含まれるノイズを説明するための図である。
【図７】入力コードに対して一巡するパターンの数が多い場合の出力電流に含まれるノイズを説明するための図である。
【符号の説明】
Ｃ01〜Ｃ６３ 出力セルとしての電流源セル
ｉｎ 入力コード
【発明の属する技術分野】
本発明はデジタル・アナログ変換器の入力コードに対するセル選択方法に関する。
【０００２】
【従来の技術】
図３は、４ビットの電流出力型デジタル・アナログ変換器の一例を示す。図３において、電流出力型デジタル・アナログ変換器は、１５個の出力セルとしての電流源セル１〜１５が設けられている。その各電流源セル１〜１５は、それぞれ設けた切換スイッチＳＷがデジタルデータに基づいて切り換え動作されて第１アナログ出力線Ｌ１又は第２アナログ出力線Ｌ２のいずれか一方に接続されるようになっている。つまり、入力コード（デジタルデータ）に対して所定の数の電流源セルが選択されると、その選択された電流源セルの切換スイッチＳＷが切換る。これによって、選択された電流源セルから出力電流が切換スイッチＳＷを介してそれぞれ第２アナログ出力線Ｌ２に出力される。
【０００３】
ところで、この電流出力型デジタル・アナログ変換器は半導体チップ上に形成され、各電流源セルもチップ上に形成されることになる。従って、製造プロセスにおいて、製造ばらつきによってチップ上に形成された全ての電流源セルを同一の精度で製造することは難しい。つまり、全ての電流源セルについて、同一の出力電流を出力させることは製造プロセス上、限界がある。
【０００４】
このように、全ての電流源セルについて、同一の出力電流をそれぞれ出力させることは難しいところから、入力コードに対して選択される電流源セルを一義的に決定すると、デジタル値に対するアナログ値が線形にならない。そこで、入力コードに対する電流源セルの選択方法として、ＤＷＡ（Data Waighted Averaging）法が提案されている。
【０００５】
ＤＷＡ法について、図４に従って簡単に説明する。図４は、図３に示す１５個の電流源セル１〜１５を備えた４ビットの電流出力型デジタル・アナログ変換器であって、各電流源セル１〜１５を四角の升で示している。尚、選択されている電流源セルには斜線を施すようにしている。そして、図４は、入力コードｉｎが、順番に「１」→「１」→「１」→「２」→「１」→「４」→「８」→「６」→「１」→「１０」→「３」となるときに、選択される電流源セルの遷移を示す。
【０００６】
図４から明らかなように、ＤＷＡ法では、１つ前の入力コードｉｎにて選択された電流源セルの最終端の次の電流源セルから、新たな入力コードｉｎに基づく電流源セルが順番に選択されるようにしている。つまり、ＤＷＡ法では、入力コードｉｎに対して選択する電流源セルを、出力する毎にダイナミックに変更することで、どの電流源セルも選択される確率を同じになるようにしている。その結果、入力コードｉｎが一定の場合、各電流源セルが選択される確率が同一となることから、その出力の平均値は電流源セル間の製造ばらつきによる誤差が互いに打ち消し合う値を得ることができる。
【０００７】
【発明が解決しようとする課題】
ところで、上記ＤＷＡ法は、例えば１６倍、３２倍といったオーバーサンプルレートの高いデジタル・アナログ変換器に採用されているだけであった。つまり、このＤＷＡ法は、２〜４倍程度のオーバーサンプルレートの低いデジタル・アナログ変換器や、ナイキストレートのデジタル・アナログ変換器に応用されることは無かった。
【０００８】
仮に、このＤＷＡ法が、ナイキストレートのデジタル・アナログ変換器等に応用されたとすると、以下の問題が生じる。図５は、６３個の電流源セルを有した６ビットの電流出力型デジタル・アナログ変換器がＤＷＡ法によって選択される電流源セルの遷移の一例を示す。
【０００９】
今、図５に示すように、「４２」の入力コードｉｎが連続して入力された場合、ＤＷＡ法では、３通りの電流源セルの選択が繰り返されることになる。即ち、図５において、上段に示す左から１番目〜４２番目の各電源セルが選択された場合と、中段に示す４３番目〜６３番目及び１番目〜２１番目の各電源セルが選択された場合と、下段に示す２２番目〜６３番目の各電源セルが選択された場合の３パターンがある。
【００１０】
上段の１番目〜４２番目の各電源セルが選択された場合の、出力電流Ｉｔ（＝Ｉt1）は「Ｉs＋α１」、中段の４３番目〜６３番目及び１番目〜２１番目の各電源セルが選択された場合の出力電流Ｉｔ（＝Ｉt2）は「Ｉs＋α２」、下段の２２番目〜６３番目の各電源セル選択された場合の出力電流Ｉｔ（＝Ｉt3）は「Ｉs＋α３」となる。尚、Ｉsは、製造ばらつきがない場合に出力されるべき電流値である。α１，α２及びα３は、各電流源セルの製造ばらつきに基づく各選択パターンの誤差電流を示す。
【００１１】
従って、「４２」の入力コードｉｎが連続する場合、ＤＷＡ法では、「４２」の入力コードｉｎに対して出力電流Ｉｔが「Ｉs＋α１」→「Ｉs＋α２」→「Ｉs＋α３」と変化する。この変化は、図６に示すように、サンプリング周波数の１／３の位置にノイズ成分が集中する。尚、図６中のｆｓはサンプリング周波数である。
【００１２】
因みに、図７は、「１」の入力コードｉｎが連続して入力された場合の、ノイズスペクトラムを示し、パターンが６３通りあることから、多くの周波数にノイズが分散され且つ値が小さいことがわかる。
【００１３】
このことから、繰り返しの選択パターン数（一巡するのに要する選択パターンの数）が少ないほど、各電流源セルの製造ばらつきによる出力電流の平均化は難しく精度の高いデジタル・アナログ変換は望めない。このことは、全電流源セル中から一部を使ってＤＷＡ法を行う、いわゆるパーシャルＤＷＡ法においても同様な問題を有していた。
【００１４】
このように変動する出力電流を、フィルタ回路で平均化することが、前記オーバーサンプルレートの高いデジタル・アナログ変換器では可能であった。しかし、前記ナイキストレートのデジタル・アナログ変換器等においては、ナイキスト周波数に近いところでサンプリングしていることから、サンプリング周波数の１／３の位置のノイズ成分をフィルタリングするフィルタ回路が使用できず平均化することができない。また、従来の高いオーバーサンプルレートのデジタル・アナログ変換器においても、図６に示すような大きなノイズをフィルタ回路で除去せねばならず、結果としてフィルタ回路に要求される雑音減衰特性を厳しく設定する必要があり、フィルタ回路の複雑化を招いていた。
【００１５】
本発明は、上記問題点を解消するためになされたものであって、その目的は、入力コードに依存されることなく、選択パターンの周期性に基づくノイズを低減させることができるデジタル・アナログ変換器の入力コードに対するセル選択方法を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、多数個の出力セルの中から入力コードに応じて出力セルを選択する際、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択されるようにし、その選択された出力セルからアナログ信号を取得するようにしたデジタル・アナログ変換器の入力コードに対するセル選択方法において、前記多数個の出力セルの数を素数で構成したことをその要旨とする。
【００１７】
請求項２に記載の発明は、請求項１に記載のデジタル・アナログ変換器の入力コードに対するセル選択方法において、前記多数個の出力セルは、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択される巡回選択セルと、所定の入力コードに対して一義的に選択される非巡回選択セルとに区分され、前記巡回選択セルの数を素数で構成したことをその要旨とする。
【００１８】
請求項３に記載の発明は、請求項２に記載のデジタル・アナログ変換器の入力コードに対するセル選択方法において、前記巡回選択セルの数は、前記全出力セルの数以下の素数の中から最も大きな数の素数であることをその要旨とする。
【００１９】
（作用）
請求項１〜３に記載の発明によれば、出力セルの数を素数で構成したので、同じ値の入力コードが連続しても、選択される電流源セルの選択パターンが再び同じ選択パターンまで一巡するのに要する選択パターンの数は、入力されるコードに依存されることなく素数となる。
【００２０】
従って、入力されるコードに依存されることなく同じ値の入力コードが連続しても、選択パターンの周期性に基づくノイズを分散させることができ且つ値を小さくでき、各出力セルの製造ばらつきによるアナログ値を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。
【００２１】
加えて、請求項２に記載の発明によれば、多数個の出力セルを、素数となる数だけの出力セルを巡回選択セルとし、残った出力セルを非巡回選択セルとする。そして、その巡回選択セルについて、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択されるようにした。従って、新たにデジタル・アナログ変換器の回路設計をすることなく既存のデジタル・アナログ変換器を少し手直しするだけで実現させることができる。
【００２２】
加えて、請求項３に記載の発明によれば、巡回選択セルの数を、全出力セルの数以下の素数の中から最も大きな数の素数で構成したので、再び同じ選択パターンまで一巡するのに要する選択パターンの数を最も多くでき多くの周波数にノイズを分散し且つ値を小さくし、各電流源セルの製造ばらつきによる出力電流を平均化することができる。
【００２３】
【発明の実施の形態】
以下、本発明のデジタル・アナログ変換器の入力コードに対するセル選択方法を、６３個の電流源セルを備えた電流出力型デジタル・アナログ変換器に具体化した一実施形態を図１及び図２に従って説明する。
【００２４】
図１は、６３個の出力セルとしての電流源セルを備えた６ビットの電流出力型デジタル・アナログ変換器のセルの模式図を示し、６３個の電流源セルＣ01〜Ｃ６３をそれぞれ四角の升で示す。また、図２において四角の升のうち斜線が施された升に電流源セルは入力コードｉｎに対して選択された電流源セルを示す。
【００２５】
今、６３個の電流源セルＣ01〜Ｃ６３のうち、巡回選択セルと非巡回選択セルを決める。巡回選択セルは、前記ＤＷＡ法にしたがって選択される対象の電流源セルであって、その数は素数となる数の電流源セルが割り当てられる。本実施形態では、６１個の電流源セルを巡回選択セルとし、左端２番目の電流源セルＣ02から右端２番目の電流源セルＣ62までの６１個の各電流源セルＣ02〜Ｃ62を巡回選択セルとしている。
【００２６】
非巡回選択セルは、前記ＤＷＡ法にしたがわないで所定の入力コードｉｎに対して一義的に選択される電流源セルであって、全体の電流源セルの数から前記巡回選択セルの数だけ引いた数の電流源セルが割り当てられる。従って、本実施形態では、２個（＝６３−６１）の電流源セルが非巡回選択セルとなり、左端の電流源セルＣ01と右端の電流源セルＣ64が巡回選択セルとなる。
【００２７】
非巡回選択セルとしての左端の電流源セルＣ01は、入力コードｉｎが「１」以上のとき、常に選択される。つまり、入力コードｉｎが「１」の時には、常に電流源セルＣ01のみが選択されることになる。又、非巡回選択セルとしての右端の電流源セルＣ64は、入力コードｉｎが「６４」のときのみ、常に選択されるようにする。つまり、入力コードｉｎが「０」〜「６３」の時には、常に電流源セルＣ64は選択されることはない。
【００２８】
従って、入力コードｉｎが「２」〜「６３」の時には、左端の電流源セルＣ01が選択され、残りの電流源セルは前記巡回選択セルの電流源セルＣ02〜Ｃ62の中から選択される。例えば、入力コードｉｎが「５」のとき、５個の電流源セルが選択される。このとき、電流源セルＣ01が必ず選択されるため、残る４個の電流源セルが巡回選択セルである６１個の電流源セルＣ02〜Ｃ62の中から選択される。因みに、入力コード「１０」の時には、９個の電流源セルが巡回選択セルである６１個の電流源セルＣ02〜Ｃ62の中から選択される。
【００２９】
巡回選択セルである６１個の電流源セルＣ02〜Ｃ62の入力コードｉｎに対する選択方法は、ＤＷＡ法にしたがって選択される。６１個の電流源セルＣ02〜Ｃ62において、１つ前の入力コードｉｎにて選択された電流源セルの最終端の次の電流源セルから、新たな入力コードｉｎに基づく電流源セルが順番に選択されるようにしている。例えば、１つ前の入力コードｉｎで、選択された電流源セルの最終端のセルが左端５番目の電流源セルＣ05の時、次の新たな入力コードｉｎが「７」の場合には、電流源セルＣ01（非巡回選択セル）と、左端６番目の電流源セルＣ06から数えて６個の電流源セルＣ06〜Ｃ11が選択される。
【００３０】
さらに、例えば、図２に示すように、「４２」の入力コードｉｎが連続して入力されるとき、巡回選択セルである６１個の電流源セルＣ02〜Ｃ62中から４１個の電流源セルが選択され、その選択される４１個の電流源セルが巡回することになる。このとき、巡回選択セルは素数である６１個の電流源セルＣ02〜Ｃ62から構成されていることから、「４２」の入力コードｉｎが６１回連続して入力したとき、選択される電流源セルの選択パターンは一巡する。つまり、「２」〜「６３」のいずれの入力コードｉｎが連続して入力されても、６１回連続して入力されて初めて選択される電流源セルの選択パターンが一巡することになる。
【００３１】
次に、上記のように構成したデジタル・アナログ変換器の入力コードｉｎに対するセルの選択方法の特徴を以下に記載する。
（１）本実施形態では、６３個の電流源セルＣ01〜Ｃ６３を備えた電流出力型デジタル・アナログ変換器において、６３個の電流源セルＣ01〜Ｃ６３を、巡回選択セルと非巡回選択セルとに区分し、巡回選択セルを素数である６１個の電流源セルＣ02〜Ｃ62にて構成した。従って、連続して、同じ入力コードｉｎが入力されても、６１回連続して入力されて初めて選択される電流源セルの選択パターンが一巡することになる。つまり、再び同じ選択パターンまで一巡するのに要する選択パターンの数を素数である６１個と非常に多くすることができる。
【００３２】
従って、選択パターンが６１通りあることから、多くの周波数にノイズを分散させることができ且つ値を小さくでき、各電流源セルの製造ばらつきによる出力電流を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。その結果、オーバーサンプリングレートの低いデジタル・アナログ変換器や、ナイキストレートのデジタル・アナログ変換器においても精度の高いデジタル・アナログ変換を可能にすることができる。
【００３３】
また、従来の高いオーバーサンプルレートのデジタル・アナログ変換器においても、出力に付加されるフィルタ回路に要求される雑音減衰特性を緩く設定でき、結果としてフィルタ回路の複雑化を緩和できる。
【００３４】
（２）本実施形態では、６３個の電流源セルＣ01〜Ｃ６３を備えた電流出力型デジタル・アナログ変換器において、６３個の電流源セルＣ01〜Ｃ６３を、巡回選択セルと非巡回選択セルとに区分し、巡回選択セルを素数である６１個の電流源セルＣ02〜Ｃ62にて構成した。従って、新たにデジタル・アナログ変換器の回路設計をすることなく既存のデジタル・アナログ変換器を大幅に設計変更することなく少し手直しするだけで実現させることができる。
【００３５】
（３）本実施形態では、巡回選択セルの数を全電流源セルＣ01〜Ｃ62の数である６３以下の素数の中から最も大きな数である６１を用いたので、再び同じ選択パターンまで一巡するのに要する選択パターンの数を最も多くでき多くの周波数にノイズを分散し且つ値を小さくし、各電流源セルの製造ばらつきによる出力電流を平均化することができる。
【００３６】
尚、本発明の実施形態は、以下のように変更してもよい。
○上記実施形態では、６３個の電流源セルＣ01〜Ｃ62に対して６１個の電流源セルＣ02〜Ｃ62を巡回選択セルとした。これを、精度を大きく下げない範囲で６１より小さな素数の例えば、５９、５３、４７、４３、…等の数で巡回選択セルを構成してもよい。
【００３７】
○上記実施形態では、巡回選択セル群を一つとしたが、複数の巡回選択セル群をもっても良い。このとき、巡回選択セル数が素数であれば、その効果は変わらず期待できる。例えば、６３個のセルに対し、それぞれ１７個、２３個、２３個の３ブロックをＤＷＡが適用された巡回選択セルとし、入力コードから得られる選択セル数を、上記３ブロックにほぼ均等に分配してもよい。また、例えば２つの３１個の巡回選択セルと、１つの非巡回選択セルの組合わせでもよい。
【００３８】
○上記実施形態では、６３個の電流源セルからなる６ビットのデジタル・アナログ変換器に具体化したが、電流源セルの数を６３より大きい数の素数で構成してもよい。例えば、６３以上の素数であって６３に最も近い素数である６７個の電流源セルからなる６ビットのデジタル・アナログ変換器を設ける。この場合、デジタル・アナログ変換器を構成する６７個全ての電流源セルが巡回選択セルに割り当てられ、非巡回選択セルはない。この場合にも、６３に最も近い素数である６７個で構成したので、回路規模増大を最少限に抑えつつ、連続して同じ入力コードｉｎが入力されても、再び同じ選択パターンまで一巡するのに要する選択パターンの数を多くすることができる。その結果、多くの周波数にノイズを分散し且つ値を小さくでき、各電流源セルの製造ばらつきによる出力電流を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。
【００３９】
○上記実施形態では、６ビットのデジタル・アナログ変換器に具体化したが、４ビット、８ビット、１６ビット等、その他ビットのデジタル・アナログ変換器における入力コードｉｎに対するセル選択方法に具体化してもよい。この場合にも、前記実施形態と同様な効果を得ることができる。
【００４０】
○上記実施形態では、巡回選択セルとしての６１個の電流源セルＣ02〜Ｃ62の選択して行く順番を、図２において左から右に向かって順番に選択していったが、これを図２において右から左に向かって選択するようにして実施してもよい。
【００４１】
○上記実施形態では、電流出力型デジタル・アナログ変換器に具体化したが、電圧出力型デジタル・アナログ変換器に具体化してもよい。例えば、キャパシタを利用したデジタル・アナログ変換回路に適用してもよい。
【００４２】
【発明の効果】
以上詳述したように、請求項１〜３項に記載の発明によれば、入力されるコードに依存されることなく、選択パターンの周期性に基づくノイズを分散させることができ且つ値を小さくでき、各出力セルの製造ばらつきによるアナログ値を平均化でき、精度の高いデジタル・アナログ変換を可能にすることができる。
【図面の簡単な説明】
【図１】本発明を具体化した６ビットの電流出力型デジタル・アナログ変換器のセルの模式図である。
【図２】同一入力コードが連続して入力される場合の選択される電流源セルの遷移を説明する説明図である。
【図３】４ビットの電流出力型デジタル・アナログ変換器を説明するための回路図である。
【図４】従来のデジタル・アナログ変換器の入力コードに対する電流源セルの選択方法であるＤＷＡ（Data Waighted Averaging）法を説明する説明図である。
【図５】同じく６３個の電流源セルを有した６ビットの電流出力型デジタル・アナログ変換器がＤＷＡ法によって選択される電流源セルの遷移を説明する図である。
【図６】入力コードに対して一巡するパターンの数が少ない場合の出力電流に含まれるノイズを説明するための図である。
【図７】入力コードに対して一巡するパターンの数が多い場合の出力電流に含まれるノイズを説明するための図である。
【符号の説明】
Ｃ01〜Ｃ６３ 出力セルとしての電流源セル
ｉｎ 入力コード
Claims (2)
- 多数個の出力セルの中から入力コードに応じて出力セルを選択し、その選択された出力セルからアナログ信号を取得するようにしたデジタル・アナログ変換器の入力コードに対するセル選択方法において、
前記多数個の出力セルは、１つ前の入力コードにて選択された出力セルの最終端の次の出力セルから、新たな入力コードに基づく出力セルが順番に選択される巡回選択セルと、所定の入力コードに対して一義的に選択される非巡回選択セルとに区分され、前記巡回選択セルの数を素数で構成したことを特徴とするデジタル・アナログ変換器の入力コードに対するセル選択方法。 - 請求項１に記載のデジタル・アナログ変換器の入力コードに対するセル選択方法において、
前記巡回選択セルの数は、前記全出力セルの数以下の素数の中から最も大きな数の素数であることを特徴とするデジタル・アナログ変換器の入力コードに対するセル選択方法。
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