JP3147605B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号をアナロ
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でＤ／Ａ変換を行う
オーバーサンプリング型Ｄ／Ａ変換装置に関するもので
ある。
グ信号に変換するＤ／Ａ（ディジタル／アナログ）変換
装置に関し、特にディジタル入力信号のサンプリング周
波数よりも高いサンプリング周波数でＤ／Ａ変換を行う
オーバーサンプリング型Ｄ／Ａ変換装置に関するもので
ある。
【０００２】
【従来の技術】Ｄ／Ａ変換装置の一つとして、ノイズシ
ェーパとＰＷＭを用いたＤ／Ａ変換装置が報告されてい
る。従来報告されていたこの方式のＤ／Ａ変換装置につ
いて図１１を用いて説明する。なお、この技術について
は「ナショナル・テクニカル・レポート（第34巻第2
号、昭和63年4月）pp.40-45」にその記載がある。
ェーパとＰＷＭを用いたＤ／Ａ変換装置が報告されてい
る。従来報告されていたこの方式のＤ／Ａ変換装置につ
いて図１１を用いて説明する。なお、この技術について
は「ナショナル・テクニカル・レポート（第34巻第2
号、昭和63年4月）pp.40-45」にその記載がある。
【０００３】図１１は従来のＤ／Ａ変換装置の一例を示
すブロック図である。１０はディジタルフィルタ（Ｄ
Ｆ）であり、入力されたディジタル信号のサンプリング
周波数fsをｋ倍（ｋ≧２）にするものである。ここでは
説明のためｋ＝６４とする。１１は多段量子化型のノイ
ズシェーパ（ＮＳ）であり、ＤＦ１０から出力されるデ
ィジタル信号の量子化（語長制限）を行うとともにノイ
ズの周波数特性を所定の特性に変化させるものである。
ここでは３次特性のノイズシェーパとし、入力Ｘに対す
る出力Ｙは（数１）で表されるものとする。
すブロック図である。１０はディジタルフィルタ（Ｄ
Ｆ）であり、入力されたディジタル信号のサンプリング
周波数fsをｋ倍（ｋ≧２）にするものである。ここでは
説明のためｋ＝６４とする。１１は多段量子化型のノイ
ズシェーパ（ＮＳ）であり、ＤＦ１０から出力されるデ
ィジタル信号の量子化（語長制限）を行うとともにノイ
ズの周波数特性を所定の特性に変化させるものである。
ここでは３次特性のノイズシェーパとし、入力Ｘに対す
る出力Ｙは（数１）で表されるものとする。
【０００４】
【数１】
【０００５】また、ここでは出力Ｙが１１（＝ｐ）レベ
ルの出力（−５〜＋５）を持つものとする。１９はパル
ス幅変調回路（ＰＷＭ）であり、ＮＳ１１から出力され
るディジタル信号に対応した１１通りのパルス幅を有す
る１ビットのパルス信号に変換し、アナログ信号として
出力する。図１１のＤ／Ａ変換装置は、ＤＦ１０とＮＳ
１１によりディジタル入力信号をサンプリング周波数６
４fs、１１レベルとしたのちに、ＰＷＭ１９でさらに少
なくとも７０４倍（６４×１１）のクロックを用いてア
ナログ信号に変換するものであり、ディジタル信号をよ
り高いサンプリング周波数でアナログ信号に変換するい
わゆるオーバーサンプリング型のＤ／Ａ変換装置となっ
ている。
ルの出力（−５〜＋５）を持つものとする。１９はパル
ス幅変調回路（ＰＷＭ）であり、ＮＳ１１から出力され
るディジタル信号に対応した１１通りのパルス幅を有す
る１ビットのパルス信号に変換し、アナログ信号として
出力する。図１１のＤ／Ａ変換装置は、ＤＦ１０とＮＳ
１１によりディジタル入力信号をサンプリング周波数６
４fs、１１レベルとしたのちに、ＰＷＭ１９でさらに少
なくとも７０４倍（６４×１１）のクロックを用いてア
ナログ信号に変換するものであり、ディジタル信号をよ
り高いサンプリング周波数でアナログ信号に変換するい
わゆるオーバーサンプリング型のＤ／Ａ変換装置となっ
ている。
【０００６】図１１のＮＳ１１のさらに詳しい構成を図
１２に示す。２０は１次ΔΣ変調器であり、入力Ｘの量
子化とノイズの周波数特性の変更を行って出力するとと
もに、量子化誤差成分−Ｖq1を抽出し、次段へ出力す
る。ここで、入力Ｘに対する出力Ｙ1は（数２）で表さ
れる。
１２に示す。２０は１次ΔΣ変調器であり、入力Ｘの量
子化とノイズの周波数特性の変更を行って出力するとと
もに、量子化誤差成分−Ｖq1を抽出し、次段へ出力す
る。ここで、入力Ｘに対する出力Ｙ1は（数２）で表さ
れる。
【０００７】
【数２】
【０００８】また、ここでは出力Ｙ1が７（＝ｐ1）レベ
ルの出力（−３〜＋３）を持つものとする。２１は２次
ΔΣ変調器であり、１次ΔΣ変調器２０の量子化誤差成
分−Ｖq1を入力とし、その入力−Ｖq1の量子化とノイズ
の周波数特性の変更を行って出力する。ここで、入力−
Ｖq1に対する出力Ｙ2は（数３）で表される。
ルの出力（−３〜＋３）を持つものとする。２１は２次
ΔΣ変調器であり、１次ΔΣ変調器２０の量子化誤差成
分−Ｖq1を入力とし、その入力−Ｖq1の量子化とノイズ
の周波数特性の変更を行って出力する。ここで、入力−
Ｖq1に対する出力Ｙ2は（数３）で表される。
【０００９】
【数３】
【００１０】また、ここでは出力Ｙ2が３レベルの出力
（−１，０，＋１）を持つものとする。２２は微分器で
あり、出力Ｙ2をディジタル微分して出力するものであ
る。微分器２２の入力Ｙ2に対する出力Ｙ2'は（数４）
で表される。
（−１，０，＋１）を持つものとする。２２は微分器で
あり、出力Ｙ2をディジタル微分して出力するものであ
る。微分器２２の入力Ｙ2に対する出力Ｙ2'は（数４）
で表される。
【００１１】
【数４】
【００１２】このときの出力Ｙ2'は５（＝ｐ2）レベル
の出力（−２〜＋２）を持つものとなる。２３は加算器
であり、出力Ｙ1とＹ2'を加算してＮＳ１１の出力Ｙを
得るものである。
の出力（−２〜＋２）を持つものとなる。２３は加算器
であり、出力Ｙ1とＹ2'を加算してＮＳ１１の出力Ｙを
得るものである。
【００１３】図１１のＤ／Ａ変換装置の出力信号スペク
トラムをコンピュータ・シミュレーションで求めた結果
を図１３に示す。簡単のため、ここでは０〜２fsまでの
信号を示している。前記したように、僅か１１レベルの
ディジタル信号をアナログ信号に変換したものながら、
図１３に示したように、ＮＳ１１によって０〜fs/2の信
号帯域では１２０dB以上のダイナミックレンジ（D.R.）
が得られるものである。
トラムをコンピュータ・シミュレーションで求めた結果
を図１３に示す。簡単のため、ここでは０〜２fsまでの
信号を示している。前記したように、僅か１１レベルの
ディジタル信号をアナログ信号に変換したものながら、
図１３に示したように、ＮＳ１１によって０〜fs/2の信
号帯域では１２０dB以上のダイナミックレンジ（D.R.）
が得られるものである。
【００１４】
【発明が解決しようとする課題】しかしながら図１１に
示す構成では、ＰＷＭ１９には少なくとも７０４fsのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数fs＝48kHzの場
合、７０４fs＝33.792MHzという極めて高いクロックと
なり、電磁妨害の対策が必要になるなど実用上の課題が
ある。
示す構成では、ＰＷＭ１９には少なくとも７０４fsのク
ロックを必要とする。例えばディジタルオーディオで広
く用いられているサンプリング周波数fs＝48kHzの場
合、７０４fs＝33.792MHzという極めて高いクロックと
なり、電磁妨害の対策が必要になるなど実用上の課題が
ある。
【００１５】ＰＷＭ以外の方式でＤ／Ａ変換を行う場合
にはＰＷＭの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたＤ／Ａ変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が必要である。その理由は、ＮＳ１１によっ
て語長制限されたディジタル信号は、僅かな語長にも係
わらずもとの信号帯域（０〜fs/2）においては前記した
ように１２０dB以上の高い精度を維持しているからであ
る。即ち、抵抗列の精度がＤ／Ａ変換精度を決定するこ
とになり、高精度のＤ／Ａ変換のためには高精度の抵抗
列が要求されるため、Ｄ／Ａ変換回路の製造が困難にな
るという課題があった。
にはＰＷＭの場合よりも低いクロックで動作させること
も可能である。例えば抵抗列を用いたＤ／Ａ変換回路を
用いればよい。しかし、このためには抵抗列に極めて高
い相対精度が必要である。その理由は、ＮＳ１１によっ
て語長制限されたディジタル信号は、僅かな語長にも係
わらずもとの信号帯域（０〜fs/2）においては前記した
ように１２０dB以上の高い精度を維持しているからであ
る。即ち、抵抗列の精度がＤ／Ａ変換精度を決定するこ
とになり、高精度のＤ／Ａ変換のためには高精度の抵抗
列が要求されるため、Ｄ／Ａ変換回路の製造が困難にな
るという課題があった。
【００１６】本発明は上記従来の課題を解決するもの
で、ＰＷＭのように高いクロックを必要とせず、また、
Ｄ／Ａ変換回路に高い精度を必要としないようなＤ／Ａ
変換装置を提供することを目的とする。
で、ＰＷＭのように高いクロックを必要とせず、また、
Ｄ／Ａ変換回路に高い精度を必要としないようなＤ／Ａ
変換装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】この目的を達成するため
に本発明は以下の構成とする。即ち、（１）入力された
ディジタル信号のサンプリング周波数をｋ倍（ｋ≧２）
にするディジタルフィルタと、前記ディジタルフィルタ
の出力を入力とし語長制限とともにノイズの周波数特性
を所定の特性に変化させる多段量子化型のノイズシェー
パと、前記ノイズシェーパの各段の出力を各々入力と
し、その入力の値に対応した１ビット信号列に変換する
複数個のデコーダと、前記デコーダの各出力をアナログ
信号に変換する１ビットＤ／Ａ変換器列と、前記１ビッ
トＤ／Ａ変換器列の出力を総合するアナログ加算器とを
備え、前記デコーダの出力を、前記ノイズシェーパの出
力の値に応じた数の１ビット信号が巡回するような出力
としたＤ／Ａ変換装置とする。
に本発明は以下の構成とする。即ち、（１）入力された
ディジタル信号のサンプリング周波数をｋ倍（ｋ≧２）
にするディジタルフィルタと、前記ディジタルフィルタ
の出力を入力とし語長制限とともにノイズの周波数特性
を所定の特性に変化させる多段量子化型のノイズシェー
パと、前記ノイズシェーパの各段の出力を各々入力と
し、その入力の値に対応した１ビット信号列に変換する
複数個のデコーダと、前記デコーダの各出力をアナログ
信号に変換する１ビットＤ／Ａ変換器列と、前記１ビッ
トＤ／Ａ変換器列の出力を総合するアナログ加算器とを
備え、前記デコーダの出力を、前記ノイズシェーパの出
力の値に応じた数の１ビット信号が巡回するような出力
としたＤ／Ａ変換装置とする。
【００１８】また本発明は、（２）前記デコーダの出力
を、前記ノイズシェーパから出力されるｐ通り（ｐは整
数）の値を持つ信号に対応して少なくとも（ｐ−１）個
の１ビット信号列を出力するようにし、その１ビット信
号列の割り当て開始位置が１サンプルデータ前の１ビッ
ト信号列の最終割り当て位置の次の位置になるように巡
回して割り当てられるようにしたＤ／Ａ変換装置とす
る。
を、前記ノイズシェーパから出力されるｐ通り（ｐは整
数）の値を持つ信号に対応して少なくとも（ｐ−１）個
の１ビット信号列を出力するようにし、その１ビット信
号列の割り当て開始位置が１サンプルデータ前の１ビッ
ト信号列の最終割り当て位置の次の位置になるように巡
回して割り当てられるようにしたＤ／Ａ変換装置とす
る。
【００１９】また本発明は、（３）前記デコーダの出力
を、前記ノイズシェーパから出力されるｐ通り（ｐは整
数）の値を持つ信号に対応して少なくとも（ｐ−１）個
の１ビット信号列を出力するようにし、その１ビット信
号列の割り当て開始位置が１サンプルデータごとに所定
数だけ巡回するようにしたＤ／Ａ変換装置とする。
を、前記ノイズシェーパから出力されるｐ通り（ｐは整
数）の値を持つ信号に対応して少なくとも（ｐ−１）個
の１ビット信号列を出力するようにし、その１ビット信
号列の割り当て開始位置が１サンプルデータごとに所定
数だけ巡回するようにしたＤ／Ａ変換装置とする。
【００２０】また本発明は、（４）前記デコーダから出
力される連続した１ビット信号列に対し、対応する１ビ
ットＤ／Ａ変換器群が、その１ビットＤ／Ａ変換器群の
平均出力レベルとの誤差の極性が相反し、かつ、その誤
差のレベルが近いような１ビットＤ／Ａ変換器が隣合う
ような並びに割り当てられるようにしたＤ／Ａ変換装置
とする。
力される連続した１ビット信号列に対し、対応する１ビ
ットＤ／Ａ変換器群が、その１ビットＤ／Ａ変換器群の
平均出力レベルとの誤差の極性が相反し、かつ、その誤
差のレベルが近いような１ビットＤ／Ａ変換器が隣合う
ような並びに割り当てられるようにしたＤ／Ａ変換装置
とする。
【００２１】また本発明は、（５）前記デコーダの各出
力に対応する、前記１ビットＤ／Ａ変換器列におけるｍ
個の１ビットＤ／Ａ変換器群を出力レベルの順に、DAC-
1,DAC-2,DAC-3,DAC-4,・・・,DAC-(m-3),DAC-(m-2),DAC-(m
-1),DAC-mとし（ｍは１ビットＤ／Ａ変換器群における
１ビットＤ／Ａ変換器の数）、前記デコーダから出力さ
れる連続した１ビット信号列に対して前記１ビットＤ／
Ａ変換器群が、 DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DAC-4,DAC-(m-
2),DAC-2,DAC-m という並びに割り当てられるようにしたＤ／Ａ変換装置
とする。
力に対応する、前記１ビットＤ／Ａ変換器列におけるｍ
個の１ビットＤ／Ａ変換器群を出力レベルの順に、DAC-
1,DAC-2,DAC-3,DAC-4,・・・,DAC-(m-3),DAC-(m-2),DAC-(m
-1),DAC-mとし（ｍは１ビットＤ／Ａ変換器群における
１ビットＤ／Ａ変換器の数）、前記デコーダから出力さ
れる連続した１ビット信号列に対して前記１ビットＤ／
Ａ変換器群が、 DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DAC-4,DAC-(m-
2),DAC-2,DAC-m という並びに割り当てられるようにしたＤ／Ａ変換装置
とする。
【００２２】また本発明は、（６）前記デコーダの各出
力に対応する、前記１ビットＤ／Ａ変換器列における各
１ビットＤ／Ａ変換器群を、その１ビットＤ／Ａ変換器
列の出力レベルの順に割り当てるようにしたＤ／Ａ変換
装置とする。
力に対応する、前記１ビットＤ／Ａ変換器列における各
１ビットＤ／Ａ変換器群を、その１ビットＤ／Ａ変換器
列の出力レベルの順に割り当てるようにしたＤ／Ａ変換
装置とする。
【００２３】また本発明は、（７）前記デコーダの各出
力に対応する、前記１ビットＤ／Ａ変換器列における各
１ビットＤ／Ａ変換器群の割り当てを、前記ノイズシェ
ーパの各段の出力順に対応する前記デコーダの各出力
が、前記１ビットＤ／Ａ変換器の出力レベルの順に対し
て中央に近い方から順に割り当てたＤ／Ａ変換装置とす
る。
力に対応する、前記１ビットＤ／Ａ変換器列における各
１ビットＤ／Ａ変換器群の割り当てを、前記ノイズシェ
ーパの各段の出力順に対応する前記デコーダの各出力
が、前記１ビットＤ／Ａ変換器の出力レベルの順に対し
て中央に近い方から順に割り当てたＤ／Ａ変換装置とす
る。
【００２４】また本発明は、（８）第１，第２の量子化
ステップによる２段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する１ビット信号列
に変換する第１，第２のデコーダを備え、前記デコーダ
の各出力に対応する、前記１ビットＤ／Ａ変換器列にお
ける第１，第２の１ビットＤ／Ａ変換器群を、前記１ビ
ットＤ／Ａ変換器列における１ビットＤ／Ａ変換器の出
力レベルの順に割り当てるようにし、前記第１の１ビッ
トＤ／Ａ変換器群を出力レベル順の並びとし、前記第２
の１ビットＤ／Ａ変換器群を出力レベル逆順の並びとし
たＤ／Ａ変換装置とする。
ステップによる２段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する１ビット信号列
に変換する第１，第２のデコーダを備え、前記デコーダ
の各出力に対応する、前記１ビットＤ／Ａ変換器列にお
ける第１，第２の１ビットＤ／Ａ変換器群を、前記１ビ
ットＤ／Ａ変換器列における１ビットＤ／Ａ変換器の出
力レベルの順に割り当てるようにし、前記第１の１ビッ
トＤ／Ａ変換器群を出力レベル順の並びとし、前記第２
の１ビットＤ／Ａ変換器群を出力レベル逆順の並びとし
たＤ／Ａ変換装置とする。
【００２５】また本発明は、（９）第１，第２の量子化
ステップによる２段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する１ビット信号列
に変換する第１，第２のデコーダを備え、そのデコーダ
の各出力に対応する、前記１ビットＤ／Ａ変換器列にお
ける第１，第２の１ビットＤ／Ａ変換器群を、前記１ビ
ットＤ／Ａ変換器列における１ビットＤ／Ａ変換器の出
力レベルの順に対して第１の１ビットＤ／Ａ変換器群に
は両端部分を割り当て、第２の１ビットＤ／Ａ変換器群
には残る中央部分を割り当てるようにし、前記第１の１
ビットＤ／Ａ変換器群を出力レベル順の並びとし、前記
第２の１ビットＤ／Ａ変換器群を出力レベル逆順の並び
としたＤ／Ａ変換装置とする。
ステップによる２段構成とした前記ノイズシェーパの出
力を各々入力とし、その入力を対応する１ビット信号列
に変換する第１，第２のデコーダを備え、そのデコーダ
の各出力に対応する、前記１ビットＤ／Ａ変換器列にお
ける第１，第２の１ビットＤ／Ａ変換器群を、前記１ビ
ットＤ／Ａ変換器列における１ビットＤ／Ａ変換器の出
力レベルの順に対して第１の１ビットＤ／Ａ変換器群に
は両端部分を割り当て、第２の１ビットＤ／Ａ変換器群
には残る中央部分を割り当てるようにし、前記第１の１
ビットＤ／Ａ変換器群を出力レベル順の並びとし、前記
第２の１ビットＤ／Ａ変換器群を出力レベル逆順の並び
としたＤ／Ａ変換装置とする。
【００２６】
【作用】上記した構成により本発明は、ノイズシェーパ
の出力をデコーダで１ビット信号列に変換し、さらに１
ビットＤ／Ａ変換器列でアナログ信号に変換することに
より、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の１ビットＤ／Ａ変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の１ビッ
トＤ／Ａ変換器との相関を無くしている。このことによ
って各１ビットＤ／Ａ変換器間の出力にバラツキがある
場合でも、信号帯域での歪やノイズの発生を小さくする
ことができる。また多段量子化型のノイズシェーパの各
段の出力を各々デコーダで変換し、該デコーダの出力を
アナログ信号に変換する１ビットＤ／Ａ変換器の並びを
出力順とすることで、各デコーダごとの１ビットＤ／Ａ
変換器列の誤差によるノイズをさらに低減できる。
の出力をデコーダで１ビット信号列に変換し、さらに１
ビットＤ／Ａ変換器列でアナログ信号に変換することに
より、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能である。また、デコーダがノイズシェーパの出力を複
数個の１ビットＤ／Ａ変換器に巡回するように割り当て
ることにより、ノイズシェーパの出力値と特定の１ビッ
トＤ／Ａ変換器との相関を無くしている。このことによ
って各１ビットＤ／Ａ変換器間の出力にバラツキがある
場合でも、信号帯域での歪やノイズの発生を小さくする
ことができる。また多段量子化型のノイズシェーパの各
段の出力を各々デコーダで変換し、該デコーダの出力を
アナログ信号に変換する１ビットＤ／Ａ変換器の並びを
出力順とすることで、各デコーダごとの１ビットＤ／Ａ
変換器列の誤差によるノイズをさらに低減できる。
【００２７】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２８】図１は本発明によるＤ／Ａ変換装置の一実
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ（ＤＦ）であり、図１１で示したものと同一
の構成・機能を有する。１１は多段量子化型のノイズシ
ェーパ（ＮＳ）であり、図１１のＮＳ１１と類似の構成
をもつが、後述するように出力Ｙ1とＹ2'を加算せずに
そのまま出力するようになっている。１２，１３はデコ
ーダ（ＤＥＣ）であり、ＮＳ１１から出力されるディジ
タル信号に対応してそれぞれＤＥＣ１２はｍ個、ＤＥＣ
１３はｎ個の１ビット信号を出力するものである。１
４，１５は一連の１ビットＤ／Ａ変換器列における１ビ
ットＤ／Ａ変換器群（ＤＡＣ）であり、１４は第１のＤ
／Ａ変換器（ＤＡＣ−１）から第ｍのＤ／Ａ変換器（Ｄ
ＡＣ−ｍ）までの、また１５は第１のＤ／Ａ変換器（Ｄ
ＡＣ−１）から第ｎのＤ／Ａ変換器（ＤＡＣ−ｎ）まで
の、全て均一な（ｍ＋ｎ）個の１ビットＤ／Ａ変換器で
構成される。１６はアナログ加算器であり、ＤＡＣ１４
およびＤＡＣ１５から出力される（ｍ＋ｎ）個のアナロ
グ信号を総合し、アナログ信号として出力する。１７は
Ｄ／Ａ変換回路であり、ＤＡＣ１４，１５とアナログ加
算器１６とで構成される。図１のＤ／Ａ変換装置は、Ｄ
Ｆ１０とＮＳ１１によりディジタル入力信号をサンプリ
ング周波数６４fs、７（＝ｐ1）レベルの信号Ｙ1および
５（＝ｐ2）レベルの信号Ｙ2'としたのちに、ＤＥＣ１
２，１３でそれぞれｍ個およびｎ個の１ビット信号と
し、さらにＤ／Ａ変換回路１７でアナログ信号に変換す
るものであり、ディジタル信号をより高いサンプリング
周波数でアナログ信号に変換するいわゆるオーバーサン
プリング型のＤ／Ａ変換装置となっている。
施例を表すブロック図である。図１で、１０はディジタ
ルフィルタ（ＤＦ）であり、図１１で示したものと同一
の構成・機能を有する。１１は多段量子化型のノイズシ
ェーパ（ＮＳ）であり、図１１のＮＳ１１と類似の構成
をもつが、後述するように出力Ｙ1とＹ2'を加算せずに
そのまま出力するようになっている。１２，１３はデコ
ーダ（ＤＥＣ）であり、ＮＳ１１から出力されるディジ
タル信号に対応してそれぞれＤＥＣ１２はｍ個、ＤＥＣ
１３はｎ個の１ビット信号を出力するものである。１
４，１５は一連の１ビットＤ／Ａ変換器列における１ビ
ットＤ／Ａ変換器群（ＤＡＣ）であり、１４は第１のＤ
／Ａ変換器（ＤＡＣ−１）から第ｍのＤ／Ａ変換器（Ｄ
ＡＣ−ｍ）までの、また１５は第１のＤ／Ａ変換器（Ｄ
ＡＣ−１）から第ｎのＤ／Ａ変換器（ＤＡＣ−ｎ）まで
の、全て均一な（ｍ＋ｎ）個の１ビットＤ／Ａ変換器で
構成される。１６はアナログ加算器であり、ＤＡＣ１４
およびＤＡＣ１５から出力される（ｍ＋ｎ）個のアナロ
グ信号を総合し、アナログ信号として出力する。１７は
Ｄ／Ａ変換回路であり、ＤＡＣ１４，１５とアナログ加
算器１６とで構成される。図１のＤ／Ａ変換装置は、Ｄ
Ｆ１０とＮＳ１１によりディジタル入力信号をサンプリ
ング周波数６４fs、７（＝ｐ1）レベルの信号Ｙ1および
５（＝ｐ2）レベルの信号Ｙ2'としたのちに、ＤＥＣ１
２，１３でそれぞれｍ個およびｎ個の１ビット信号と
し、さらにＤ／Ａ変換回路１７でアナログ信号に変換す
るものであり、ディジタル信号をより高いサンプリング
周波数でアナログ信号に変換するいわゆるオーバーサン
プリング型のＤ／Ａ変換装置となっている。
【００２９】図１のＮＳ１１のさらに詳しい構成を図２
に示す。前記したように、図２のＮＳ１１は図１１のＮ
Ｓ１１と類似の構成・機能を持つものであり、１次ΔΣ
変調器２０、２次ΔΣ変調器２１、微分器２２は同一の
ものであるから説明を省略する。異なる点は、図１１の
ＮＳ１１では、１次ΔΣ変調器２０の出力Ｙ1と微分器
２２の出力Ｙ2'を加算して出力するようになっている
が、図２のＮＳ１１ではＹ1とＹ2'をそれぞれ独立に出
力するようになっている。なお、このときの出力Ｙ1は
７（＝ｐ1）レベルの出力（−３〜＋３）を、出力Ｙ2'
は５（＝ｐ2）レベルの出力（−２〜＋２）を持つもの
である。
に示す。前記したように、図２のＮＳ１１は図１１のＮ
Ｓ１１と類似の構成・機能を持つものであり、１次ΔΣ
変調器２０、２次ΔΣ変調器２１、微分器２２は同一の
ものであるから説明を省略する。異なる点は、図１１の
ＮＳ１１では、１次ΔΣ変調器２０の出力Ｙ1と微分器
２２の出力Ｙ2'を加算して出力するようになっている
が、図２のＮＳ１１ではＹ1とＹ2'をそれぞれ独立に出
力するようになっている。なお、このときの出力Ｙ1は
７（＝ｐ1）レベルの出力（−３〜＋３）を、出力Ｙ2'
は５（＝ｐ2）レベルの出力（−２〜＋２）を持つもの
である。
【００３０】図１のＤ／Ａ変換回路１７の一例を図３に
示す。図３で、１４，１５は１ビットＤ／Ａ変換器群
（ＤＡＣ）、１６はアナログ加算器であり、それぞれ図
１に対応している。３０はインバータであり、１ビット
入力信号を反転して出力する。３１，３２は抵抗器、３
３はオペアンプ（演算増幅器）である。図３の動作を説
明すると、まずオペアンプ３３の非反転入力端子は接地
されており、反転入力端子は仮想接地点となっている。
また、１ビット入力信号はインバータ３０、抵抗器３１
を介して全てオペアンプ３３の反転入力端子に接続さ
れ、さらに抵抗器３２を介してオペアンプ３３の出力端
子に接続されている。即ち、抵抗器３１，３２による電
流加算回路を構成している。いま、ＤＡＣ１４のＤＡＣ
−１の抵抗器３１の抵抗値をＲ11、ＤＡＣ−２の抵抗器
３１の抵抗値をＲ12、・・・、ＤＡＣ−ｍの抵抗器３１
の抵抗値をＲ1mとし、ＤＡＣ１５のＤＡＣ−１の抵抗器
３１の抵抗値をＲ21、ＤＡＣ−２の抵抗器３１の抵抗値
をＲ22、・・・、ＤＡＣ−ｎの抵抗器３１の抵抗値をＲ
2nとし、抵抗器３２の抵抗値をＲfとするとき、アナロ
グ出力電圧Ｅoは（数５）で求められる。
示す。図３で、１４，１５は１ビットＤ／Ａ変換器群
（ＤＡＣ）、１６はアナログ加算器であり、それぞれ図
１に対応している。３０はインバータであり、１ビット
入力信号を反転して出力する。３１，３２は抵抗器、３
３はオペアンプ（演算増幅器）である。図３の動作を説
明すると、まずオペアンプ３３の非反転入力端子は接地
されており、反転入力端子は仮想接地点となっている。
また、１ビット入力信号はインバータ３０、抵抗器３１
を介して全てオペアンプ３３の反転入力端子に接続さ
れ、さらに抵抗器３２を介してオペアンプ３３の出力端
子に接続されている。即ち、抵抗器３１，３２による電
流加算回路を構成している。いま、ＤＡＣ１４のＤＡＣ
−１の抵抗器３１の抵抗値をＲ11、ＤＡＣ−２の抵抗器
３１の抵抗値をＲ12、・・・、ＤＡＣ−ｍの抵抗器３１
の抵抗値をＲ1mとし、ＤＡＣ１５のＤＡＣ−１の抵抗器
３１の抵抗値をＲ21、ＤＡＣ−２の抵抗器３１の抵抗値
をＲ22、・・・、ＤＡＣ−ｎの抵抗器３１の抵抗値をＲ
2nとし、抵抗器３２の抵抗値をＲfとするとき、アナロ
グ出力電圧Ｅoは（数５）で求められる。
【００３１】
【数５】
【００３２】ここで、ＤＡＣ１４，１５は全て均一な構
成であるから、抵抗器３１の抵抗値もＲ11＝Ｒ12＝・・
・＝Ｒ1m＝Ｒ21＝Ｒ22＝・・・＝Ｒ2nであり、オペアン
プ３３の出力即ちアナログ出力は、１ビット入力信号の
うち“０”（即ちインバータ３０の出力が“１”）にな
っている信号の数に比例した電圧値を出力するものとな
っている。
成であるから、抵抗器３１の抵抗値もＲ11＝Ｒ12＝・・
・＝Ｒ1m＝Ｒ21＝Ｒ22＝・・・＝Ｒ2nであり、オペアン
プ３３の出力即ちアナログ出力は、１ビット入力信号の
うち“０”（即ちインバータ３０の出力が“１”）にな
っている信号の数に比例した電圧値を出力するものとな
っている。
【００３３】実際の回路ではＤＡＣ１４，１５の抵抗器
３１を完全に均一に製造することは不可能であり、何ら
かの相対誤差が存在する。この場合は（数５）からも明
らかなように１ビット入力信号のうち“０”になってい
る信号の数だけではなく位置にも依存した電圧値が出力
される。
３１を完全に均一に製造することは不可能であり、何ら
かの相対誤差が存在する。この場合は（数５）からも明
らかなように１ビット入力信号のうち“０”になってい
る信号の数だけではなく位置にも依存した電圧値が出力
される。
【００３４】図１のＤＥＣ１２，１３の一例を図４に示
す。図４で、４０はポインタであり、入力信号の累算値
の剰余を出力するものである。４１はＲＯＭ（読み出し
専用メモリ）であり、入力信号を下位、ポインタ４０の
出力を上位とするアドレスに対応してｍビットまたはｎ
ビットのデータを出力するものである。ここではｍ＝６
（＝ｐ1−１）、ｎ＝４（＝ｐ2−１）とする。ＤＥＣ１
２とＤＥＣ１３の相違はｍとｎの違いによるものであっ
て、動作原理は基本的に同じであるから、ここではＤＥ
Ｃ１２についてのみ説明する。なお、ＤＥＣ１２は７レ
ベルの信号Ｙ1（−３〜＋３）を入力とするが、簡単の
ためここでは該信号に３を加えて（０〜６）として説明
を進める。
す。図４で、４０はポインタであり、入力信号の累算値
の剰余を出力するものである。４１はＲＯＭ（読み出し
専用メモリ）であり、入力信号を下位、ポインタ４０の
出力を上位とするアドレスに対応してｍビットまたはｎ
ビットのデータを出力するものである。ここではｍ＝６
（＝ｐ1−１）、ｎ＝４（＝ｐ2−１）とする。ＤＥＣ１
２とＤＥＣ１３の相違はｍとｎの違いによるものであっ
て、動作原理は基本的に同じであるから、ここではＤＥ
Ｃ１２についてのみ説明する。なお、ＤＥＣ１２は７レ
ベルの信号Ｙ1（−３〜＋３）を入力とするが、簡単の
ためここでは該信号に３を加えて（０〜６）として説明
を進める。
【００３５】図４の動作を説明すると、まずポインタ４
０は図１のＮＳ１１から出力される７レベルの信号Ｙ1
（０〜６）を累算し、６の剰余を求め出力する。従っ
て、その出力は（０〜５）の６通りとなる。次に、入力
信号を下位、ポインタ４０の出力信号を上位とするアド
レスをＲＯＭ４１に入力し、６ビットのデータを得る。
この６ビットのデータは、１ビット信号６個を表すもの
である。この時のアドレス（１０進数）とデータ（１ビ
ット信号６個）の関係を（表１）に示す。
０は図１のＮＳ１１から出力される７レベルの信号Ｙ1
（０〜６）を累算し、６の剰余を求め出力する。従っ
て、その出力は（０〜５）の６通りとなる。次に、入力
信号を下位、ポインタ４０の出力信号を上位とするアド
レスをＲＯＭ４１に入力し、６ビットのデータを得る。
この６ビットのデータは、１ビット信号６個を表すもの
である。この時のアドレス（１０進数）とデータ（１ビ
ット信号６個）の関係を（表１）に示す。
【００３６】
【表１】
【００３７】（表１）を説明すると、６ビットデータは
アドレス下位即ち入力信号の数値が示すだけ“１”とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス下位即ちポインタ４０の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。（表１）のように
ＲＯＭ４１を定義することにより、例えば（表２）のよ
うにデータが出力される。
アドレス下位即ち入力信号の数値が示すだけ“１”とな
っており、各ビットの総和が入力信号に等しくなるよう
になっている。また、アドレス下位即ちポインタ４０の
出力信号の数値が示すだけ左にシフトされ、あふれた桁
は右から現れるように巡回している。（表１）のように
ＲＯＭ４１を定義することにより、例えば（表２）のよ
うにデータが出力される。
【００３８】
【表２】
【００３９】（表２）からも判るように、入力信号の数
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、６ビットデータがそれぞれ接続され
るＤＡＣ１４の各１ビットＤ／Ａ変換器の出力間にバラ
ツキがある場合でも、信号帯域での歪やノイズの発生を
小さくすることができる。
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、６ビットデータがそれぞれ接続され
るＤＡＣ１４の各１ビットＤ／Ａ変換器の出力間にバラ
ツキがある場合でも、信号帯域での歪やノイズの発生を
小さくすることができる。
【００４０】以上ＤＥＣ１２について説明したが、ＤＥ
Ｃ１３についても入力Ｙ2'が５レベル（−２〜＋２）で
出力が４ビットであることによる相違を考慮すれば基本
的に同じものである。
Ｃ１３についても入力Ｙ2'が５レベル（−２〜＋２）で
出力が４ビットであることによる相違を考慮すれば基本
的に同じものである。
【００４１】図１のＤ／Ａ変換装置で、ＤＡＣ１４，１
５の出力が例えば（表３）に示すような１％のバラツキ
（±１％の範囲に均等に誤差が分布する）を持つ場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図５に示す。簡単のため、ここでは０〜２fsまでの信
号を示している。
５の出力が例えば（表３）に示すような１％のバラツキ
（±１％の範囲に均等に誤差が分布する）を持つ場合の
出力信号スペクトラムをシミュレーションで求めた結果
を図５に示す。簡単のため、ここでは０〜２fsまでの信
号を示している。
【００４２】
【表３】
【００４３】図１１にも示したように、ＮＳ１１からの
出力では０〜fs/2の信号帯域では１２０dB以上のダイナ
ミックレンジが得られるが、図５では約１０３．９dBの
ダイナミックレンジとなっており、ＤＡＣ１４，１５の
出力に１％ものバラツキが存在するにも関わらず性能劣
化は小さいことが判る。これに対してデータが巡回しな
いような出力の場合、例えばＤＥＣ１２，１３それぞれ
のポインタ４０の出力が共に入力によらず０に固定され
ている場合の出力信号スペクトラムをシミュレーション
で求めた結果を図６に示す。図６に見られるように、図
５に比較してノイズが増加し、高調波歪が発生してお
り、またダイナミックレンジは約６１dBと大きく劣化し
ていることが判る。
出力では０〜fs/2の信号帯域では１２０dB以上のダイナ
ミックレンジが得られるが、図５では約１０３．９dBの
ダイナミックレンジとなっており、ＤＡＣ１４，１５の
出力に１％ものバラツキが存在するにも関わらず性能劣
化は小さいことが判る。これに対してデータが巡回しな
いような出力の場合、例えばＤＥＣ１２，１３それぞれ
のポインタ４０の出力が共に入力によらず０に固定され
ている場合の出力信号スペクトラムをシミュレーション
で求めた結果を図６に示す。図６に見られるように、図
５に比較してノイズが増加し、高調波歪が発生してお
り、またダイナミックレンジは約６１dBと大きく劣化し
ていることが判る。
【００４４】なお、ＤＡＣ１４，１５からなる１ビット
Ｄ／Ａ変換器列の各１ビットＤ／Ａ変換器を出力レベル
の順に並べ、例えば（表３）のように順にＤＡＣ１４，
１５として割り当てるようにすれば、各ＤＡＣにおける
１ビットＤ／Ａ変換器群の相対誤差を等価的に小さくで
き、ノイズの発生を小さくできる。さらに、図１のＮＳ
１１が図２に示したように２段構成の場合、ＤＡＣ１
４，１５の並びを（表４）に示すように各１ビットＤ／
Ａ変換器の出力レベルの順を互いに逆にすれば、各ＤＡ
Ｃにおける１ビットＤ／Ａ変換器群の相対誤差によるノ
イズの位相が逆相となる確率が高くなるから、ノイズの
発生をさらに小さくできる。
Ｄ／Ａ変換器列の各１ビットＤ／Ａ変換器を出力レベル
の順に並べ、例えば（表３）のように順にＤＡＣ１４，
１５として割り当てるようにすれば、各ＤＡＣにおける
１ビットＤ／Ａ変換器群の相対誤差を等価的に小さくで
き、ノイズの発生を小さくできる。さらに、図１のＮＳ
１１が図２に示したように２段構成の場合、ＤＡＣ１
４，１５の並びを（表４）に示すように各１ビットＤ／
Ａ変換器の出力レベルの順を互いに逆にすれば、各ＤＡ
Ｃにおける１ビットＤ／Ａ変換器群の相対誤差によるノ
イズの位相が逆相となる確率が高くなるから、ノイズの
発生をさらに小さくできる。
【００４５】
【表４】
【００４６】図１のＤ／Ａ変換装置で、ＤＡＣ１４，１
５の出力が（表４）の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図７に示す。図７に示し
たように約１０４．７dBのダイナミックレンジとなって
おり、図５の場合より約１dBノイズが小さくなってい
る。
５の出力が（表４）の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図７に示す。図７に示し
たように約１０４．７dBのダイナミックレンジとなって
おり、図５の場合より約１dBノイズが小さくなってい
る。
【００４７】また、ＤＡＣ１４，１５からなる１ビット
Ｄ／Ａ変換器列の各１ビットＤ／Ａ変換器を出力レベル
の順に並べ、例えば（表５）のようにＤＡＣ１４を両端
部分に、ＤＡＣ１５を中心部分に割り当てるようにすれ
ば、各ＤＡＣの平均出力レベルの差を小さくでき、ＮＳ
１１の出力Ｙ1とＹ2'を加算して（数２）および（数
４）におけるＶq1の項を相殺することが高精度に実現で
きるため、ノイズの発生を小さくできる。この場合もＮ
Ｓ１１が２段構成の場合にＤＡＣ１４，１５の各１ビッ
トＤ／Ａ変換器の出力レベルの順を互いに逆にすること
で、ノイズの発生を小さくできることは同様である。
Ｄ／Ａ変換器列の各１ビットＤ／Ａ変換器を出力レベル
の順に並べ、例えば（表５）のようにＤＡＣ１４を両端
部分に、ＤＡＣ１５を中心部分に割り当てるようにすれ
ば、各ＤＡＣの平均出力レベルの差を小さくでき、ＮＳ
１１の出力Ｙ1とＹ2'を加算して（数２）および（数
４）におけるＶq1の項を相殺することが高精度に実現で
きるため、ノイズの発生を小さくできる。この場合もＮ
Ｓ１１が２段構成の場合にＤＡＣ１４，１５の各１ビッ
トＤ／Ａ変換器の出力レベルの順を互いに逆にすること
で、ノイズの発生を小さくできることは同様である。
【００４８】
【表５】
【００４９】図１のＤ／Ａ変換装置で、ＤＡＣ１４，１
５の出力が（表５）の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図８に示す。図８に示し
たように約１０５．８dBのダイナミックレンジとなって
おり、図５の場合より約２dBノイズが小さくなってい
る。
５の出力が（表５）の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図８に示す。図８に示し
たように約１０５．８dBのダイナミックレンジとなって
おり、図５の場合より約２dBノイズが小さくなってい
る。
【００５０】また、各ＤＡＣにおける１ビットＤ／Ａ変
換器を、１ビットＤ／Ａ変換器群の平均出力レベルとの
誤差の極性がなるべく相反し、かつ、その誤差のレベル
が近いような順に並べれば、例えば偶数値を出力する場
合の出力誤差が小さくなるからノイズの発生を小さくで
きる。これを実現するには、まず１ビットＤ／Ａ変換器
群の１ビットＤ／Ａ変換器を出力レベルの順に並べ、次
に両端から数えて偶数番目の１ビットＤ／Ａ変換器同志
を交換して行けばよい。例えば（表４）のＤＡＣ１４お
よびＤＡＣ１５の並びをそれぞれ変更すれば（表６）の
ようになる。
換器を、１ビットＤ／Ａ変換器群の平均出力レベルとの
誤差の極性がなるべく相反し、かつ、その誤差のレベル
が近いような順に並べれば、例えば偶数値を出力する場
合の出力誤差が小さくなるからノイズの発生を小さくで
きる。これを実現するには、まず１ビットＤ／Ａ変換器
群の１ビットＤ／Ａ変換器を出力レベルの順に並べ、次
に両端から数えて偶数番目の１ビットＤ／Ａ変換器同志
を交換して行けばよい。例えば（表４）のＤＡＣ１４お
よびＤＡＣ１５の並びをそれぞれ変更すれば（表６）の
ようになる。
【００５１】
【表６】
【００５２】図１のＤ／Ａ変換装置で、ＤＡＣ１４，１
５の出力が（表６）の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図９に示す。図９に示し
たように約１０５．４dBのダイナミックレンジとなって
おり、図５の場合より約２dBノイズが小さくなってい
る。また、図５〜図８に比較して、この場合は１．０fs
付近までノイズ特性が比較的平坦であり、従って信号帯
域をより広く使用する用途にも適している。
５の出力が（表６）の場合の出力信号スペクトラムをシ
ミュレーションで求めた結果を図９に示す。図９に示し
たように約１０５．４dBのダイナミックレンジとなって
おり、図５の場合より約２dBノイズが小さくなってい
る。また、図５〜図８に比較して、この場合は１．０fs
付近までノイズ特性が比較的平坦であり、従って信号帯
域をより広く使用する用途にも適している。
【００５３】また、ここでは図４のポインタ４０の動作
を図１のＮＳ１１から出力される信号を累算し剰余を求
め出力するものとしたが、本発明の他の実施例として、
ＤＥＣ１２のポインタ４０の動作をＮＳ１１の出力によ
らず（０〜６）の信号を順に繰り返し出力するものと
し、ＤＥＣ１３のポインタ４０の動作も同様に（０〜
４）の信号を順に繰り返し出力するものとしてもよい。
この場合の出力信号スペクトラムをシミュレーションで
求めた結果を図１０に示す。図１０に見られるように、
図５に比較してノイズの増加はあるものの、図６の場合
では発生していた高調波歪が見られなくなっており、ま
た図６に比較してダイナミックレンジも約７９dBと大き
く改善されている。特にこの方式ではポインタ４０の動
作が所定数を繰り返し出力するだけでよく、累算と剰余
の演算が不要なためポインタ４０の回路規模を小さくで
きる。
を図１のＮＳ１１から出力される信号を累算し剰余を求
め出力するものとしたが、本発明の他の実施例として、
ＤＥＣ１２のポインタ４０の動作をＮＳ１１の出力によ
らず（０〜６）の信号を順に繰り返し出力するものと
し、ＤＥＣ１３のポインタ４０の動作も同様に（０〜
４）の信号を順に繰り返し出力するものとしてもよい。
この場合の出力信号スペクトラムをシミュレーションで
求めた結果を図１０に示す。図１０に見られるように、
図５に比較してノイズの増加はあるものの、図６の場合
では発生していた高調波歪が見られなくなっており、ま
た図６に比較してダイナミックレンジも約７９dBと大き
く改善されている。特にこの方式ではポインタ４０の動
作が所定数を繰り返し出力するだけでよく、累算と剰余
の演算が不要なためポインタ４０の回路規模を小さくで
きる。
【００５４】以上説明したようにＤ／Ａ変換装置を構成
するものである。ここではＮＳ１１に（数１）および図
２で表されるものを用いたが、多段量子化型のノイズシ
ェーパとして機能するものであれば異なる次数、特性で
あってもよいことは勿論である。また、図４に示したＤ
ＥＣ１２，１３の構成や（表１）のＲＯＭデータ等は説
明のための一例であり、勿論これに限ったものではな
い。さらに、ＮＳ１１のｐ1通りの出力Ｙ1に対してＤＥ
Ｃ１２の出力ビット数ｍ（即ちＤＡＣ１４の個数ｍ）を
（ｐ1−１）として説明したが、これらは何れも最少の
場合であるから回路構成等の都合によって、ｍはこれ以
上の数であっても良い。ＮＳ１１のｐ2通りの出力Ｙ2'
に対するＤＥＣ１３の出力ビット数ｎについても同様で
ある。
するものである。ここではＮＳ１１に（数１）および図
２で表されるものを用いたが、多段量子化型のノイズシ
ェーパとして機能するものであれば異なる次数、特性で
あってもよいことは勿論である。また、図４に示したＤ
ＥＣ１２，１３の構成や（表１）のＲＯＭデータ等は説
明のための一例であり、勿論これに限ったものではな
い。さらに、ＮＳ１１のｐ1通りの出力Ｙ1に対してＤＥ
Ｃ１２の出力ビット数ｍ（即ちＤＡＣ１４の個数ｍ）を
（ｐ1−１）として説明したが、これらは何れも最少の
場合であるから回路構成等の都合によって、ｍはこれ以
上の数であっても良い。ＮＳ１１のｐ2通りの出力Ｙ2'
に対するＤＥＣ１３の出力ビット数ｎについても同様で
ある。
【００５５】
【発明の効果】以上述べたように本発明のＤ／Ａ変換装
置は、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能であるという優れた特長を有するものである。
置は、Ｄ／Ａ変換時のサンプリング周波数がノイズシェ
ーパのディジタル出力のサンプリング周波数と同じでよ
く、ＰＷＭに比較して遥かに低いクロックでの動作が可
能であるという優れた特長を有するものである。
【００５６】また、デコーダがノイズシェーパの出力を
複数個の１ビットＤ／Ａ変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
１ビットＤ／Ａ変換器との相関が無く、各１ビットＤ／
Ａ変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
複数個の１ビットＤ／Ａ変換器に巡回するように割り当
てるようにしたため、ノイズシェーパの出力値と特定の
１ビットＤ／Ａ変換器との相関が無く、各１ビットＤ／
Ａ変換器間の出力にバラツキがある場合でも、信号帯域
での歪やノイズの発生を小さくすることができるという
優れた特長を有するものである。
【図１】本発明によるＤ／Ａ変換装置の一実施例を表す
ブロック図
ブロック図
【図２】図１のノイズシェーパ１１の一例を表す回路図
【図３】図１のＤ／Ａ変換回路１７の一例を表す回路図
【図４】図１のデコーダ１２，１３の一例を表すブロッ
ク図
ク図
【図５】コンピュータ・シミュレーションで求めた、
（表３）に基づく図１のＤ／Ａ変換装置の出力信号スペ
クトラム
（表３）に基づく図１のＤ／Ａ変換装置の出力信号スペ
クトラム
【図６】図１のＤ／Ａ変換装置で、ポインタ４０の出力
が入力によらず０に固定されている場合の出力信号スペ
クトラム
が入力によらず０に固定されている場合の出力信号スペ
クトラム
【図７】（表４）に基づく図１のＤ／Ａ変換装置の出力
信号スペクトラム
信号スペクトラム
【図８】（表５）に基づく図１のＤ／Ａ変換装置の出力
信号スペクトラム
信号スペクトラム
【図９】（表６）に基づく図１のＤ／Ａ変換装置の出力
信号スペクトラム
信号スペクトラム
【図１０】図１のＤ／Ａ変換装置で、ポインタ４０の動
作をＮＳ１１の出力によらず所定数を順に繰り返し出力
するものとした場合の出力信号スペクトラム
作をＮＳ１１の出力によらず所定数を順に繰り返し出力
するものとした場合の出力信号スペクトラム
【図１１】従来のＤ／Ａ変換装置の一例を示すブロック
図
図
【図１２】図１１のノイズシェーパ１の一例を表す回路
図
図
【図１３】コンピュータ・シミュレーションで求めた、
図１１のＤ／Ａ変換装置の出力信号スペクトラム
図１１のＤ／Ａ変換装置の出力信号スペクトラム
１０ ディジタルフィルタ（ＤＦ） １１ ノイズシェーパ（ＮＳ） １２ 第１のデコーダ（ＤＥＣ１２） １３ 第２のデコーダ（ＤＥＣ１３） １４ 第１の１ビットＤ／Ａ変換器群（ＤＡＣ１４） １５ 第２の１ビットＤ／Ａ変換器群（ＤＡＣ１５） １６ アナログ加算器 １７ Ｄ／Ａ変換回路 ２０ １次ΔΣ変調器 ２１ ２次ΔΣ変調器 ２２ 微分器 ３０ インバータ ３１，３２ 抵抗器 ３３ オペアンプ（演算増幅器） ４０ ポインタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 福本 富彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−335963（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (9)
- 【請求項１】 入力されたディジタル信号のサンプリン
グ周波数をｋ倍（ｋ≧２）にするディジタルフィルタ
と、 前記ディジタルフィルタの出力を入力とし語長制限とと
もにノイズの周波数特性を所定の特性に変化させる多段
量子化型のノイズシェーパと、 前記ノイズシェーパの各段の出力を各々入力とし、その
入力の値に対応した１ビット信号列に変換する複数個の
デコーダと、 前記デコーダの各出力をアナログ信号に変換する１ビッ
トＤ／Ａ変換器列と、 前記１ビットＤ／Ａ変換器列の出力を総合するアナログ
加算器とを備え、 前記デコーダの出力を、前記ノイズシェーパの出力の値
に応じた数の１ビット信号が巡回するような出力とした
Ｄ／Ａ変換装置。 - 【請求項２】 デコーダの出力を、ノイズシェーパから
出力されるｐ通り（ｐは整数）の値を持つ信号に対応し
て少なくとも（ｐ−１）個の１ビット信号列を出力する
ようにし、その１ビット信号列の割り当て開始位置が１
サンプルデータ前の１ビット信号列の最終割り当て位置
の次の位置になるように巡回して割り当てられるように
した請求項１記載のＤ／Ａ変換装置。 - 【請求項３】 デコーダの出力を、ノイズシェーパから
出力されるｐ通り（ｐは整数）の値を持つ信号に対応し
て少なくとも（ｐ−１）個の１ビット信号列を出力する
ようにし、その１ビット信号列の割り当て開始位置が１
サンプルデータごとに所定数だけ巡回するようにした請
求項１記載のＤ／Ａ変換装置。 - 【請求項４】 デコーダから出力される連続した１ビッ
ト信号列に対し、対応する１ビットＤ／Ａ変換器群が、
その１ビットＤ／Ａ変換器群の平均出力レベルとの誤差
の極性が相反し、かつ、その誤差のレベルが近いような
１ビットＤ／Ａ変換器が隣合うような並びに割り当てら
れるようにした請求項１記載のＤ／Ａ変換装置。 - 【請求項５】 デコーダの各出力に対応する、１ビット
Ｄ／Ａ変換器列におけるｍ個の１ビットＤ／Ａ変換器群
を出力レベルの順に、 DAC-1,DAC-2,DAC-3,DAC-4,・・・,DAC-(m-3),DAC-(m-2),DA
C-(m-1),DAC-m とし（ｍは１ビットＤ／Ａ変換器群における１ビットＤ
／Ａ変換器の数）、前記デコーダから出力される連続し
た１ビット信号列に対して前記１ビットＤ／Ａ変換器群
が、 DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DAC-4,DAC-(m-
2),DAC-2,DAC-m という並びに割り当てられるようにした請求項１記載の
Ｄ／Ａ変換装置。 - 【請求項６】 デコーダの各出力に対応する、１ビット
Ｄ／Ａ変換器列における各１ビットＤ／Ａ変換器群を、
その１ビットＤ／Ａ変換器列の出力レベルの順に割り当
てるようにした請求項１記載のＤ／Ａ変換装置。 - 【請求項７】 デコーダの各出力に対応する、１ビット
Ｄ／Ａ変換器列における各１ビットＤ／Ａ変換器群の割
り当てを、ノイズシェーパの各段の出力順に対応する前
記デコーダの各出力が、前記１ビットＤ／Ａ変換器の出
力レベルの順に対して中央に近い方から順に割り当てた
請求項１記載のＤ／Ａ変換装置。 - 【請求項８】 第１，第２の量子化ステップによる２段
構成としたノイズシェーパの出力を各々入力とし、その
入力を対応する１ビット信号列に変換する第１，第２の
デコーダを備え、 前記デコーダの各出力に対応する、前記１ビットＤ／Ａ
変換器列における第１，第２の１ビットＤ／Ａ変換器群
を、前記１ビットＤ／Ａ変換器列における１ビットＤ／
Ａ変換器の出力レベルの順に割り当てるようにし、 前記第１の１ビットＤ／Ａ変換器群を出力レベル順の並
びとし、 前記第２の１ビットＤ／Ａ変換器群を出力レベル逆順の
並びとした請求項１記載のＤ／Ａ変換装置。 - 【請求項９】 第１，第２の量子化ステップによる２段
構成としたノイズシェーパの出力を各々入力とし、その
入力を対応する１ビット信号列に変換する第１，第２の
デコーダを備え、 前記デコーダの各出力に対応する、前記１ビットＤ／Ａ
変換器列における第１，第２の１ビットＤ／Ａ変換器群
を、前記１ビットＤ／Ａ変換器列における１ビットＤ／
Ａ変換器の出力レベルの順に対して第１の１ビットＤ／
Ａ変換器群には両端部分を割り当て、第２の１ビットＤ
／Ａ変換器群には残る中央部分を割り当てるようにし、 前記第１の１ビットＤ／Ａ変換器群を出力レベル順の並
びとし、 前記第２の１ビットＤ／Ａ変換器群を出力レベル逆順の
並びとした請求項１記載のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108393A JP3147605B2 (ja) | 1993-09-06 | 1993-09-06 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108393A JP3147605B2 (ja) | 1993-09-06 | 1993-09-06 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779164A JPH0779164A (ja) | 1995-03-20 |
| JP3147605B2 true JP3147605B2 (ja) | 2001-03-19 |
Family
ID=16761228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22108393A Expired - Fee Related JP3147605B2 (ja) | 1993-09-06 | 1993-09-06 | Ｄ／ａ変換装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3147605B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005221701A (ja) * | 2004-02-05 | 2005-08-18 | Tohoku Pioneer Corp | 発光表示パネルの駆動装置および駆動方法 |
| US9306588B2 (en) * | 2014-04-14 | 2016-04-05 | Cirrus Logic, Inc. | Switchable secondary playback path |
-
1993
- 1993-09-06 JP JP22108393A patent/JP3147605B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0779164A (ja) | 1995-03-20 |
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