JPH09167966A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH09167966A JPH09167966A JP32775095A JP32775095A JPH09167966A JP H09167966 A JPH09167966 A JP H09167966A JP 32775095 A JP32775095 A JP 32775095A JP 32775095 A JP32775095 A JP 32775095A JP H09167966 A JPH09167966 A JP H09167966A
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Abstract
(57)【要約】
【課題】 高精度のＤ／Ａ変換回路を必要とせずにノイ
ズを低減することができるＤ／Ａ変換装置を提供する。 【解決手段】 ディジタル入力信号は、ディジタルフィ
ルタ１０とノイズシェーパ（ＮＳ）１１でサンプリング
周波数が高く語長制限されたディジタル信号に変換され
る。ＮＳ１１の出力はデコーダ１２で１ビット信号列に
変換された後、各１ビット信号に対応する１ビットＤ／
Ａ変換器列１３でアナログ信号に変換され、さらにアナ
ログ加算器１４で総和されてアナログ出力信号となる。
この場合、デコーダ１２の出力を、ＮＳ１１の出力値に
応じた数の１ビット信号が巡回するような出力とし、ま
たＮＳ１１の出力レベルが小さい場合には、一部の１ビ
ット信号の値を固定する。
ズを低減することができるＤ／Ａ変換装置を提供する。 【解決手段】 ディジタル入力信号は、ディジタルフィ
ルタ１０とノイズシェーパ（ＮＳ）１１でサンプリング
周波数が高く語長制限されたディジタル信号に変換され
る。ＮＳ１１の出力はデコーダ１２で１ビット信号列に
変換された後、各１ビット信号に対応する１ビットＤ／
Ａ変換器列１３でアナログ信号に変換され、さらにアナ
ログ加算器１４で総和されてアナログ出力信号となる。
この場合、デコーダ１２の出力を、ＮＳ１１の出力値に
応じた数の１ビット信号が巡回するような出力とし、ま
たＮＳ１１の出力レベルが小さい場合には、一部の１ビ
ット信号の値を固定する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号より高い
サンプリング周波数でＤ／Ａ変換するオーバーサンプリ
ング型のＤ／Ａ変換装置に関するものである。
サンプリング周波数でＤ／Ａ変換するオーバーサンプリ
ング型のＤ／Ａ変換装置に関するものである。
【０００２】
【従来の技術】従来から、ディジタル／アナログ（以
下、Ｄ／Ａと略記する）変換装置の一つとして、ノイズ
シェーパと１ビットＤ／Ａ変換器列を用いたＤ／Ａ変換
装置が知られている。
下、Ｄ／Ａと略記する）変換装置の一つとして、ノイズ
シェーパと１ビットＤ／Ａ変換器列を用いたＤ／Ａ変換
装置が知られている。
【０００３】この方式のＤ／Ａ変換装置は、特開平５−
３３５９６３号公報および特開平７−９９４５１号公報
に開示されており、このＤ／Ａ変換装置について、図５
を用いて以下に説明する。
３３５９６３号公報および特開平７−９９４５１号公報
に開示されており、このＤ／Ａ変換装置について、図５
を用いて以下に説明する。
【０００４】図５は従来のＤ／Ａ変換装置の一構成例を
示すブロック図である。図５において、１０はディジタ
ルフィルタ（ＤＦ）であり、入力されたディジタル信号
のサンプリング周波数fsをｋ倍（ｋは整数）にするもの
である。ここでは説明のためｋ＝６４とする。１１はノ
イズシェーパ（ＮＳ）であり、ＤＦ１０から出力される
ディジタル信号の量子化（語長制限）を行うとともに、
ノイズの周波数特性を所定の特性に変化させるものであ
る。ここでは２次特性のノイズシェーパとし、入力Ｘに
対する出力Ｙは（式１）で表されるものとする。
示すブロック図である。図５において、１０はディジタ
ルフィルタ（ＤＦ）であり、入力されたディジタル信号
のサンプリング周波数fsをｋ倍（ｋは整数）にするもの
である。ここでは説明のためｋ＝６４とする。１１はノ
イズシェーパ（ＮＳ）であり、ＤＦ１０から出力される
ディジタル信号の量子化（語長制限）を行うとともに、
ノイズの周波数特性を所定の特性に変化させるものであ
る。ここでは２次特性のノイズシェーパとし、入力Ｘに
対する出力Ｙは（式１）で表されるものとする。
【０００５】
【数１】
【０００６】ここでは出力Ｙが７（＝ｐ）レベルの出力
（−３〜＋３）を持つものとする。なお、ここでは簡単
のために３を加えて（０〜６）として説明を行う。５０
はポインタであり、入力信号の累算値の剰余を出力する
ものである。ここではＮＳ１１の出力を累算して６の剰
余を出力するものとする。ある時刻ｎのポインタ５０の
入力をＸn とするとき、出力Ｙn は（式２）で表され
る。
（−３〜＋３）を持つものとする。なお、ここでは簡単
のために３を加えて（０〜６）として説明を行う。５０
はポインタであり、入力信号の累算値の剰余を出力する
ものである。ここではＮＳ１１の出力を累算して６の剰
余を出力するものとする。ある時刻ｎのポインタ５０の
入力をＸn とするとき、出力Ｙn は（式２）で表され
る。
【０００７】
【数２】
【０００８】５１はＲＯＭ（読み出し専用メモリ）であ
り、ポインタ５０の入力信号Ｘn を下位、ポインタ５０
の出力信号Ｙn を上位とするアドレスに対応して、６
（＝ｍ＝ｐ−１）ビットのデータを出力するものであ
る。１３は一連の１ビットＤ／Ａ変換器（ＤＡＣ）から
なる１ビットＤ／Ａ変換器列（ＤＡＣ列）であり、第１
の１ビットＤ／Ａ変換器（ＤＡＣ−１）から第６の１ビ
ットＤ／Ａ変換器（ＤＡＣ−６）までの、全て均一な６
個（＝ｍ）の１ビットＤ／Ａ変換器で構成され、ＲＯＭ
５１からの６ビット出力の各ビットのディジタル信号
を、それぞれに対応するアナログ信号に変換する。１４
はアナログ加算器（Σ）であり、ＤＡＣ列１３から出力
される各ビットに対応する６個のアナログ信号の総和を
計算し、その計算結果をディジタル信号入力に対応する
アナログ信号として出力する。１５はＤ／Ａ変換回路で
あり、ＤＡＣ列１３とアナログ加算器１４とで構成され
る。
り、ポインタ５０の入力信号Ｘn を下位、ポインタ５０
の出力信号Ｙn を上位とするアドレスに対応して、６
（＝ｍ＝ｐ−１）ビットのデータを出力するものであ
る。１３は一連の１ビットＤ／Ａ変換器（ＤＡＣ）から
なる１ビットＤ／Ａ変換器列（ＤＡＣ列）であり、第１
の１ビットＤ／Ａ変換器（ＤＡＣ−１）から第６の１ビ
ットＤ／Ａ変換器（ＤＡＣ−６）までの、全て均一な６
個（＝ｍ）の１ビットＤ／Ａ変換器で構成され、ＲＯＭ
５１からの６ビット出力の各ビットのディジタル信号
を、それぞれに対応するアナログ信号に変換する。１４
はアナログ加算器（Σ）であり、ＤＡＣ列１３から出力
される各ビットに対応する６個のアナログ信号の総和を
計算し、その計算結果をディジタル信号入力に対応する
アナログ信号として出力する。１５はＤ／Ａ変換回路で
あり、ＤＡＣ列１３とアナログ加算器１４とで構成され
る。
【０００９】図５のＤ／Ａ変換装置は、ＤＦ１０とＮＳ
１１とにより、入力されたディジタル信号をサンプリン
グ周波数６４fs、７（＝ｐ）レベルの信号としたのち
に、ポインタ５０及びＲＯＭ５１で６個の１ビットディ
ジタル信号とし、さらにＤ／Ａ変換回路１５でアナログ
信号に変換して出力するものであり、入力信号であるデ
ィジタル信号をそのサンプリング周波数（fs）より高い
サンプリング周波数（例えば６４fs）でアナログ信号に
変換する、いわゆるオーバーサンプリング型のＤ／Ａ変
換装置となっている。
１１とにより、入力されたディジタル信号をサンプリン
グ周波数６４fs、７（＝ｐ）レベルの信号としたのち
に、ポインタ５０及びＲＯＭ５１で６個の１ビットディ
ジタル信号とし、さらにＤ／Ａ変換回路１５でアナログ
信号に変換して出力するものであり、入力信号であるデ
ィジタル信号をそのサンプリング周波数（fs）より高い
サンプリング周波数（例えば６４fs）でアナログ信号に
変換する、いわゆるオーバーサンプリング型のＤ／Ａ変
換装置となっている。
【００１０】図５のＤ／Ａ変換装置の出力信号のスペク
トラムを、Ｄ／Ａ変換回路１５が理想的な場合につい
て、コンピュータ・シミュレーションで求めた結果を図
６に示す。簡単のため、ここでは０〜２fsまでの信号を
示している。
トラムを、Ｄ／Ａ変換回路１５が理想的な場合につい
て、コンピュータ・シミュレーションで求めた結果を図
６に示す。簡単のため、ここでは０〜２fsまでの信号を
示している。
【００１１】このＤ／Ａ変換装置は、上記のように、僅
か７レベルのディジタル信号をアナログ信号に変換する
ものでありながら、図６に示すように、ＮＳ１１によっ
て０〜fs/2の信号帯域では９０dB以上のダイナミックレ
ンジ（D.R.）が得られるものである。
か７レベルのディジタル信号をアナログ信号に変換する
ものでありながら、図６に示すように、ＮＳ１１によっ
て０〜fs/2の信号帯域では９０dB以上のダイナミックレ
ンジ（D.R.）が得られるものである。
【００１２】一方、実際の回路では、１ビットＤ／Ａ変
換器列１３の各ＤＡＣを完全に均一に製造することは不
可能であり、各ＤＡＣの出力間には必ず何らかのバラツ
キ（例えば相対誤差）が存在してノイズ発生の原因とな
る。このノイズの発生を抑圧するために、１ビットＤ／
Ａ変換器列１３を、各ＤＡＣを巡回するように用いる方
法があり、その方法について以下に説明する。
換器列１３の各ＤＡＣを完全に均一に製造することは不
可能であり、各ＤＡＣの出力間には必ず何らかのバラツ
キ（例えば相対誤差）が存在してノイズ発生の原因とな
る。このノイズの発生を抑圧するために、１ビットＤ／
Ａ変換器列１３を、各ＤＡＣを巡回するように用いる方
法があり、その方法について以下に説明する。
【００１３】まず、ポインタ５０は、図５のＮＳ１１か
ら出力される７レベルの信号（０〜６）を累算し、その
累算結果に対して６の剰余を求め出力する。従って該出
力は０〜５の６通りとなる。次に、ポインタ５０の入力
信号を下位としその出力信号を上位とするアドレスをＲ
ＯＭ５１に入力し、６ビットのデータを得る。この６ビ
ットのデータは、重み付けの無い１ビット信号６個を表
すものである。この時のアドレス（１０進数）とデータ
（１ビット信号６個）の関係を（表１）に示す。なお、
表１では簡単のためデータ“０”を“．”と表記してい
る。
ら出力される７レベルの信号（０〜６）を累算し、その
累算結果に対して６の剰余を求め出力する。従って該出
力は０〜５の６通りとなる。次に、ポインタ５０の入力
信号を下位としその出力信号を上位とするアドレスをＲ
ＯＭ５１に入力し、６ビットのデータを得る。この６ビ
ットのデータは、重み付けの無い１ビット信号６個を表
すものである。この時のアドレス（１０進数）とデータ
（１ビット信号６個）の関係を（表１）に示す。なお、
表１では簡単のためデータ“０”を“．”と表記してい
る。
【００１４】
【表１】
【００１５】（表１）において、６ビットデータはアド
レス下位即ちポインタ５０の入力信号の数値が示すだけ
“１”となっており、各ビットの総和が入力信号に等し
くなるようになっている。また、アドレス上位即ちポイ
ンタ５０の出力信号の数値が示すだけ左にシフトされ、
あふれた桁は右から現れるように巡回している。ＲＯＭ
５１を（表１）のように定義することにより、例えば、
（表２）のようにデータが出力される。
レス下位即ちポインタ５０の入力信号の数値が示すだけ
“１”となっており、各ビットの総和が入力信号に等し
くなるようになっている。また、アドレス上位即ちポイ
ンタ５０の出力信号の数値が示すだけ左にシフトされ、
あふれた桁は右から現れるように巡回している。ＲＯＭ
５１を（表１）のように定義することにより、例えば、
（表２）のようにデータが出力される。
【００１６】
【表２】
【００１７】（表２）からも判るように、入力信号の数
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、６ビットデータがそれぞれ接続され
る１ビットＤ／Ａ変換器列１３の各ＤＡＣの出力間にバ
ラツキがある場合でも、信号帯域でのノイズの発生を小
さくなるように抑制することができる。
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、６ビットデータがそれぞれ接続され
る１ビットＤ／Ａ変換器列１３の各ＤＡＣの出力間にバ
ラツキがある場合でも、信号帯域でのノイズの発生を小
さくなるように抑制することができる。
【００１８】また、１ビットＤ／Ａ変換器列１３の各Ｄ
ＡＣの並びを工夫することにより、ノイズを更に小さく
することができる。１ビットＤ／Ａ変換器列１３の各Ｄ
ＡＣの出力誤差が隣合う１ビットＤ／Ａ変換器で反対に
なるように配置すれば、複数個の１ビットＤ／Ａ変換器
の出力和で振幅を表すとき、誤差が小さくなる場合が多
くなるため、ノイズが小さくなる。これを図５の場合で
説明すると、６個の１ビットＤ／Ａ変換器を、出力レベ
ルの順に、DAC-1,DAC-2,DAC-3,DAC-4,DAC-5,DAC-6 と
し、ＲＯＭ５１から出力される連続した１ビット信号列
に対して、１ビットＤ／Ａ変換器列１３が、DAC-1,DAC-
5,DAC-3,DAC-4,DAC-2,DAC-6 という並びに割り当てられ
るようにする。例えば“２”を出力するときに、DAC-1
とDAC-2 を用いるより、DAC-1 とDAC-5 を用いる方が誤
差が小さいため、発生するノイズを小さく抑えることが
できる。
ＡＣの並びを工夫することにより、ノイズを更に小さく
することができる。１ビットＤ／Ａ変換器列１３の各Ｄ
ＡＣの出力誤差が隣合う１ビットＤ／Ａ変換器で反対に
なるように配置すれば、複数個の１ビットＤ／Ａ変換器
の出力和で振幅を表すとき、誤差が小さくなる場合が多
くなるため、ノイズが小さくなる。これを図５の場合で
説明すると、６個の１ビットＤ／Ａ変換器を、出力レベ
ルの順に、DAC-1,DAC-2,DAC-3,DAC-4,DAC-5,DAC-6 と
し、ＲＯＭ５１から出力される連続した１ビット信号列
に対して、１ビットＤ／Ａ変換器列１３が、DAC-1,DAC-
5,DAC-3,DAC-4,DAC-2,DAC-6 という並びに割り当てられ
るようにする。例えば“２”を出力するときに、DAC-1
とDAC-2 を用いるより、DAC-1 とDAC-5 を用いる方が誤
差が小さいため、発生するノイズを小さく抑えることが
できる。
【００１９】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のＤ／Ａ変換装置では、図５に示すＤ／Ａ変換
回路１５において、ＮＳ１１の出力レベルには無関係に
１ビット信号の巡回動作が行われるために、特に小信号
時においては、１ビットＤ／Ａ変換器列１３におけるス
イッチング（出力値の切り替わり）が多くなる。例えば
ＮＳ１１から“０”が続けて出力されているとき、１ビ
ットＤ／Ａ変換器列１３は、その３個のＤＡＣが“１”
で、他の３個のＤＡＣが“０”であり、これらは１サン
プル毎に“１”と“０”が入れ替わるように動作する。
従って、以上のようなスイッチング動作に起因するノイ
ズは小信号時に特に多くなり、このノイズによりダイナ
ミックレンジが劣化するという問題点を有していた。
うな従来のＤ／Ａ変換装置では、図５に示すＤ／Ａ変換
回路１５において、ＮＳ１１の出力レベルには無関係に
１ビット信号の巡回動作が行われるために、特に小信号
時においては、１ビットＤ／Ａ変換器列１３におけるス
イッチング（出力値の切り替わり）が多くなる。例えば
ＮＳ１１から“０”が続けて出力されているとき、１ビ
ットＤ／Ａ変換器列１３は、その３個のＤＡＣが“１”
で、他の３個のＤＡＣが“０”であり、これらは１サン
プル毎に“１”と“０”が入れ替わるように動作する。
従って、以上のようなスイッチング動作に起因するノイ
ズは小信号時に特に多くなり、このノイズによりダイナ
ミックレンジが劣化するという問題点を有していた。
【００２０】本発明は、上記従来の問題点を解決するも
ので、小信号時のスイッチング動作を減少することがで
き、このスイッチング動作によるノイズの発生を抑える
ことができるＤ／Ａ変換装置を提供する。
ので、小信号時のスイッチング動作を減少することがで
き、このスイッチング動作によるノイズの発生を抑える
ことができるＤ／Ａ変換装置を提供する。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載のＤ／Ａ変換装置は、ｋを
整数として、入力されたディジタル信号に対して、その
信号のサンプリング周波数のｋ倍のサンプリング周波数
によるフィルタ機能を有するディジタルフィルタと、前
記ディジタルフィルタからの出力信号に対して、そのデ
ータの語長を制限するとともに、その信号に含まれるノ
イズの周波数特性を所定の特性に変化させるノイズシェ
ーパと、前記ノイズシェーパからの出力信号を、その信
号レベルに対応して、複数の１ビット信号からなる１ビ
ット信号列に変換して出力するデコーダと、前記デコー
ダから出力された１ビット信号列の各１ビット信号を、
その信号に対応するアナログ信号に変換する１ビットＤ
／Ａ変換器を備えた１ビットＤ／Ａ変換器列と、前記１
ビットＤ／Ａ変換器列から出力された前記各１ビット信
号に対応するアナログ信号を総和するアナログ加算器と
を備え、前記デコーダを、ノイズシェーパからの出力信
号レベルに応じた数の１ビット信号が巡回する１ビット
信号列を出力するよう構成し、前記デコーダは、ノイズ
シェーパからの出力信号レベルが所定値より小さいこと
を検出して、１ビット信号列の一部の１ビット信号を、
その値を固定して前記巡回動作から除外する。
に、本発明の請求項１に記載のＤ／Ａ変換装置は、ｋを
整数として、入力されたディジタル信号に対して、その
信号のサンプリング周波数のｋ倍のサンプリング周波数
によるフィルタ機能を有するディジタルフィルタと、前
記ディジタルフィルタからの出力信号に対して、そのデ
ータの語長を制限するとともに、その信号に含まれるノ
イズの周波数特性を所定の特性に変化させるノイズシェ
ーパと、前記ノイズシェーパからの出力信号を、その信
号レベルに対応して、複数の１ビット信号からなる１ビ
ット信号列に変換して出力するデコーダと、前記デコー
ダから出力された１ビット信号列の各１ビット信号を、
その信号に対応するアナログ信号に変換する１ビットＤ
／Ａ変換器を備えた１ビットＤ／Ａ変換器列と、前記１
ビットＤ／Ａ変換器列から出力された前記各１ビット信
号に対応するアナログ信号を総和するアナログ加算器と
を備え、前記デコーダを、ノイズシェーパからの出力信
号レベルに応じた数の１ビット信号が巡回する１ビット
信号列を出力するよう構成し、前記デコーダは、ノイズ
シェーパからの出力信号レベルが所定値より小さいこと
を検出して、１ビット信号列の一部の１ビット信号を、
その値を固定して前記巡回動作から除外する。
【００２２】請求項２に記載のＤ／Ａ変換装置は、請求
項１のデコーダを、ｐを整数としてｐ通りの入力信号レ
ベルに対応して、少なくともｐ−１個の１ビット信号か
らなる１ビット信号列を出力するよう構成し、前記デコ
ーダは、前記１ビット信号列の割り当て開始位置が、１
サンプルデータ前の１ビット信号列の最終割り当て位置
の次の位置となるように巡回する。
項１のデコーダを、ｐを整数としてｐ通りの入力信号レ
ベルに対応して、少なくともｐ−１個の１ビット信号か
らなる１ビット信号列を出力するよう構成し、前記デコ
ーダは、前記１ビット信号列の割り当て開始位置が、１
サンプルデータ前の１ビット信号列の最終割り当て位置
の次の位置となるように巡回する。
【００２３】請求項３に記載のＤ／Ａ変換装置は、請求
項１または請求項２のデコーダを、所定値より小さい入
力信号レベルを検出した際に１ビット信号列の巡回動作
から除外する１ビット信号を徐々に増加して、前記１ビ
ット信号列を出力し、前記入力信号レベルが再び所定値
より大きくなったことを検出して、前記巡回動作を直ち
に元に戻すよう構成する。
項１または請求項２のデコーダを、所定値より小さい入
力信号レベルを検出した際に１ビット信号列の巡回動作
から除外する１ビット信号を徐々に増加して、前記１ビ
ット信号列を出力し、前記入力信号レベルが再び所定値
より大きくなったことを検出して、前記巡回動作を直ち
に元に戻すよう構成する。
【００２４】請求項４に記載のＤ／Ａ変換装置は、請求
項１または請求項２のデコーダを、所定値より小さい入
力信号レベルを検出した際に１ビット信号列の巡回動作
から除外する１ビット信号を徐々に増加して、前記１ビ
ット信号列を出力し、前記入力信号レベルが再び所定値
より大きくなったことを検出して、前記入力信号レベル
に応じて、前記巡回動作から除外する１ビット信号数を
減少するよう構成する。
項１または請求項２のデコーダを、所定値より小さい入
力信号レベルを検出した際に１ビット信号列の巡回動作
から除外する１ビット信号を徐々に増加して、前記１ビ
ット信号列を出力し、前記入力信号レベルが再び所定値
より大きくなったことを検出して、前記入力信号レベル
に応じて、前記巡回動作から除外する１ビット信号数を
減少するよう構成する。
【００２５】請求項５に記載のＤ／Ａ変換装置は、請求
項１から請求項４の１ビットＤ／Ａ変換器列を、その１
ビットＤ／Ａ変換器列を構成するｍ個の１ビットＤ／Ａ
変換器を、各１ビットＤ／Ａ変換器をＤＡＣ−ｍとし
て、それぞれの出力レベルの順に、ＤＡＣ−１，ＤＡＣ
−２，ＤＡＣ−３，ＤＡＣ−４，…，ＤＡＣ−（ｍ−
３），ＤＡＣ−（ｍ−２），ＤＡＣ−（ｍ−１），ＤＡ
Ｃ−ｍとし、デコーダから出力される連続した１ビット
信号列に対して、ＤＡＣ−１，ＤＡＣ−（ｍ−１），Ｄ
ＡＣ−３，ＤＡＣ−（ｍ−３），…，ＤＡＣ−４，ＤＡ
Ｃ−（ｍ−２），ＤＡＣ−２，ＤＡＣ−ｍという並びに
割り当て、その並びの両端から同数づつ順に巡回動作か
ら除外するよう構成する。
項１から請求項４の１ビットＤ／Ａ変換器列を、その１
ビットＤ／Ａ変換器列を構成するｍ個の１ビットＤ／Ａ
変換器を、各１ビットＤ／Ａ変換器をＤＡＣ−ｍとし
て、それぞれの出力レベルの順に、ＤＡＣ−１，ＤＡＣ
−２，ＤＡＣ−３，ＤＡＣ−４，…，ＤＡＣ−（ｍ−
３），ＤＡＣ−（ｍ−２），ＤＡＣ−（ｍ−１），ＤＡ
Ｃ−ｍとし、デコーダから出力される連続した１ビット
信号列に対して、ＤＡＣ−１，ＤＡＣ−（ｍ−１），Ｄ
ＡＣ−３，ＤＡＣ−（ｍ−３），…，ＤＡＣ−４，ＤＡ
Ｃ−（ｍ−２），ＤＡＣ−２，ＤＡＣ−ｍという並びに
割り当て、その並びの両端から同数づつ順に巡回動作か
ら除外するよう構成する。
【００２６】請求項６に記載のＤ／Ａ変換装置は、請求
項１から請求項５の１ビットＤ／Ａ変換器列とアナログ
加算器とからなるＤ／Ａ変換回路を、１ビットＤ／Ａ変
換器列の各１ビットＤ／Ａ変換器がコンデンサとそのコ
ンデンサの両端の接続を切り換えるスイッチとで構成さ
れるとともに、アナログ加算器が積分器で構成されたス
イッチトキャパシタ回路で形成し、前記Ｄ／Ａ変換回路
を、１ビット信号列の巡回動作から除外される１ビット
信号を偶数個とした場合に、前記除外される１ビット信
号に対応する１ビットＤ／Ａ変換器の出力側スイッチを
開放とするよう構成する。
項１から請求項５の１ビットＤ／Ａ変換器列とアナログ
加算器とからなるＤ／Ａ変換回路を、１ビットＤ／Ａ変
換器列の各１ビットＤ／Ａ変換器がコンデンサとそのコ
ンデンサの両端の接続を切り換えるスイッチとで構成さ
れるとともに、アナログ加算器が積分器で構成されたス
イッチトキャパシタ回路で形成し、前記Ｄ／Ａ変換回路
を、１ビット信号列の巡回動作から除外される１ビット
信号を偶数個とした場合に、前記除外される１ビット信
号に対応する１ビットＤ／Ａ変換器の出力側スイッチを
開放とするよう構成する。
【００２７】請求項１から請求項６の構成によると、ノ
イズシェーパの出力をデコーダで１ビット信号列に変換
する際にその信号レベルが小さいことを検出したら、１
ビット信号列に対して、そのうちの一部の信号を“１”
または“０”に固定し１ビット信号列に対する巡回動作
のためのスイッチング対象から除外して、スイッチング
を行うことにより、１ビット信号列全体に対するスイッ
チング回数を減少させる。
イズシェーパの出力をデコーダで１ビット信号列に変換
する際にその信号レベルが小さいことを検出したら、１
ビット信号列に対して、そのうちの一部の信号を“１”
または“０”に固定し１ビット信号列に対する巡回動作
のためのスイッチング対象から除外して、スイッチング
を行うことにより、１ビット信号列全体に対するスイッ
チング回数を減少させる。
【００２８】請求項３から請求項６の構成によると、デ
コーダが信号レベルが小さいことを検出したため、１ビ
ット信号列のうちの一部の信号を、１ビット信号列に対
する巡回動作のためのスイッチング対象から除外して
“１”または“０”に固定する際に、その信号を徐々に
増加することにより、その信号に対応する１ビットＤ／
Ａ変換器の出力レベルと、各１ビットＤ／Ａ変換器の平
均出力レベルとの相対誤差によって、その固定の瞬間
に、Ｄ／Ａ変換器の出力信号上に発生する僅かながらス
テップ状の信号と等価な信号による影響を最小にする。
コーダが信号レベルが小さいことを検出したため、１ビ
ット信号列のうちの一部の信号を、１ビット信号列に対
する巡回動作のためのスイッチング対象から除外して
“１”または“０”に固定する際に、その信号を徐々に
増加することにより、その信号に対応する１ビットＤ／
Ａ変換器の出力レベルと、各１ビットＤ／Ａ変換器の平
均出力レベルとの相対誤差によって、その固定の瞬間
に、Ｄ／Ａ変換器の出力信号上に発生する僅かながらス
テップ状の信号と等価な信号による影響を最小にする。
【００２９】請求項５の構成によると、デコーダにより
信号レベルが小さいことを検出した際に、１ビット信号
列のうちの一部の信号に対して行った“１”または
“０”への固定およびスイッチング対象からの除外を、
その信号に対応する１ビットＤ／Ａ変換器の出力レベル
と、各１ビットＤ／Ａ変換器の平均出力レベルとの相対
誤差において、その符号が反対で絶対値が近い信号を組
み合わせて同時に行うことにより、１ビットＤ／Ａ変換
器の出力の相対誤差に起因するノイズの軽減目的で、誤
差の絶対値が大きいものから１ビットづつスイッチング
対象から除外して固定しために、その誤差に比例して信
号レベルが大きくなるテップ状信号に対して、そのレベ
ルを極く小さく抑える。
信号レベルが小さいことを検出した際に、１ビット信号
列のうちの一部の信号に対して行った“１”または
“０”への固定およびスイッチング対象からの除外を、
その信号に対応する１ビットＤ／Ａ変換器の出力レベル
と、各１ビットＤ／Ａ変換器の平均出力レベルとの相対
誤差において、その符号が反対で絶対値が近い信号を組
み合わせて同時に行うことにより、１ビットＤ／Ａ変換
器の出力の相対誤差に起因するノイズの軽減目的で、誤
差の絶対値が大きいものから１ビットづつスイッチング
対象から除外して固定しために、その誤差に比例して信
号レベルが大きくなるテップ状信号に対して、そのレベ
ルを極く小さく抑える。
【００３０】請求項４の構成によると、デコーダにより
信号レベルが小さいことを検出した際に、１ビット信号
列のうちの一部の信号に対して行った“１”または
“０”への固定およびスイッチング対象からの除外につ
いて、その解除を、信号が最大レベルに変化しない限
り、必要最小限の信号に対してのみ行うことにより、ス
イッチング数の変化を抑え、ノイズの増加を抑える。
信号レベルが小さいことを検出した際に、１ビット信号
列のうちの一部の信号に対して行った“１”または
“０”への固定およびスイッチング対象からの除外につ
いて、その解除を、信号が最大レベルに変化しない限
り、必要最小限の信号に対してのみ行うことにより、ス
イッチング数の変化を抑え、ノイズの増加を抑える。
【００３１】請求項６の構成によると、１ビットＤ／Ａ
変換器を構成するスイッチトキャパシタ回路について、
デコーダからの１ビット信号列のうちの“１”と“０”
の信号を組み合わせ、この信号に対応する２個または偶
数個のスイッチトキャパシタ回路の出力側スイッチを開
放状態に固定することにより、通常において、出力信号
の変化がない場合でも常に行われるスイッチングに対し
て、そのスイッチングを停止する。
変換器を構成するスイッチトキャパシタ回路について、
デコーダからの１ビット信号列のうちの“１”と“０”
の信号を組み合わせ、この信号に対応する２個または偶
数個のスイッチトキャパシタ回路の出力側スイッチを開
放状態に固定することにより、通常において、出力信号
の変化がない場合でも常に行われるスイッチングに対し
て、そのスイッチングを停止する。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を示す
Ｄ／Ａ変換装置について、図面を参照しながら説明す
る。
Ｄ／Ａ変換装置について、図面を参照しながら説明す
る。
【００３３】図１は本実施の形態のＤ／Ａ変換装置の構
成を表すブロック図である。図１において、１０はディ
ジタルフィルタ（ＤＦ）、１１はノイズシェーパ（Ｎ
Ｓ）であり、それぞれ図５の従来例で示したものと同一
の構成・機能を有する。１２はデコーダ（ＤＥＣ）であ
り、ＮＳ１１から出力されるディジタル信号に対応して
ｍ個の１ビット信号を出力するものである。ここではｍ
＝６とする。１３は１ビットＤ／Ａ変換器（ＤＡＣ）列
であり、ここでは、例えば第１の１ビットＤ／Ａ変換器
（ＤＡＣ−１）から第６の１ビットＤ／Ａ変換器（ＤＡ
Ｃ−６）までの全て均一な６個の１ビットＤ／Ａ変換器
で構成される。１４はアナログ加算器（Σ）であり、Ｄ
ＡＣ列１３から出力される６個のアナログ信号の総和を
計算し、その計算結果をディジタル信号入力に対応する
アナログ信号として出力する。１５はＤ／Ａ変換回路で
あり、ＤＡＣ列１３とアナログ加算器１４とで構成され
る。
成を表すブロック図である。図１において、１０はディ
ジタルフィルタ（ＤＦ）、１１はノイズシェーパ（Ｎ
Ｓ）であり、それぞれ図５の従来例で示したものと同一
の構成・機能を有する。１２はデコーダ（ＤＥＣ）であ
り、ＮＳ１１から出力されるディジタル信号に対応して
ｍ個の１ビット信号を出力するものである。ここではｍ
＝６とする。１３は１ビットＤ／Ａ変換器（ＤＡＣ）列
であり、ここでは、例えば第１の１ビットＤ／Ａ変換器
（ＤＡＣ−１）から第６の１ビットＤ／Ａ変換器（ＤＡ
Ｃ−６）までの全て均一な６個の１ビットＤ／Ａ変換器
で構成される。１４はアナログ加算器（Σ）であり、Ｄ
ＡＣ列１３から出力される６個のアナログ信号の総和を
計算し、その計算結果をディジタル信号入力に対応する
アナログ信号として出力する。１５はＤ／Ａ変換回路で
あり、ＤＡＣ列１３とアナログ加算器１４とで構成され
る。
【００３４】図１のＤ／Ａ変換装置は、ＤＦ１０とＮＳ
１１とにより、入力されたディジタル信号をサンプリン
グ周波数６４fs、７（＝ｐ）レベルの信号としたのち
に、ＤＥＣ１２で６個の１ビットディジタル信号とし、
さらにＤ／Ａ変換回路１５でアナログ信号に変換して出
力するものであり、入力信号であるディジタル信号をそ
のサンプリング周波数（fs）より高いサンプリング周波
数（例えば６４fs）でアナログ信号に変換する、いわゆ
るオーバーサンプリング型のＤ／Ａ変換装置となってい
る。
１１とにより、入力されたディジタル信号をサンプリン
グ周波数６４fs、７（＝ｐ）レベルの信号としたのち
に、ＤＥＣ１２で６個の１ビットディジタル信号とし、
さらにＤ／Ａ変換回路１５でアナログ信号に変換して出
力するものであり、入力信号であるディジタル信号をそ
のサンプリング周波数（fs）より高いサンプリング周波
数（例えば６４fs）でアナログ信号に変換する、いわゆ
るオーバーサンプリング型のＤ／Ａ変換装置となってい
る。
【００３５】図１のＤ／Ａ変換回路１５の一構成例を図
２に示す。図２において、１３は１ビットＤ／Ａ変換器
（ＤＡＣ）列、１４はアナログ加算器（Σ）であり、そ
れぞれ図１に示す同一符号のものに対応している。２０
はインバータであり、１ビット入力信号を反転して出力
する。２１，２２は抵抗器、２３はオペアンプ（演算増
幅器）である。インバータ２０と抵抗器２１とでＤＡＣ
列１３内の各ＤＡＣ（図１に示すＤＡＣ−１からＤＡＣ
−６）が構成されている。
２に示す。図２において、１３は１ビットＤ／Ａ変換器
（ＤＡＣ）列、１４はアナログ加算器（Σ）であり、そ
れぞれ図１に示す同一符号のものに対応している。２０
はインバータであり、１ビット入力信号を反転して出力
する。２１，２２は抵抗器、２３はオペアンプ（演算増
幅器）である。インバータ２０と抵抗器２１とでＤＡＣ
列１３内の各ＤＡＣ（図１に示すＤＡＣ−１からＤＡＣ
−６）が構成されている。
【００３６】図２に示すＤ／Ａ変換回路１５の動作を説
明する。まず、オペアンプ２３の非反転入力端子（＋
側）は接地されており、反転入力端子（−側）は仮想接
地点となっている。また、各１ビット入力信号は、それ
ぞれに対応するＤＡＣを構成するインバータ２０および
抵抗器２１を介して、全てオペアンプ２３の反転入力端
子に接続され、さらに抵抗器２２を介して、オペアンプ
２３の出力端子に接続されている。即ち、抵抗器２１，
２２による電流加算回路を構成している。
明する。まず、オペアンプ２３の非反転入力端子（＋
側）は接地されており、反転入力端子（−側）は仮想接
地点となっている。また、各１ビット入力信号は、それ
ぞれに対応するＤＡＣを構成するインバータ２０および
抵抗器２１を介して、全てオペアンプ２３の反転入力端
子に接続され、さらに抵抗器２２を介して、オペアンプ
２３の出力端子に接続されている。即ち、抵抗器２１，
２２による電流加算回路を構成している。
【００３７】いま、ＤＡＣ列１３内におけるＤＡＣ−１
の抵抗器２１の抵抗値をＲ1 、ＤＡＣ−２の抵抗器２１
の抵抗値をＲ2 、…、ＤＡＣ−６の抵抗器２１の抵抗値
をＲ 6 とし、アナログ加算器１４内における抵抗器２２
の抵抗値をＲｆとするとき、オペアンプ２３から出力さ
れるアナログ信号の出力電圧Ｅ0 は（式３）で求められ
る。
の抵抗器２１の抵抗値をＲ1 、ＤＡＣ−２の抵抗器２１
の抵抗値をＲ2 、…、ＤＡＣ−６の抵抗器２１の抵抗値
をＲ 6 とし、アナログ加算器１４内における抵抗器２２
の抵抗値をＲｆとするとき、オペアンプ２３から出力さ
れるアナログ信号の出力電圧Ｅ0 は（式３）で求められ
る。
【００３８】
【数３】
【００３９】ここで、ＤＡＣ列１３内の各ＤＡＣは全て
均一な構成であるとすると、各ＤＡＣの抵抗器２１の抵
抗値も、Ｒ1 ＝Ｒ2 ＝…＝Ｒ6 となり、オペアンプ２３
の出力電圧Ｅ0 即ちアナログ信号出力は、ＤＡＣ列１３
に入力される１ビット信号列のうち値が“１”（即ちイ
ンバータ２０の出力が“０”）になっている信号の数に
比例した電圧値となる。
均一な構成であるとすると、各ＤＡＣの抵抗器２１の抵
抗値も、Ｒ1 ＝Ｒ2 ＝…＝Ｒ6 となり、オペアンプ２３
の出力電圧Ｅ0 即ちアナログ信号出力は、ＤＡＣ列１３
に入力される１ビット信号列のうち値が“１”（即ちイ
ンバータ２０の出力が“０”）になっている信号の数に
比例した電圧値となる。
【００４０】しかし、実際の回路では、ＤＡＣ列１３内
の各ＤＡＣにおける抵抗器２１を完全に均一に製造する
ことは不可能であり、各ＤＡＣ間には各抵抗器２１のば
らつきによる何らかの相対誤差が存在する。この場合
は、オペアンプ２３からは、（式３）からも明らかなよ
うに、１ビット入力信号列のうち、その値が“１”にな
っている信号の数だけではなく、その値が“１”になっ
ている位置にも依存した電圧値のアナログ信号が出力さ
れる。
の各ＤＡＣにおける抵抗器２１を完全に均一に製造する
ことは不可能であり、各ＤＡＣ間には各抵抗器２１のば
らつきによる何らかの相対誤差が存在する。この場合
は、オペアンプ２３からは、（式３）からも明らかなよ
うに、１ビット入力信号列のうち、その値が“１”にな
っている信号の数だけではなく、その値が“１”になっ
ている位置にも依存した電圧値のアナログ信号が出力さ
れる。
【００４１】図１のＤＥＣ１２の一構成例を図３に示
す。図３において、３０はポインタであり、入力信号の
累算値の剰余を出力するものである。３１は固定ビット
を制御する制御回路であり、信号レベルによって巡回す
る信号を変化させるようポインタ３０およびＲＯＭ３２
（後述）を制御する信号を出力するものである。３２は
ＲＯＭ（読み出し専用メモリ）であり、ポインタ３０へ
の入力信号を下位、ポインタ３０および制御回路３１の
出力信号を上位とするアドレスに対応して、６（＝ｍ）
ビットのデータを出力するものである。なお、ＤＥＣ１
２は７レベルの信号（−３〜＋３）を入力とするが、簡
単のためここでは該信号に３を加え、（０〜６）として
説明を進める。
す。図３において、３０はポインタであり、入力信号の
累算値の剰余を出力するものである。３１は固定ビット
を制御する制御回路であり、信号レベルによって巡回す
る信号を変化させるようポインタ３０およびＲＯＭ３２
（後述）を制御する信号を出力するものである。３２は
ＲＯＭ（読み出し専用メモリ）であり、ポインタ３０へ
の入力信号を下位、ポインタ３０および制御回路３１の
出力信号を上位とするアドレスに対応して、６（＝ｍ）
ビットのデータを出力するものである。なお、ＤＥＣ１
２は７レベルの信号（−３〜＋３）を入力とするが、簡
単のためここでは該信号に３を加え、（０〜６）として
説明を進める。
【００４２】図３に示すＤＥＣ１２の動作を説明する。
まず、ポインタ３０は、図１のＮＳ１１から出力される
７レベルの信号（０〜６）を累算し、この累算値に対し
て６の剰余を求め出力する。従って該出力は（０〜５）
の６通りとなる。次に、ポインタ３０の入力信号を下位
とし、ポインタ３０の出力信号を上位とするアドレスを
ＲＯＭ３２に入力し、このアドレスに対応する６ビット
のデータを得て出力する。この６ビットのデータは、重
み付けの無い１ビット信号６個を表すものである。この
時のアドレス（１０進数）とデータ（１ビット信号６
個）の関係を（表１）に示す。なお、表１では、簡単の
ためデータ“０”を“．”と表記している。
まず、ポインタ３０は、図１のＮＳ１１から出力される
７レベルの信号（０〜６）を累算し、この累算値に対し
て６の剰余を求め出力する。従って該出力は（０〜５）
の６通りとなる。次に、ポインタ３０の入力信号を下位
とし、ポインタ３０の出力信号を上位とするアドレスを
ＲＯＭ３２に入力し、このアドレスに対応する６ビット
のデータを得て出力する。この６ビットのデータは、重
み付けの無い１ビット信号６個を表すものである。この
時のアドレス（１０進数）とデータ（１ビット信号６
個）の関係を（表１）に示す。なお、表１では、簡単の
ためデータ“０”を“．”と表記している。
【００４３】（表１）の内容について説明する。（表
１）において、６ビットデータはアドレス下位即ちポイ
ンタ３０の入力信号の数値が示すだけ“１”となってお
り、各ビットの総和が入力信号に等しくなるようになっ
ている。また、アドレス上位即ちポインタ３０の出力信
号の数値が示すだけ左にシフトされ、あふれた桁は右か
ら現れるように巡回している。ＲＯＭ３２を（表１）の
ように定義することにより、例えば、（表２）のように
データが出力される。
１）において、６ビットデータはアドレス下位即ちポイ
ンタ３０の入力信号の数値が示すだけ“１”となってお
り、各ビットの総和が入力信号に等しくなるようになっ
ている。また、アドレス上位即ちポインタ３０の出力信
号の数値が示すだけ左にシフトされ、あふれた桁は右か
ら現れるように巡回している。ＲＯＭ３２を（表１）の
ように定義することにより、例えば、（表２）のように
データが出力される。
【００４４】（表２）からも判るように、入力信号の数
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、６ビットデータがそれぞれ接続され
る１ビットＤ／Ａ変換器列１３の各ＤＡＣの出力間にバ
ラツキがある場合でも、信号帯域での歪やノイズの発生
を小さくなるように抑制することができる。
値が示すだけの“１”が６ビットデータを巡回するよう
に出力されており、このことは入力信号の数値と６ビッ
トデータのうちの特定ビットとの相関が無いことを示し
ている。このため、６ビットデータがそれぞれ接続され
る１ビットＤ／Ａ変換器列１３の各ＤＡＣの出力間にバ
ラツキがある場合でも、信号帯域での歪やノイズの発生
を小さくなるように抑制することができる。
【００４５】さて、入力されるディジタル信号の振幅が
小さくなると、ＮＳ１１の出力信号のレベルは７レベル
から６レベル，５レベル，．．．と徐々に小さくなる。
即ち、例えばＮＳ１１の出力が６レベル（５〜０）にな
ったときには、１ビットＤ／Ａ変換器列１３の各ＤＡＣ
のうち１個は出力を“０”に固定しても良いことにな
る。このときのＲＯＭ３２のアドレスとデータの関係を
（表３）に示す。
小さくなると、ＮＳ１１の出力信号のレベルは７レベル
から６レベル，５レベル，．．．と徐々に小さくなる。
即ち、例えばＮＳ１１の出力が６レベル（５〜０）にな
ったときには、１ビットＤ／Ａ変換器列１３の各ＤＡＣ
のうち１個は出力を“０”に固定しても良いことにな
る。このときのＲＯＭ３２のアドレスとデータの関係を
（表３）に示す。
【００４６】
【表３】
【００４７】（表３）の内容について説明する。（表
３）において、まず、データ（１ビット信号６個）のう
ち左端のビットが常に“０”となって固定されており、
残りの５個のビットで巡回を行いながらデータを出力す
るようになっている。また、このときポインタ３０の動
作を５の剰余を求めるように変更する。
３）において、まず、データ（１ビット信号６個）のう
ち左端のビットが常に“０”となって固定されており、
残りの５個のビットで巡回を行いながらデータを出力す
るようになっている。また、このときポインタ３０の動
作を５の剰余を求めるように変更する。
【００４８】このようにして、１ビットＤ／Ａ変換器列
１３の各ＤＡＣのうち１個のスイッチングを停止するこ
とができる。もしもＮＳ１１が（６〜１）の６レベルに
なった時には、１ビット信号列のうちの１ビットを
“１”にすれば良い。
１３の各ＤＡＣのうち１個のスイッチングを停止するこ
とができる。もしもＮＳ１１が（６〜１）の６レベルに
なった時には、１ビット信号列のうちの１ビットを
“１”にすれば良い。
【００４９】次に、ＮＳ１１の出力が５レベル（５〜
１）になったときには、１ビットＤ／Ａ変換器列１３の
各ＤＡＣのうち２個の出力を固定できる。このときのＲ
ＯＭ３２のアドレスとデータの関係を（表４）に示す。
１）になったときには、１ビットＤ／Ａ変換器列１３の
各ＤＡＣのうち２個の出力を固定できる。このときのＲ
ＯＭ３２のアドレスとデータの関係を（表４）に示す。
【００５０】
【表４】
【００５１】（表４）の内容について説明する。（表
４）において、データのうち左端のビットが常に
“０”、右端のデータが“１”となって固定されてお
り、残りの４個のビットで巡回を行いながらデータを出
力するようになっている。またこのときポインタ３０の
動作を４の剰余を求めるように変更する。このようにし
て、１ビットＤ／Ａ変換器列１３の各ＤＡＣのうち２個
のスイッチングを停止することができる。
４）において、データのうち左端のビットが常に
“０”、右端のデータが“１”となって固定されてお
り、残りの４個のビットで巡回を行いながらデータを出
力するようになっている。またこのときポインタ３０の
動作を４の剰余を求めるように変更する。このようにし
て、１ビットＤ／Ａ変換器列１３の各ＤＡＣのうち２個
のスイッチングを停止することができる。
【００５２】以上の（表３）、（表４）で説明した方法
により、ＮＳ１１の出力が４レベルや３レベルになった
ときにも、同様にして出力を固定するビットを増やすこ
とができる。ここで、ＮＳ１１の出力が急に小さくなっ
た場合でも、固定するビットを徐々に増加するようにす
れば、巡回の経路が変化することによるノイズを最小に
抑えることができる。
により、ＮＳ１１の出力が４レベルや３レベルになった
ときにも、同様にして出力を固定するビットを増やすこ
とができる。ここで、ＮＳ１１の出力が急に小さくなっ
た場合でも、固定するビットを徐々に増加するようにす
れば、巡回の経路が変化することによるノイズを最小に
抑えることができる。
【００５３】また、ＮＳ１１の出力が大きくなった場合
には、固定されていた１ビット信号を、その固定を解除
して再び用いて出力を行い、巡回動作に組み入れれば良
い。このときも、必要最小限の信号のみ固定を解除すれ
ば、上記と同様に、巡回の経路変化によるノイズを抑え
ることができる。
には、固定されていた１ビット信号を、その固定を解除
して再び用いて出力を行い、巡回動作に組み入れれば良
い。このときも、必要最小限の信号のみ固定を解除すれ
ば、上記と同様に、巡回の経路変化によるノイズを抑え
ることができる。
【００５４】さて、１ビットＤ／Ａ変換器列１３の各Ｄ
ＡＣを、出力レベルの順に、DAC-1,DAC-2,DAC-3,DAC-4,
・・・,DAC-(m-3),DAC-(m-2),DAC-(m-1),DAC-m とし（ここ
ではｍ＝６）、デコーダ１２から出力される連続した１
ビット信号列に対して、１ビットＤ／Ａ変換器列１３の
各ＤＡＣが、DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DA
C-4,DAC-(m-2),DAC-2,DAC-m という並びに割り当てられ
るように配列することで、１ビットＤ／Ａ変換器列１３
における各ＤＡＣの相対誤差に起因するノイズを小さく
できることが知られている。
ＡＣを、出力レベルの順に、DAC-1,DAC-2,DAC-3,DAC-4,
・・・,DAC-(m-3),DAC-(m-2),DAC-(m-1),DAC-m とし（ここ
ではｍ＝６）、デコーダ１２から出力される連続した１
ビット信号列に対して、１ビットＤ／Ａ変換器列１３の
各ＤＡＣが、DAC-1,DAC-(m-1),DAC-3,DAC-(m-3),・・・,DA
C-4,DAC-(m-2),DAC-2,DAC-m という並びに割り当てられ
るように配列することで、１ビットＤ／Ａ変換器列１３
における各ＤＡＣの相対誤差に起因するノイズを小さく
できることが知られている。
【００５５】このような配列の場合、並びの両端から同
数づつ順に前記した巡回動作からの除外を行うようにす
ると、１ビットＤ／Ａ変換器列１３における各ＤＡＣは
出力誤差の大きい方から除外されるために、相対誤差そ
のものを小さくでき、従ってノイズも小さくできる。ま
た並びの両端から同数ずつ除外すると、相対誤差の平均
値の変化を小さく抑えることができるため、平均値変化
によるノイズ発生も小さくできる。
数づつ順に前記した巡回動作からの除外を行うようにす
ると、１ビットＤ／Ａ変換器列１３における各ＤＡＣは
出力誤差の大きい方から除外されるために、相対誤差そ
のものを小さくでき、従ってノイズも小さくできる。ま
た並びの両端から同数ずつ除外すると、相対誤差の平均
値の変化を小さく抑えることができるため、平均値変化
によるノイズ発生も小さくできる。
【００５６】次に、本発明の他の実施の形態を示すＤ／
Ａ変換装置について、図面を参照しながら説明する。図
４は、図１に示したＤ／Ａ変換装置のＤ／Ａ変換回路１
５に対応する他の実施の形態を表すブロック図である。
図４において、１３は１ビットＤ／Ａ変換器（ＤＡＣ）
列、１４はアナログ加算器（Σ）であり、それぞれ図１
に同一の符号で示したものに対応している。４１はキャ
パシタ、４２，４３はアナログスイッチであり、４４は
キャパシタ、４５はオペアンプ（演算増幅器）である。
アナログスイッチ４２の一方端子ａは基準電圧源に接続
され、アナログスイッチ４３の一方端子ａはオペアンプ
４５の反転入力端子（−側）に接続され、またアナログ
スイッチ４２，４３の各他方端子ｂはともに接地されて
いる。キャパシタ４１とアナログスイッチ４２，４３と
でＤＡＣ列１３内の各ＤＡＣ（図１に示すＤＡＣ−１か
らＤＡＣ−６）が構成されている。
Ａ変換装置について、図面を参照しながら説明する。図
４は、図１に示したＤ／Ａ変換装置のＤ／Ａ変換回路１
５に対応する他の実施の形態を表すブロック図である。
図４において、１３は１ビットＤ／Ａ変換器（ＤＡＣ）
列、１４はアナログ加算器（Σ）であり、それぞれ図１
に同一の符号で示したものに対応している。４１はキャ
パシタ、４２，４３はアナログスイッチであり、４４は
キャパシタ、４５はオペアンプ（演算増幅器）である。
アナログスイッチ４２の一方端子ａは基準電圧源に接続
され、アナログスイッチ４３の一方端子ａはオペアンプ
４５の反転入力端子（−側）に接続され、またアナログ
スイッチ４２，４３の各他方端子ｂはともに接地されて
いる。キャパシタ４１とアナログスイッチ４２，４３と
でＤＡＣ列１３内の各ＤＡＣ（図１に示すＤＡＣ−１か
らＤＡＣ−６）が構成されている。
【００５７】図４に示すＤ／Ａ変換回路１５の動作を説
明する。まず、オペアンプ４５の非反転入力端子（＋
側）は接地されており、反転入力端子は仮想接地点とな
っている。また、キャパシタ４４はオペアンプ４５の反
転入力端子と出力端子の間に接続されており、従って反
転入力端子に入力される電荷をキャパシタ４４に保存す
る積分回路を構成している。ＤＥＣ１２からの各１ビッ
ト入力信号がそれぞれに対応するＤＡＣのアナログスイ
ッチ４２，４３を制御することにより、各ＤＡＣ（例え
ば、ＤＡＣ−１からＤＡＣ−６）から接地点に対して正
または負の電荷を出力し、該電荷はオペアンプ４５の反
転入力端子に入力され、さらにキャパシタ４４に保存さ
れることで出力電圧を変化させるという、いわゆるスイ
ッチトキャパシタによるＤ／Ａ変換回路を構成してい
る。
明する。まず、オペアンプ４５の非反転入力端子（＋
側）は接地されており、反転入力端子は仮想接地点とな
っている。また、キャパシタ４４はオペアンプ４５の反
転入力端子と出力端子の間に接続されており、従って反
転入力端子に入力される電荷をキャパシタ４４に保存す
る積分回路を構成している。ＤＥＣ１２からの各１ビッ
ト入力信号がそれぞれに対応するＤＡＣのアナログスイ
ッチ４２，４３を制御することにより、各ＤＡＣ（例え
ば、ＤＡＣ−１からＤＡＣ−６）から接地点に対して正
または負の電荷を出力し、該電荷はオペアンプ４５の反
転入力端子に入力され、さらにキャパシタ４４に保存さ
れることで出力電圧を変化させるという、いわゆるスイ
ッチトキャパシタによるＤ／Ａ変換回路を構成してい
る。
【００５８】いま、ＤＡＣ列１３内におけるＤＡＣ−１
のキャパシタ４１の容量値をＣ1 、ＤＡＣ−２のキャパ
シタ４１の容量値をＣ2 、…、ＤＡＣ−６のキャパシタ
４１の容量値をＣ6 とし、アナログ加算器１４内におけ
るキャパシタ４４の容量値をＣｆとするとき、オペアン
プ４５から出力されるアナログ信号の出力電圧Ｅ0 は
（式４）で求められる。
のキャパシタ４１の容量値をＣ1 、ＤＡＣ−２のキャパ
シタ４１の容量値をＣ2 、…、ＤＡＣ−６のキャパシタ
４１の容量値をＣ6 とし、アナログ加算器１４内におけ
るキャパシタ４４の容量値をＣｆとするとき、オペアン
プ４５から出力されるアナログ信号の出力電圧Ｅ0 は
（式４）で求められる。
【００５９】
【数４】
【００６０】ここで、ＤＡＣ列１３内の各ＤＡＣは全て
均一な構成であるとすると、各ＤＡＣのキャパシタ４１
の容量値も、Ｃ1 ＝Ｃ2 ＝…＝Ｃ6 となり、オペアンプ
４５の出力電圧Ｅ0 即ちアナログ信号出力は、ＤＡＣ列
１３に入力される１ビット信号列のうち値が“１”にな
っている信号の数に比例した電圧値となる。なおここで
は、アナログ加算器１４が積分器で構成されるため、Ｄ
ＡＣ列１３の各ＤＡＣから出力されたアナログ信号を積
分し、その積分値をアナログ加算器１４の出力電圧とし
て出力するようになっており、その出力電圧は、各ＤＡ
Ｃからのアナログ信号の周波数によって振幅が異なる
が、必要に応じて補正すればよく、本質的にはアナログ
加算を行うものとして用いている。
均一な構成であるとすると、各ＤＡＣのキャパシタ４１
の容量値も、Ｃ1 ＝Ｃ2 ＝…＝Ｃ6 となり、オペアンプ
４５の出力電圧Ｅ0 即ちアナログ信号出力は、ＤＡＣ列
１３に入力される１ビット信号列のうち値が“１”にな
っている信号の数に比例した電圧値となる。なおここで
は、アナログ加算器１４が積分器で構成されるため、Ｄ
ＡＣ列１３の各ＤＡＣから出力されたアナログ信号を積
分し、その積分値をアナログ加算器１４の出力電圧とし
て出力するようになっており、その出力電圧は、各ＤＡ
Ｃからのアナログ信号の周波数によって振幅が異なる
が、必要に応じて補正すればよく、本質的にはアナログ
加算を行うものとして用いている。
【００６１】さて、図４に示すＤ／Ａ変換回路１５にお
いてスイッチングを停止するためには、アナログスイッ
チ４３を開放のままで固定すればよい。しかしこの場合
には電荷が出力されなくなるため、出力は正の電荷出力
と負の電荷出力との中間を出力したことと等価になり、
誤差が生ずる。そこで入力される１ビット信号列のうち
その値が“１”のものと“０”のものとを同数組み合わ
せてスイッチングを停止するようにすれば誤差は生じな
い。例えば（表４）に示すように、１ビット信号列の両
端が“１”と“０”に固定されている場合には、それら
の信号に対応する１ビットＤ／Ａ変換器列１３内におけ
るＤＡＣのアナログスイッチ４３を開放に固定すること
により、誤差を生じることなく、スイッチングを停止す
ることができる。
いてスイッチングを停止するためには、アナログスイッ
チ４３を開放のままで固定すればよい。しかしこの場合
には電荷が出力されなくなるため、出力は正の電荷出力
と負の電荷出力との中間を出力したことと等価になり、
誤差が生ずる。そこで入力される１ビット信号列のうち
その値が“１”のものと“０”のものとを同数組み合わ
せてスイッチングを停止するようにすれば誤差は生じな
い。例えば（表４）に示すように、１ビット信号列の両
端が“１”と“０”に固定されている場合には、それら
の信号に対応する１ビットＤ／Ａ変換器列１３内におけ
るＤＡＣのアナログスイッチ４３を開放に固定すること
により、誤差を生じることなく、スイッチングを停止す
ることができる。
【００６２】以上の動作により、小信号時のスイッチン
グ動作を減少することができ、このスイッチング動作に
よるノイズの発生を抑えることができる。なお、上記の
各実施の形態におけるＤ／Ａ変換装置では、ＮＳ１１と
して、（式１）で表されるものを用いたが、ノイズシェ
ーパとして機能するものであれば、異なる次数、特性、
出力階調数を有するものであっても、同様に実施でき、
同様な効果が得られる。
グ動作を減少することができ、このスイッチング動作に
よるノイズの発生を抑えることができる。なお、上記の
各実施の形態におけるＤ／Ａ変換装置では、ＮＳ１１と
して、（式１）で表されるものを用いたが、ノイズシェ
ーパとして機能するものであれば、異なる次数、特性、
出力階調数を有するものであっても、同様に実施でき、
同様な効果が得られる。
【００６３】また、図３に示したＤＥＣ１２の構成や
（表１）に示したＲＯＭデータ等は、説明のための一例
であり、勿論これに限ったものではなく、例えばロジッ
ク回路で構成することも可能である。
（表１）に示したＲＯＭデータ等は、説明のための一例
であり、勿論これに限ったものではなく、例えばロジッ
ク回路で構成することも可能である。
【００６４】さらに、ＮＳ１１のｐ通りの出力に対し
て、ＤＥＣ１２の出力ビット数ｍ（即ちＤＡＣ列１３に
おけるＤＡＣの個数ｍ）を（ｐ−１）として説明した
が、これらは何れも最少の場合であるから回路構成等の
都合によって、ｍはこれ以上の数であっても良い。
て、ＤＥＣ１２の出力ビット数ｍ（即ちＤＡＣ列１３に
おけるＤＡＣの個数ｍ）を（ｐ−１）として説明した
が、これらは何れも最少の場合であるから回路構成等の
都合によって、ｍはこれ以上の数であっても良い。
【００６５】また、Ｄ／Ａ変換回路１５の構成として
は、図２および図４示した構成に限ったものでは無く、
要は１ビット信号列の各ビットデータをそれぞれＤ／Ａ
変換しアナログ加算することができれば良く、スイッチ
ングを停止することによるノイズ低減が可能であれば良
い。
は、図２および図４示した構成に限ったものでは無く、
要は１ビット信号列の各ビットデータをそれぞれＤ／Ａ
変換しアナログ加算することができれば良く、スイッチ
ングを停止することによるノイズ低減が可能であれば良
い。
【００６６】
【発明の効果】以上のように本発明によれば、小信号時
に１ビットＤ／Ａ変換器のスイッチング動作を部分的に
停止することができる。
に１ビットＤ／Ａ変換器のスイッチング動作を部分的に
停止することができる。
【００６７】また、１ビットＤ／Ａ変換器の出力相対誤
差の大きいものから停止するようにして、小信号時には
各１ビットＤ／Ａ変換器の相対誤差を、より小さくする
ことができる。
差の大きいものから停止するようにして、小信号時には
各１ビットＤ／Ａ変換器の相対誤差を、より小さくする
ことができる。
【００６８】また、Ｄ／Ａ変換回路をスイッチトキャパ
シタを用いて構成した場合にも、１ビットＤ／Ａ変換器
を２個づつ組み合わせることにより、スイッチング動作
を停止することができる。
シタを用いて構成した場合にも、１ビットＤ／Ａ変換器
を２個づつ組み合わせることにより、スイッチング動作
を停止することができる。
【００６９】以上により、小信号時のスイッチング動作
を減少することができ、このスイッチング動作によるノ
イズの発生を抑えることができる。
を減少することができ、このスイッチング動作によるノ
イズの発生を抑えることができる。
【図１】本発明の実施の形態を示すＤ／Ａ変換装置のブ
ロック図
ロック図
【図２】同実施の形態におけるＤ／Ａ変換回路の一構成
例を示す回路図
例を示す回路図
【図３】同実施の形態におけるデコーダの一構成例を示
すブロック図
すブロック図
【図４】同実施の形態におけるＤ／Ａ変換回路の他の構
成例を示す回路図
成例を示す回路図
【図５】従来のＤ／Ａ変換装置の一例を示すブロック図
【図６】同従来例の出力信号スペクトラムのコンピュー
タ・シミュレーション図
タ・シミュレーション図
【符号の説明】 １０ ディジタルフィルタ（ＤＦ） １１ ノイズシェーパ（ＮＳ） １２ デコーダ（ＤＥＣ） １３ １ビットＤ／Ａ変換器列（ＤＡＣ） １４ アナログ加算器 ４１ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (6)
- 【請求項１】 ｋを整数として、入力されたディジタル
信号に対して、その信号のサンプリング周波数のｋ倍の
サンプリング周波数によるフィルタ機能を有するディジ
タルフィルタと、前記ディジタルフィルタからの出力信
号に対して、そのデータの語長を制限するとともに、そ
の信号に含まれるノイズの周波数特性を所定の特性に変
化させるノイズシェーパと、前記ノイズシェーパからの
出力信号を、その信号レベルに対応して、複数の１ビッ
ト信号からなる１ビット信号列に変換して出力するデコ
ーダと、前記デコーダから出力された１ビット信号列の
各１ビット信号を、その信号に対応するアナログ信号に
変換する１ビットＤ／Ａ変換器を備えた１ビットＤ／Ａ
変換器列と、前記１ビットＤ／Ａ変換器列から出力され
た前記各１ビット信号に対応するアナログ信号を総和す
るアナログ加算器とを備え、前記デコーダを、ノイズシ
ェーパからの出力信号レベルに応じた数の１ビット信号
が巡回する１ビット信号列を出力するよう構成し、前記
デコーダは、ノイズシェーパからの出力信号レベルが所
定値より小さいことを検出して、１ビット信号列の一部
の１ビット信号を、その値を固定して前記巡回動作から
除外するＤ／Ａ変換装置。 - 【請求項２】 デコーダを、ｐを整数としてｐ通りの入
力信号レベルに対応して、少なくともｐ−１個の１ビッ
ト信号からなる１ビット信号列を出力するよう構成し、
前記デコーダは、前記１ビット信号列の割り当て開始位
置が、１サンプルデータ前の１ビット信号列の最終割り
当て位置の次の位置となるように巡回する請求項１に記
載のＤ／Ａ変換装置。 - 【請求項３】 デコーダを、所定値より小さい入力信号
レベルを検出した際に１ビット信号列の巡回動作から除
外する１ビット信号を徐々に増加して、前記１ビット信
号列を出力し、前記入力信号レベルが再び所定値より大
きくなったことを検出して、前記巡回動作を直ちに元に
戻すよう構成した請求項１または請求項２に記載のＤ／
Ａ変換装置。 - 【請求項４】 デコーダを、所定値より小さい入力信号
レベルを検出した際に１ビット信号列の巡回動作から除
外する１ビット信号を徐々に増加して、前記１ビット信
号列を出力し、前記入力信号レベルが再び所定値より大
きくなったことを検出して、前記入力信号レベルに応じ
て、前記巡回動作から除外する１ビット信号数を減少す
るよう構成した請求項１または請求項２に記載のＤ／Ａ
変換装置。 - 【請求項５】 １ビットＤ／Ａ変換器列を、その１ビッ
トＤ／Ａ変換器列を構成するｍ個の１ビットＤ／Ａ変換
器を、各１ビットＤ／Ａ変換器をＤＡＣ−ｍとして、そ
れぞれの出力レベルの順に、ＤＡＣ−１，ＤＡＣ−２，
ＤＡＣ−３，ＤＡＣ−４，…，ＤＡＣ−（ｍ−３），Ｄ
ＡＣ−（ｍ−２），ＤＡＣ−（ｍ−１），ＤＡＣ−ｍと
し、デコーダから出力される連続した１ビット信号列に
対して、ＤＡＣ−１，ＤＡＣ−（ｍ−１），ＤＡＣ−
３，ＤＡＣ−（ｍ−３），…，ＤＡＣ−４，ＤＡＣ−
（ｍ−２），ＤＡＣ−２，ＤＡＣ−ｍという並びに割り
当て、その並びの両端から同数づつ順に巡回動作から除
外するよう構成した請求項１から請求項４のいずれかに
記載のＤ／Ａ変換装置。 - 【請求項６】 １ビットＤ／Ａ変換器列とアナログ加算
器とからなるＤ／Ａ変換回路を、１ビットＤ／Ａ変換器
列の各１ビットＤ／Ａ変換器がコンデンサとそのコンデ
ンサの両端の接続を切り換えるスイッチとで構成される
とともに、アナログ加算器が積分器で構成されたスイッ
チトキャパシタ回路で形成し、前記Ｄ／Ａ変換回路を、
１ビット信号列の巡回動作から除外される１ビット信号
を偶数個とした場合に、前記除外される１ビット信号に
対応する１ビットＤ／Ａ変換器の出力側スイッチを開放
とするよう構成した請求項１から請求項５のいずれかに
記載のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32775095A JP3150593B2 (ja) | 1995-12-18 | 1995-12-18 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32775095A JP3150593B2 (ja) | 1995-12-18 | 1995-12-18 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167966A true JPH09167966A (ja) | 1997-06-24 |
| JP3150593B2 JP3150593B2 (ja) | 2001-03-26 |
Family
ID=18202572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32775095A Expired - Fee Related JP3150593B2 (ja) | 1995-12-18 | 1995-12-18 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150593B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204788B1 (en) | 1998-08-25 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Digital/analog conversion apparatus |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
-
1995
- 1995-12-18 JP JP32775095A patent/JP3150593B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204788B1 (en) | 1998-08-25 | 2001-03-20 | Matsushita Electric Industrial Co., Ltd. | Digital/analog conversion apparatus |
| JP2014112775A (ja) * | 2012-12-05 | 2014-06-19 | Asahi Kasei Electronics Co Ltd | カスケードδς変調器及びそのデジタル−アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3150593B2 (ja) | 2001-03-26 |
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