JP2837726B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２進数のディジタル信号をアナログ信号
に変換するディジタル・アナログ変換器に関する。
に変換するディジタル・アナログ変換器に関する。
電圧印加方式のディジタル・アナログ変換器として、
Ｒ−2R方式を採用したものが従来より知られている。第
11図は、そのようなＲ−2R方式を採用した８ビットのデ
ィジタル・アナログ変換器を示す。
Ｒ−2R方式を採用したものが従来より知られている。第
11図は、そのようなＲ−2R方式を採用した８ビットのデ
ィジタル・アナログ変換器を示す。
同図に示すように、このディジタル・アナログ変換器
は、DA変換される８ビットディジタル信号の各位のビッ
トに対応して８個の切換スイッチS0〜S7がそれぞれ設け
られている。各切換スイッチS0〜S7の一方の切換接点
は、基準電圧VREFが印加される第１入力端子１にそれぞ
れ接続されるとともに、他方の切換接点は、グランド電
位GNDが印加される第２入力端子２にそれぞれ接続され
ている。第２入力端子２と出力端子３の間には、2Rの抵
抗値を有する１個の抵抗体とＲの抵抗値を有する７個の
抵抗体が直列に接続されている。また、上記各抵抗体間
のノードと切換スイッチS0〜S7の共通接点間に、2Rの抵
抗値を有する８個の抵抗体がそれぞれ接続されている。
は、DA変換される８ビットディジタル信号の各位のビッ
トに対応して８個の切換スイッチS0〜S7がそれぞれ設け
られている。各切換スイッチS0〜S7の一方の切換接点
は、基準電圧VREFが印加される第１入力端子１にそれぞ
れ接続されるとともに、他方の切換接点は、グランド電
位GNDが印加される第２入力端子２にそれぞれ接続され
ている。第２入力端子２と出力端子３の間には、2Rの抵
抗値を有する１個の抵抗体とＲの抵抗値を有する７個の
抵抗体が直列に接続されている。また、上記各抵抗体間
のノードと切換スイッチS0〜S7の共通接点間に、2Rの抵
抗値を有する８個の抵抗体がそれぞれ接続されている。
このディジタル・アナログ変換器では、それぞれの切
換スイッチS0〜S7が、ディジタル信号の対応するビット
の状態に応じて、基準電圧VREFが印加される第１切換接
点とグランド電位GNDが印加される第２切換接点の間で
それぞれ切換えられ、そのディジタル信号に応じた電圧
値を有するアナログ信号が出力端子３より出力される。
換スイッチS0〜S7が、ディジタル信号の対応するビット
の状態に応じて、基準電圧VREFが印加される第１切換接
点とグランド電位GNDが印加される第２切換接点の間で
それぞれ切換えられ、そのディジタル信号に応じた電圧
値を有するアナログ信号が出力端子３より出力される。
このように、従来のＲ−2R方式を採用したディジタル
・アナログ変換器は、抵抗体や切換スイッチS0〜S7等の
素子数が少なくて済み、制御が簡単であるという利点が
有する。しかし、その反面、次のような欠点を有する。
すなわち、現実には、各抵抗体の抵抗値にバラツキがあ
って、ディジタルデータの変化に対するアナログ信号の
出力変化に誤差が含まれる。従来のディジタル・アナロ
グ変換器では、最下位ビット分のディジタルデータの変
化に対するアナログ信号の出力変化に含まれる誤差の影
響が大きいため、単調性を維持しつつ高分解なものを得
ようとすると、非常に高い抵抗比精度が必要となる。
・アナログ変換器は、抵抗体や切換スイッチS0〜S7等の
素子数が少なくて済み、制御が簡単であるという利点が
有する。しかし、その反面、次のような欠点を有する。
すなわち、現実には、各抵抗体の抵抗値にバラツキがあ
って、ディジタルデータの変化に対するアナログ信号の
出力変化に誤差が含まれる。従来のディジタル・アナロ
グ変換器では、最下位ビット分のディジタルデータの変
化に対するアナログ信号の出力変化に含まれる誤差の影
響が大きいため、単調性を維持しつつ高分解なものを得
ようとすると、非常に高い抵抗比精度が必要となる。
この発明は、上記問題を解決するためになされたもの
で、高い抵抗比の抵抗を使用せずに、単調性を維持しつ
つ高い分解能が得られるディジタル・アナログ変換器を
提供することを目的とする。
で、高い抵抗比の抵抗を使用せずに、単調性を維持しつ
つ高い分解能が得られるディジタル・アナログ変換器を
提供することを目的とする。
この発明は、ビット数がNLの下位ビットとビット数が
NUの上位ビットからなる２進数のディジタル信号をアナ
ログ信号に変換するディジタル・アナログ変換器であっ
て、上記目的を達成するために、第１基準電位が印加さ
れる第１入力端子と、第２基準電位が印加される第２入
力端子と、出力端子と、下位ビットのディジタルデータ
に基づいて駆動される第１ディジタル・アナログ変換回
路と、上位ビットのディジタルデータに基づいて駆動さ
れる第２ディジタル・アナログ変換回路とを備える。
NUの上位ビットからなる２進数のディジタル信号をアナ
ログ信号に変換するディジタル・アナログ変換器であっ
て、上記目的を達成するために、第１基準電位が印加さ
れる第１入力端子と、第２基準電位が印加される第２入
力端子と、出力端子と、下位ビットのディジタルデータ
に基づいて駆動される第１ディジタル・アナログ変換回
路と、上位ビットのディジタルデータに基づいて駆動さ
れる第２ディジタル・アナログ変換回路とを備える。
第１ディジタル・アナログ変換回路は、第１抵抗体
と、Ｒ・2R回路体と、第１スイッチ群からなる。すなわ
ち、第１抵抗体は、2Rの抵抗値を有し、一端が第２入力
端子に接続されている。また、Ｒ・2R回路体は、Ｒの抵
抗値を有するNL個の第２抵抗体を直列に接続するととも
に、2Rの抵抗値を有するNL個の第３抵抗体の一端側を第
２抵抗体の一端側にそれぞれ接続して構成され、一端側
に配置された第２抵抗体と第３抵抗体の接続点が第１抵
抗体の他端に接続されるとともに、他端側に配置された
第２抵抗体の他端側が出力端子に接続されている。さら
に、第１スイッチ群は、第１切換接点，第２切換接点お
よび共通接点を有するNL個の第１切換スイッチからな
り、各第１切換スイッチの第１切換接点が第１入力端子
に接続されるとともに、第２切換接点が第２入力端子に
接続されて、前記共通接点が第３抵抗体の他端側にそれ
ぞれ接続され、かつ各第１切換スイッチが、下位ビット
のそれぞれのビットの状態に応じて第１切換接点と２切
換接点の間で切換えられる。
と、Ｒ・2R回路体と、第１スイッチ群からなる。すなわ
ち、第１抵抗体は、2Rの抵抗値を有し、一端が第２入力
端子に接続されている。また、Ｒ・2R回路体は、Ｒの抵
抗値を有するNL個の第２抵抗体を直列に接続するととも
に、2Rの抵抗値を有するNL個の第３抵抗体の一端側を第
２抵抗体の一端側にそれぞれ接続して構成され、一端側
に配置された第２抵抗体と第３抵抗体の接続点が第１抵
抗体の他端に接続されるとともに、他端側に配置された
第２抵抗体の他端側が出力端子に接続されている。さら
に、第１スイッチ群は、第１切換接点，第２切換接点お
よび共通接点を有するNL個の第１切換スイッチからな
り、各第１切換スイッチの第１切換接点が第１入力端子
に接続されるとともに、第２切換接点が第２入力端子に
接続されて、前記共通接点が第３抵抗体の他端側にそれ
ぞれ接続され、かつ各第１切換スイッチが、下位ビット
のそれぞれのビットの状態に応じて第１切換接点と２切
換接点の間で切換えられる。
一方、第２ディジタル・アナログ変換回路は、2R回路
体と、第２スイッチ群からなる。すなわち、2R回路体
は、2Rの抵抗値を有しかつ一端側が共通に接続された2
Nu−１個の第４抵抗体により構成され、各第４抵抗体の
一端側が出力端子に接続されている。ただし、上位ビッ
トのビット数Nuは２以上である。また、第２スイッチ群
は、第１切換接点，第２切換接点および共通接点を有す
る2Nu−１個の第２切換スイッチからなり、各第２切換
スイッチの第１切換接点が第１入力端子に接続されると
ともに、第２切換接点が第２入力端子に接続されて、共
通接点が第４抵抗体の他端側にそれぞれ接続され、かつ
第１切換接点側に切換えられる第２切換スイッチの個数
が、上位ビットの10進表示の内容に対応させて決定され
る。
体と、第２スイッチ群からなる。すなわち、2R回路体
は、2Rの抵抗値を有しかつ一端側が共通に接続された2
Nu−１個の第４抵抗体により構成され、各第４抵抗体の
一端側が出力端子に接続されている。ただし、上位ビッ
トのビット数Nuは２以上である。また、第２スイッチ群
は、第１切換接点，第２切換接点および共通接点を有す
る2Nu−１個の第２切換スイッチからなり、各第２切換
スイッチの第１切換接点が第１入力端子に接続されると
ともに、第２切換接点が第２入力端子に接続されて、共
通接点が第４抵抗体の他端側にそれぞれ接続され、かつ
第１切換接点側に切換えられる第２切換スイッチの個数
が、上位ビットの10進表示の内容に対応させて決定され
る。
この発明のディジタル・アナログ変換器によれば、下
位ビットのディジタルデータに基づいて駆動される第１
ディジタル・アナログ変換回路が従来通りＲ−2R方式に
構成される一方、上位ビットのディジタルデータに基づ
いて駆動される第２ディジタル・アナログ変換回路が2R
方式により構成されるため、最下位ビット分のディジタ
ルデータの変換に対するアナログ信号の出力変化に含ま
れる誤差の影響が小さくなる。そのため、高い抵抗比の
抵抗を使用せずに、単調性を維持しつつ高い分解能が得
られる。
位ビットのディジタルデータに基づいて駆動される第１
ディジタル・アナログ変換回路が従来通りＲ−2R方式に
構成される一方、上位ビットのディジタルデータに基づ
いて駆動される第２ディジタル・アナログ変換回路が2R
方式により構成されるため、最下位ビット分のディジタ
ルデータの変換に対するアナログ信号の出力変化に含ま
れる誤差の影響が小さくなる。そのため、高い抵抗比の
抵抗を使用せずに、単調性を維持しつつ高い分解能が得
られる。
第１図はこの発明の一実施例である８ビットのディジ
タル・アナログ変換器を示す。
タル・アナログ変換器を示す。
このディジタル・アナログ変換器は、ビット数が
「６」の下位ビットとビット数が「２」の上位ビットか
らなる２進数のディジタル信号をアナログ信号に変換す
るものであって、下位６ビットのディジタルデータに基
づいて駆動される第１ディジタル・アナログ変換回路４
と、上位２ビットのディジタルデータに基づいて駆動さ
れる第２ディジタル・アナログ変換回路５を備えてい
る。
「６」の下位ビットとビット数が「２」の上位ビットか
らなる２進数のディジタル信号をアナログ信号に変換す
るものであって、下位６ビットのディジタルデータに基
づいて駆動される第１ディジタル・アナログ変換回路４
と、上位２ビットのディジタルデータに基づいて駆動さ
れる第２ディジタル・アナログ変換回路５を備えてい
る。
第１ディジタル・アナログ変換回路４には、下位６ビ
ットのディジタルデータの状態に応じてそれぞれ切換え
られる６個の切換スイッチS0〜S5が設けられている。各
切換スイッチS0〜S5の一方の切換接点は、基準電圧VREF
が印加される第１入力端子１にそれぞれ接続されるとと
もに、他方の切換接点は、グランド電位GNDが印加され
る第２入力端子２にそれぞれ接続されている。また、第
２入力端子２と出力端子３の間には、2Rの抵抗値を有す
る１個の抵抗R1と、Ｒの抵抗値を有する６個の抵抗R2〜
R7が直列に接続されている。そして、上記抵抗R2〜R7の
一端側と、切換スイッチS0〜S5の共通接点との間に、2R
の抵抗値を有する６個の抵抗R8〜R13がそれぞれ接続さ
れる。こうして、抵抗R2〜R13によりＲ−2R回路６が構
成されるとともに、切換スイッチS0〜S5により第１スイ
ッチ群７が構成される。
ットのディジタルデータの状態に応じてそれぞれ切換え
られる６個の切換スイッチS0〜S5が設けられている。各
切換スイッチS0〜S5の一方の切換接点は、基準電圧VREF
が印加される第１入力端子１にそれぞれ接続されるとと
もに、他方の切換接点は、グランド電位GNDが印加され
る第２入力端子２にそれぞれ接続されている。また、第
２入力端子２と出力端子３の間には、2Rの抵抗値を有す
る１個の抵抗R1と、Ｒの抵抗値を有する６個の抵抗R2〜
R7が直列に接続されている。そして、上記抵抗R2〜R7の
一端側と、切換スイッチS0〜S5の共通接点との間に、2R
の抵抗値を有する６個の抵抗R8〜R13がそれぞれ接続さ
れる。こうして、抵抗R2〜R13によりＲ−2R回路６が構
成されるとともに、切換スイッチS0〜S5により第１スイ
ッチ群７が構成される。
一方、第２ディジタル・アナログ変換回路５には、上
位２ビットのディジタルデータの状態に応じてれれぞれ
切換えられる３個の切換スイッチSM0,SM1,SM2が設けら
れている。各切換スイッチSM0,SM1,SM2の一方の切換接
点は、基準電圧VREFが印加される第１入力端子１に接続
されるとともに、他方の切換接点は、グランド電位GND
が印加される第２入力端子GNDに接続される。そして、
各切換スイッチSM0,SM1,SM2の共通接点と出力端子VOUT
の間に、2Rの抵抗値を有する３個の抵抗RM0,RM1,RM2が
それぞれ接続されている。こうして、抵抗RM0,RM1,RM2
により2R回路８が構成されるとともに、切換スイッチS
M0,SM1,SM2により第２スイッチ群９が構成される。
位２ビットのディジタルデータの状態に応じてれれぞれ
切換えられる３個の切換スイッチSM0,SM1,SM2が設けら
れている。各切換スイッチSM0,SM1,SM2の一方の切換接
点は、基準電圧VREFが印加される第１入力端子１に接続
されるとともに、他方の切換接点は、グランド電位GND
が印加される第２入力端子GNDに接続される。そして、
各切換スイッチSM0,SM1,SM2の共通接点と出力端子VOUT
の間に、2Rの抵抗値を有する３個の抵抗RM0,RM1,RM2が
それぞれ接続されている。こうして、抵抗RM0,RM1,RM2
により2R回路８が構成されるとともに、切換スイッチS
M0,SM1,SM2により第２スイッチ群９が構成される。
なお、第１スイッチ群７の各切換スイッチS0〜S5は、
下位６ビットの対応するビットが「１」のときは、基準
電圧VREF側に切換えられる一方、「０」のときはグラン
ド電位GND側に切換えられる。また、第２スイッチ群７
の各切換スイッチSM0,SM1,SM2は、上位２ビットの状態
に応じて下表に示すようにそれぞれ切換えられる。
下位６ビットの対応するビットが「１」のときは、基準
電圧VREF側に切換えられる一方、「０」のときはグラン
ド電位GND側に切換えられる。また、第２スイッチ群７
の各切換スイッチSM0,SM1,SM2は、上位２ビットの状態
に応じて下表に示すようにそれぞれ切換えられる。
同表中、B7は最上位ビットを表し、B6は次の位のビッ
トを表す。また、GNDは切換スイッチSM0,SM1,SM2がグラ
ンド電位GND側に切換えられ、VREFは基準電圧VREF側に
切換えられることをそれぞれ示す。
トを表す。また、GNDは切換スイッチSM0,SM1,SM2がグラ
ンド電位GND側に切換えられ、VREFは基準電圧VREF側に
切換えられることをそれぞれ示す。
このディジタル・アナログ変換器の作用について、第
11図に示す従来のディジタル・アナログ変換器と比較し
ながら次に説明する。
11図に示す従来のディジタル・アナログ変換器と比較し
ながら次に説明する。
いま、第11図に示すディジタル・アナログ変換器にお
いて、例えば切換スイッチS3が基準電圧VREF側に切換え
られ、他の切換スイッチS0〜S2,S4〜S7がグランド電位G
ND側に切換えられる場合について考える。この場合、第
11図のＣ点より左側の合成抵抗はＲであるので、Ｄ点よ
り左側の合成抵抗は2Rとなる。一方、Ｄ点より上側の抵
抗も2Rである。したがって、Ｄ点より上側と左側の両方
をみると、合成抵抗はＲとなる。その結果、Ｄ点はＥ点
の1/2の電圧となる。以上の関係は、第11図のＡ〜Ｈの
全ての点で成立する。
いて、例えば切換スイッチS3が基準電圧VREF側に切換え
られ、他の切換スイッチS0〜S2,S4〜S7がグランド電位G
ND側に切換えられる場合について考える。この場合、第
11図のＣ点より左側の合成抵抗はＲであるので、Ｄ点よ
り左側の合成抵抗は2Rとなる。一方、Ｄ点より上側の抵
抗も2Rである。したがって、Ｄ点より上側と左側の両方
をみると、合成抵抗はＲとなる。その結果、Ｄ点はＥ点
の1/2の電圧となる。以上の関係は、第11図のＡ〜Ｈの
全ての点で成立する。
したがって、上記アナログ・ディジタル変換器の出力
電圧VOUTは、一般的に次式により表わされる。
電圧VOUTは、一般的に次式により表わされる。
ここで、b0〜b7は、各切換スイッチS0〜S7が基準電圧
VREF側に接続されているとき「１」に、グランド電位GN
D側に接続されているとき「０」になる数とする。
VREF側に接続されているとき「１」に、グランド電位GN
D側に接続されているとき「０」になる数とする。
こうして、ディジタル信号の対応するビットの状態に
応じて各切換スイッチS0〜S7をそれぞれ切換えることに
より、８ビットのディジタル・アナログ変換器が実現さ
れる。
応じて各切換スイッチS0〜S7をそれぞれ切換えることに
より、８ビットのディジタル・アナログ変換器が実現さ
れる。
一方、第１図に示される本願実施例のディジタル・ア
ナログ変換器は、第２図に示すように書き直せる。ここ
でV1は第１図のＧ点より左側の電圧を表し、V2は同じく
Ｇ点より右側の電圧を表す。
ナログ変換器は、第２図に示すように書き直せる。ここ
でV1は第１図のＧ点より左側の電圧を表し、V2は同じく
Ｇ点より右側の電圧を表す。
電圧V1は、上記（１）式と同様の方法で求められ、下
記式により表わされる。
記式により表わされる。
また、V2は、下記式により表わされる。
ここで、bM0,bM1,bM2は、切換スイッチSM0,SM1,SM2が
基準電圧VREF側に接続されるとき「１」に、グランド電
位GND側に接続されるときに「０」となる数とする。
基準電圧VREF側に接続されるとき「１」に、グランド電
位GND側に接続されるときに「０」となる数とする。
したがって、出力電圧VOUTは、テブナンの定理を用い
て、下記式により表わされる。
て、下記式により表わされる。
（４）式に上記（２），（３）式を代入すると、 （１）式のb6,b7と、（５）式のbM0,bM1,bM2の関係を
整理すると、下表のようになる。
整理すると、下表のようになる。
すなわち、 26・b6＋27・b7 ＝26・（bM0＋bM1＋bM2） となる。
次に、本願実施例のディジタル・アナログ変換器によ
り単調性が改善される点について説明する。第３図は第
11図の従来回路において、各抵抗の抵抗値R,2Rが（１＋
δ）だけずれている状態を示し、第４図は第１図の本願
実施例回路において、各抵抗R1〜R13,RM0〜RM2の抵抗値
R,2Rが（１＋δ）だけずれている状態を示す。
り単調性が改善される点について説明する。第３図は第
11図の従来回路において、各抵抗の抵抗値R,2Rが（１＋
δ）だけずれている状態を示し、第４図は第１図の本願
実施例回路において、各抵抗R1〜R13,RM0〜RM2の抵抗値
R,2Rが（１＋δ）だけずれている状態を示す。
第３図の従来回路において、最も単調性が阻害され易
い点は、最も大きなウェイトを持つ切換スイッチS7の切
換えがなされるときである。すなわち、b7＝0,b6＝b5＝
b4＝b3＝b2＝b1＝b0＝１の状態から、b7＝1,b6＝b5＝b4
＝b3＝b2＝b1＝b0＝０の状態に変化するときである。
い点は、最も大きなウェイトを持つ切換スイッチS7の切
換えがなされるときである。すなわち、b7＝0,b6＝b5＝
b4＝b3＝b2＝b1＝b0＝１の状態から、b7＝1,b6＝b5＝b4
＝b3＝b2＝b1＝b0＝０の状態に変化するときである。
ディジタル信号（b7,b6,b5,b4,b3,b2,b1,b0）が（1,
0,0,0,0,0,0,0）で与えられるとき、第３図の回路は第
５図のように表わされる。
0,0,0,0,0,0,0）で与えられるとき、第３図の回路は第
５図のように表わされる。
いま、Ａ点から左を見たインピーダンスZAを求める
と、次のようになる。
と、次のようになる。
ここで、δ2,δ１＜＜１として２次以上の項を無視す
る（ニュートンの一次近似）と、ZAは次のようになる。
る（ニュートンの一次近似）と、ZAは次のようになる。
同様にして、Ｂ点から左を見たインピーダンスZBは、
次のようになる。
次のようになる。
同様にして、Ｃ点から左を見たインピーダンスZCは、
次のようになる。
次のようになる。
この方程式は、2Rの大きさの抵抗（接点・接地間抵
抗）に対しては、最初1/2で、１段下位ビット側に行く
に従って1/4倍ずつ減少していく。一方、Ｒの大きさの
抵抗（節点間の抵抗）に対しては、最初1/4で、１段下
位ビットに行くに従って1/4倍ずつ減少していく。
抗）に対しては、最初1/2で、１段下位ビット側に行く
に従って1/4倍ずつ減少していく。一方、Ｒの大きさの
抵抗（節点間の抵抗）に対しては、最初1/4で、１段下
位ビットに行くに従って1/4倍ずつ減少していく。
したがって、Ｇ点より左を見たインピーダンスZGは、
次のようになる。
次のようになる。
したがって、Ｈ点から左を見たインピーダンスZHは、
次のようになる。
次のようになる。
したがって、ディジタル信号（1,0,0,0,0,0,0,0）が
与えられたときの出力電圧VOUT（1,0,0,0,0,0,0,0）
は、次のようになる 一方、ディジタル信号が（0,1,1,1,1,1,1,1）で与え
られるとき、第３図の回路は第６図のように表わされ
る。
与えられたときの出力電圧VOUT（1,0,0,0,0,0,0,0）
は、次のようになる 一方、ディジタル信号が（0,1,1,1,1,1,1,1）で与え
られるとき、第３図の回路は第６図のように表わされ
る。
重畳の理を使えば、第６図の回路の出力電圧は、第７
図の回路の出力電圧VOUT7から、第８図の回路の出力電
圧VOUT8を引いたものとなる。
図の回路の出力電圧VOUT7から、第８図の回路の出力電
圧VOUT8を引いたものとなる。
そこで、第７図の出力電圧VOUT7を求めると、次のよ
うになる。
うになる。
VOUT7＝VREF−VOUT（1,0,0,0,0,0,0,0） これに（６）式を代入して、 となる。
また、第８図の出力電圧VOUT8を求めると、次のよう
になる。この場合、第８図の回路は、抵抗2R（１＋
δｉ）（ｉ＝1,2,4,6,8,10,12,14,16）の接地状態に対
し、１ビット相当の抵抗2R（１＋δ１）がVREFに接続さ
れた状態に相当する。したがって、 となる。ただし、δerrorはδ０〜δ15によって生じる
誤差成分である。
になる。この場合、第８図の回路は、抵抗2R（１＋
δｉ）（ｉ＝1,2,4,6,8,10,12,14,16）の接地状態に対
し、１ビット相当の抵抗2R（１＋δ１）がVREFに接続さ
れた状態に相当する。したがって、 となる。ただし、δerrorはδ０〜δ15によって生じる
誤差成分である。
したがって、第６図の回路の出力電圧、言い換えれば
ディジタル信号が（0,1,1,1,1,1,1,1）で与えられると
きの出力電圧VOUT（0,1,1,1,1,1,1,1）は、上記
（７），（８）式を用いて次のように表わせる。
ディジタル信号が（0,1,1,1,1,1,1,1）で与えられると
きの出力電圧VOUT（0,1,1,1,1,1,1,1）は、上記
（７），（８）式を用いて次のように表わせる。
そこで、VOUT（1,0,0,0,0,0,0,0）とVOUT（0,1,1,1,
1,1,1,1）との差電圧ΔVOUTを、上記（６），（９）式
を用いて求めると、次のようになる。
1,1,1,1）との差電圧ΔVOUTを、上記（６），（９）式
を用いて求めると、次のようになる。
ここで、δerrorは極めて小さな値であるため、無視
でき、次のように表わせる。
でき、次のように表わせる。
（10）式は、ディジタル信号が（0,1,1,1,1,1,1,1）
から（1,0,0,0,0,0,0,0）に変化したときの出力電圧V
OUTの変化量を示すため、第３図の従来回路の場合、ほ
ぼδ16として1/27以上となったときに、単調性が阻害さ
れることが分る。
から（1,0,0,0,0,0,0,0）に変化したときの出力電圧V
OUTの変化量を示すため、第３図の従来回路の場合、ほ
ぼδ16として1/27以上となったときに、単調性が阻害さ
れることが分る。
これに対し、第４図に示される本願実施例の回路にお
いて、最も単調性が阻害され易い点は、最も大きなウェ
イトを持つ切換スイッチSM0,SM1,SM2の切換えがなされ
るときである。すなわち、次の３つの場合である。
いて、最も単調性が阻害され易い点は、最も大きなウェ
イトを持つ切換スイッチSM0,SM1,SM2の切換えがなされ
るときである。すなわち、次の３つの場合である。
bM2＝0,bM1＝0,bM0＝0,b5＝b4＝b3＝b2＝b1＝１の
状態から、bM2＝0,bM1＝0,bM0＝1,b5＝b4＝b3＝b2＝b1
＝b0＝０の状態に変化する場合。
状態から、bM2＝0,bM1＝0,bM0＝1,b5＝b4＝b3＝b2＝b1
＝b0＝０の状態に変化する場合。
bM2＝0,bM1＝0,bM0＝1,b5＝b4＝b3＝b2＝b1＝１の
状態から、bM2＝0,bM1＝1,bM0＝1,b5＝b4＝b3＝b2＝b1
＝b0＝０の状態に変化する場合。
状態から、bM2＝0,bM1＝1,bM0＝1,b5＝b4＝b3＝b2＝b1
＝b0＝０の状態に変化する場合。
bM2＝0,bM1＝0,bM0＝1,b5＝b4＝b3＝b2＝b1＝b0＝
１の状態から、bM2＝1,bM1＝1,bM0＝1,b5＝b4＝b3＝b2
＝b1＝b0＝０の状態に変化する場合。
１の状態から、bM2＝1,bM1＝1,bM0＝1,b5＝b4＝b3＝b2
＝b1＝b0＝０の状態に変化する場合。
これらの場合の出力電極VOUTの変化量は、第３図の従
来回路で求めた方法と同様の方法を用いて求めると、そ
れぞれほぼ次式で与えられる。
来回路で求めた方法と同様の方法を用いて求めると、そ
れぞれほぼ次式で与えられる。
上記（11），（12），（13）式から分るように、本願
実施例の回路では、ほぼδM0,δM1,δM2として1/26以上
になったときに単調性が阻害される。
実施例の回路では、ほぼδM0,δM1,δM2として1/26以上
になったときに単調性が阻害される。
すなわち、第４図の本願実施例の回路は、第３図の従
来回路に比べて、単調性を維持するために、抵抗比が倍
ずれてもよいことを示している。
来回路に比べて、単調性を維持するために、抵抗比が倍
ずれてもよいことを示している。
このように、第１図の本願実施例の回路は、第11図の
従来回路に比べて単調性を維持し易いが、その理由は、
第11図の回路では、切換スイッチS7の切換による出力電
圧VOUTの変化量が、切換スイッチS0のそれに比べて27倍
であるのに対し、第１図の回路では、切換スイッチSM0,
SM1,SM2の切換による出力電圧VOUTの変化量が、切換ス
イッチS0のそれら比べて26倍にとどまるためである。
従来回路に比べて単調性を維持し易いが、その理由は、
第11図の回路では、切換スイッチS7の切換による出力電
圧VOUTの変化量が、切換スイッチS0のそれに比べて27倍
であるのに対し、第１図の回路では、切換スイッチSM0,
SM1,SM2の切換による出力電圧VOUTの変化量が、切換ス
イッチS0のそれら比べて26倍にとどまるためである。
したがって、第１ディジタル・アナログ変換回路４の
切換スイッチS0〜S5および抵抗R2〜R13の数を下位ビッ
トのビット数に合わせて一定とし、第２ディジタル・ア
ナログ変換回路５の切換スイッチSMo〜SM2および抵抗R
M0〜RM2の数を上位ビットのビット数よりも増やすこと
により、抵抗比精度を良くしなくても、単調性を維持す
ることができる。
切換スイッチS0〜S5および抵抗R2〜R13の数を下位ビッ
トのビット数に合わせて一定とし、第２ディジタル・ア
ナログ変換回路５の切換スイッチSMo〜SM2および抵抗R
M0〜RM2の数を上位ビットのビット数よりも増やすこと
により、抵抗比精度を良くしなくても、単調性を維持す
ることができる。
以上は、８ビットのディジタル信号をアナログ信号に
変換する場合について説明したが、一般に、下位ビット
のビット数がNL、上記ビットのビット数がＵのディジタ
ル信号をアナログ信号に変換する場合には、第１図の回
路において、第１スイッチ群７の切換スイッチおよびＲ
−2R回路６のR,2Rの抵抗をそれぞれNL個設けるととも
に、第２スイッチ群９の切換スイッチおよび2R回路８の
2Rの抵抗をそれぞれ2Nu−１個設ければよい。そして、
第１スイッチ群７の各切換スイッチが、下位ビットの対
応するビットの状態に応じて、基準電圧VREF側とグラン
ド電位GND側にそれぞれ切換えられるとともに、基準電
圧VREF側に切換えられる第２スイッチ群９の切換スイッ
チの個数が、上位ビットの状態に応じて決定されるよう
に構成すればよい。
変換する場合について説明したが、一般に、下位ビット
のビット数がNL、上記ビットのビット数がＵのディジタ
ル信号をアナログ信号に変換する場合には、第１図の回
路において、第１スイッチ群７の切換スイッチおよびＲ
−2R回路６のR,2Rの抵抗をそれぞれNL個設けるととも
に、第２スイッチ群９の切換スイッチおよび2R回路８の
2Rの抵抗をそれぞれ2Nu−１個設ければよい。そして、
第１スイッチ群７の各切換スイッチが、下位ビットの対
応するビットの状態に応じて、基準電圧VREF側とグラン
ド電位GND側にそれぞれ切換えられるとともに、基準電
圧VREF側に切換えられる第２スイッチ群９の切換スイッ
チの個数が、上位ビットの状態に応じて決定されるよう
に構成すればよい。
このように、ディジタル信号を下位のNLビットと上位
のNUビットにより一般的に表示した場合には、ディジタ
ル・アナログ変換器の第２図に相当する回路は第９図の
ように表わせる。同図中Ｎ点は第１ディジタル・アナロ
グ変換回路４と第２ディジタル・アナログ変換回路５の
接続点、V1はＮ点より第１ディジタル・アナログ変換回
路４側を見た場合の電圧、V2はＮ点より第２ディジタル
・アナログ変換回路５側を見た場合の電圧をそれぞれ表
す。
のNUビットにより一般的に表示した場合には、ディジタ
ル・アナログ変換器の第２図に相当する回路は第９図の
ように表わせる。同図中Ｎ点は第１ディジタル・アナロ
グ変換回路４と第２ディジタル・アナログ変換回路５の
接続点、V1はＮ点より第１ディジタル・アナログ変換回
路４側を見た場合の電圧、V2はＮ点より第２ディジタル
・アナログ変換回路５側を見た場合の電圧をそれぞれ表
す。
このとき、V1,V2は次のように表わされる。
したがって、出力電圧VOUTは、 で表わされる。
参考のために、９ビットのディジタル信号をアナログ
信号に変換するディジタル・アナログ変換器を第10図に
示す。ただし、下位ビットのビット数NLが「６」、上位
ビットのビット数NUが「３」に設定されている。この場
合、第２ディジタル・アナログ変換回路９に設けられる
切換スイッチおよび抵抗の数は、 より７個それぞれ設けられる。
信号に変換するディジタル・アナログ変換器を第10図に
示す。ただし、下位ビットのビット数NLが「６」、上位
ビットのビット数NUが「３」に設定されている。この場
合、第２ディジタル・アナログ変換回路９に設けられる
切換スイッチおよび抵抗の数は、 より７個それぞれ設けられる。
そして、第２スイッチ群９の各切換スイッチSM0〜SM6
が上位３ビットの状態に応じて下表に示すように、それ
ぞれ切換えられる。
が上位３ビットの状態に応じて下表に示すように、それ
ぞれ切換えられる。
同表中、B6,B7,B8は上位３ビットを表す。また、GND
は、切換スイッチSM0〜SM6がグランド電位GND側に切換
えられ、VREFは基準電圧VREF側に切換えられることをそ
れぞれ示す。
は、切換スイッチSM0〜SM6がグランド電位GND側に切換
えられ、VREFは基準電圧VREF側に切換えられることをそ
れぞれ示す。
このディジタル・アナログ変換器の出力電圧VOUTは、
NL＝6,NU＝３を（14）式に代入することによって、次の
ように表わされる。
NL＝6,NU＝３を（14）式に代入することによって、次の
ように表わされる。
このディジタル・アナログ変換器によっても、上記実
施例と同様の効果が得られる。
施例と同様の効果が得られる。
なお、上記実施例では、第１入力端子１に基準電圧V
REFを、第２入力端子２にグランド電位GNDをそれぞれ印
加しているが、印加される電圧の大きさは特に問わな
い。要は、第１入力端子１と第２入力端子２に、相互に
電圧値の異なる第１基準電圧と第２基準電位をそれぞれ
印加しさえすればよい。
REFを、第２入力端子２にグランド電位GNDをそれぞれ印
加しているが、印加される電圧の大きさは特に問わな
い。要は、第１入力端子１と第２入力端子２に、相互に
電圧値の異なる第１基準電圧と第２基準電位をそれぞれ
印加しさえすればよい。
以上のように、この発明のディジタル・アナログ変換
器によれば、下位ビットのディジタルデータに基づいて
駆動される第１ディジタル・アナログ変換回路が従来通
りＲ−2R方式により構成される一方、上位ビットのディ
ジタルデータに基づいて駆動される第２ディジタル・ア
ナログ変換回路が2R方式により構成されるため、最下位
ビット分のディジタルデータの変換に対するアナログ信
号の出力変化に含まれる誤差の影響が小さくなり、高い
抵抗比の抵抗を使用せずに、単調性を維持しつつ高い分
解能が得られる。
器によれば、下位ビットのディジタルデータに基づいて
駆動される第１ディジタル・アナログ変換回路が従来通
りＲ−2R方式により構成される一方、上位ビットのディ
ジタルデータに基づいて駆動される第２ディジタル・ア
ナログ変換回路が2R方式により構成されるため、最下位
ビット分のディジタルデータの変換に対するアナログ信
号の出力変化に含まれる誤差の影響が小さくなり、高い
抵抗比の抵抗を使用せずに、単調性を維持しつつ高い分
解能が得られる。
【図面の簡単な説明】 第１図はこの発明の一実施例である８ビットのディジタ
ル・アナログ変換器を示す回路図、第２図はその等価回
路図、第３図は従来回路において、抵抗にばらつきを持
たせた状態を示す回路図、第４図は第１図の回路におい
て抵抗にばらつきを持たせた状態を示す回路図、第５図
ないし第８図はそれぞれ出力電圧の変化量を算出するた
めの回路図、第９図は一般化して表わされるディジタル
・アナログ変換器の等価回路を示す図、第10図はこの発
明の他の実施例である９ビットのディジタル・アナログ
変換器を示す回路図、第11図は従来の８ビットのディジ
タル・アナログ変換器を示す回路図である。 図において、１は第１入力端子、２は第２入力端子、３
は出力端子、４は第１ディジタル・アナログ変換回路、
５は第２ディジタル・アナログ変換回路、６はＲ−2R回
路、７は第１スイッチ群、８は2R回路、９は第２スイッ
チ群、S0〜S5,SM0〜SM6は切換スイッチ、R1〜R13,RM0〜
RM6は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
ル・アナログ変換器を示す回路図、第２図はその等価回
路図、第３図は従来回路において、抵抗にばらつきを持
たせた状態を示す回路図、第４図は第１図の回路におい
て抵抗にばらつきを持たせた状態を示す回路図、第５図
ないし第８図はそれぞれ出力電圧の変化量を算出するた
めの回路図、第９図は一般化して表わされるディジタル
・アナログ変換器の等価回路を示す図、第10図はこの発
明の他の実施例である９ビットのディジタル・アナログ
変換器を示す回路図、第11図は従来の８ビットのディジ
タル・アナログ変換器を示す回路図である。 図において、１は第１入力端子、２は第２入力端子、３
は出力端子、４は第１ディジタル・アナログ変換回路、
５は第２ディジタル・アナログ変換回路、６はＲ−2R回
路、７は第１スイッチ群、８は2R回路、９は第２スイッ
チ群、S0〜S5,SM0〜SM6は切換スイッチ、R1〜R13,RM0〜
RM6は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】ビット数がNLの下位ビットとビット数がNu
の上位ビットからなる２進数のディジタル信号をアナロ
グ信号に変換するディジタル・アナログ変換器であっ
て、 第１基準電位が印加される第１入力端子と、 第２基準電位が印加される第２入力端子と、 出力端子と、 前記下記ビットのディジタルデータに基づいて駆動され
る第１ディジタル・アナログ変換回路と、 前記上記ビットのディジタルデータに基づいて駆動され
る第２ディジタル・アナログ変換回路とを備え、 前記第１ディジタル・アナログ変換回路は、 2Rの抵抗値を有し一端が前記第２入力端子に接続された
第１抵抗体と、 Ｒの抵抗値を有するNL個の第２抵抗体を直列に接続する
とともに、2Rの抵抗値を有するNL個の第３抵抗体の一端
側を前記第２抵抗体の一端側にそれぞれ接続して構成さ
れ、一端側に配置された前記第２抵抗体と前記第３抵抗
体の接続点が前記第１抵抗体の他端に接続されるととも
に、他端側に配置された前記第２抵抗体の他端側が前記
出力端子に接続されたＲ・2R回路体と、 第１切換接点，第２切換接点および共通接点を有するNL
個の第１切換スイッチからなり、各第１切換スイッチの
前記第１切換接点が前記第１入力端子に接続されるとと
もに、前記第２切換接点が前記第２入力端子に接続され
て、前記共通接点が前記第３抵抗体の他端側にそれぞれ
接続され、かつ前記各第１切換スイッチが、前記下位ビ
ットのそれぞれのビットの状態に応じて前記第１切換接
点と前記２切換接点の間で切換えられる第１スイッチ群
を備え、 前記上位ビットのビット数Nuは２以上であり、 前記第２ディジタル・アナログ変換回路は、 2Rの抵抗値を有しかつ一端側が共通に接続された2Nu−
１個の第４抵抗体により構成され、前記各第４抵抗体の
一端側が前記出力端子に接続された2R回路体と、 第１切換接点，第２切換接点および共通接点を有する2
Nu−１個の第２切換スイッチからなり、各第２切換スイ
ッチの前記第１切換接点が前記第１入力端子に接続され
るとともに、前記第２切換接点が前記第２入力端子に接
続されて、前記共通接点が前記第４抵抗体の他端側にそ
れぞれ接続され、かつ前記第１切換接点側に切換えられ
る前記第２切換スイッチの個数が、前記上位ビットの10
進表示の内容に対応させて決定される第２スイッチ群を
備えた、ディジタル・アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034677A JP2837726B2 (ja) | 1990-02-15 | 1990-02-15 | ディジタル・アナログ変換器 |
| US07/551,994 US5008676A (en) | 1990-02-15 | 1990-07-12 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2034677A JP2837726B2 (ja) | 1990-02-15 | 1990-02-15 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238927A JPH03238927A (ja) | 1991-10-24 |
| JP2837726B2 true JP2837726B2 (ja) | 1998-12-16 |
Family
ID=12421056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2034677A Expired - Fee Related JP2837726B2 (ja) | 1990-02-15 | 1990-02-15 | ディジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5008676A (ja) |
| JP (1) | JP2837726B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021012747A1 (zh) * | 2019-07-25 | 2021-01-28 | 上海类比半导体技术有限公司 | 一种数字模拟转换电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937452B2 (ja) * | 1990-10-12 | 1999-08-23 | 日本電気株式会社 | ディジタル・アナログ変換器 |
| US5467036A (en) * | 1993-09-01 | 1995-11-14 | Rohm Co., Ltd. | Integrated circuit device for driving elements and light emitting device |
| US6411237B1 (en) | 1997-10-21 | 2002-06-25 | Emhiser Research Ltd | Nonlinear digital-to-analog converters |
| WO1999021281A1 (en) | 1997-10-21 | 1999-04-29 | Lautzenhiser Lloyd L | Adaptive frequency-hopping oscillators |
| WO2011045830A1 (ja) * | 2009-10-13 | 2011-04-21 | 株式会社アドバンテスト | 多値ドライバ回路ならびにそれを用いたシングルエンド出力ドライバ回路、差動出力ドライバ回路および試験装置 |
| CN103166645B (zh) * | 2011-12-14 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 一种r-2r型数模转换器电路 |
| RU2546557C2 (ru) * | 2013-07-08 | 2015-04-10 | Корпорация "САМСУНГ ЭЛЕКТРОНИКС Ко., Лтд." | Цифро-аналоговый преобразователь |
| JP7333060B2 (ja) * | 2019-09-26 | 2023-08-24 | 株式会社テックイデア | イメージセンサ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755807A (en) * | 1972-02-15 | 1973-08-28 | Collins Radio Co | Resistor-ladder circuit |
| US4580131A (en) * | 1983-06-03 | 1986-04-01 | Harris Corporation | Binarily weighted D to a converter ladder with inherently reduced ladder switching noise |
| US4631518A (en) * | 1984-09-24 | 1986-12-23 | Tektronix, Inc. | Digital-to-analog converter biasing control circuit |
| US4783643A (en) * | 1987-10-05 | 1988-11-08 | Ge Company | Impedance transforming circuit for multibit parallel digital circuits |
| US4833473A (en) * | 1987-10-05 | 1989-05-23 | Harris Semiconductor Patents, Inc. | Digital to analog converter with switch function compensation |
| US4843394A (en) * | 1988-01-21 | 1989-06-27 | Advanced Micro Devices, Inc. | Digital-to-analog converter with no offset-induced errors |
-
1990
- 1990-02-15 JP JP2034677A patent/JP2837726B2/ja not_active Expired - Fee Related
- 1990-07-12 US US07/551,994 patent/US5008676A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021012747A1 (zh) * | 2019-07-25 | 2021-01-28 | 上海类比半导体技术有限公司 | 一种数字模拟转换电路 |
| US11838031B2 (en) | 2019-07-25 | 2023-12-05 | Shanghai Analogy Semiconductor Technology Ltd. | Digital-to-analog conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5008676A (en) | 1991-04-16 |
| JPH03238927A (ja) | 1991-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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