JP3130528B2

JP3130528B2 - ディジタル・アナログ変換器

Info

Publication number: JP3130528B2
Application number: JP02203312A
Authority: JP
Inventors: 茂川田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-31
Filing date: 1990-07-31
Publication date: 2001-01-31
Anticipated expiration: 2016-01-31
Also published as: JPH0488724A; US5126740A; EP0469556A2; DE69119504D1; DE69119504T2; EP0469556B1; EP0469556A3

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、抵抗を直列接続してなる抵抗ストリング型
のディジタル・アナログ変換器に関する。

［従来の技術］ディジタル信号をアナログ信号に変換するディジタル
・アナログ変換器には、抵抗を直列に接続し、その各々
の接続点からアナログ出力電位を取り出す抵抗ストリン
グ型、及び単位抵抗値をＲとしたとき、2Rの抵抗を梯子
型に接続したＲ−2R型と呼ばれるものが知られている。
このうち抵抗ストリング型のディジタル・アナログ変換
器は構成が簡単であり、しかも単調増加性が保証され、
ビット抜けがないという点で従来より非常に多く使用さ
れている。

第４図に、従来の抵抗ストリング型の４ビット・ディ
ジタル・アナログ変換器の回路構成を示す。

第１の基準電圧端子１と第２の基準電圧端子２との間
には、抵抗値Ｒの2⁴＝16個の単位抵抗R₃₁〜R₄₆が直列に
接続されて抵抗ストリングを構成している。また、単位
抵抗R₃₁〜R₄₆の各接続点は、出力スイッチSW₃₁〜SW₄₆を
介してアナログ信号出力端子３に共通接続されている。

一方、ディジタル信号入力端子4₁〜4₄に供給されたデ
ィジタルデータD₃、D₂、D₁、D₀は、制御信号発生回路８
に入力されており、この制御信号発生回路８で上記ディ
ジタルデータD₃〜D₀をデコードした信号によってスイッ
チSW₃₁〜SW₄₆の導通／非導通が制御されるようになって
いる。但し、本図においてスイッチの制御信号線は省略
している。

次に、このように構成された従来の抵抗ストリング型
のディジタル・アナログ変換器の動作について説明す
る。なお、ここで第１の基準電圧端子１に与えられる電
位をV_R1、第２の基準電圧端子２に与えられる電位を
V_R2、アナログ信号出力端子３から出力される電圧を
V₀、ディジタルデータD₃を最大重み付けビット（MS
B）、D₂を２番目（2SB）、D₁を３番目（3SB）、そしてD
₀を最小重み付けビット（LSB）とする。

各ディジタル入力信号の組合せによるアナログ・スイ
ッチの導通／非導通ならびにアナログ出力電圧の対応を
第１表に示す。なお、第１表において“ON"は導通を、
また、“OFF"は非導通を夫々示している。この従来例に
おいては、制御信号発生回路８は通常よく知られている
４−16デコーダ回路そのものが使用されている。

［発明が解決しようとする課題］上述した従来の抵抗ストリング型のディジタル・アナ
ログ変換器は、前述したように構成が簡単であり、更に
単調増加性が保証され、ビット抜けがないという大きな
利点があるが、変換特性が線形であるｎビットの構成の
場合、単位抵抗が2ⁿ個必要となり、例えば８ビット構成
の場合、必要な抵抗数が、2⁸＝256個と非常に大きな数
となってしまう。このため、例えば集積回路上に、この
ディジタル・アナログ変換器を構成した場合などは、単
位抵抗が占める面積が膨大なものとなってしまうという
欠点があった。

また、集積回路上の非常に広い面積にわたり、同一抵
抗値を持つ単位抵抗を実現することは、製造ばらつきや
集積回路基板の欠陥等により困難になってきている。こ
のためディジタル・アナログ変換器の特性も悪くなって
しまう。

更に、この種のディジタル・アナログ変換器を試験す
る際においても、抵抗ストリング型の場合は、各単位抵
抗の抵抗値が出力特性に直接影響を及ぼすため、MSBか
らLSBまでのディジタル入力信号が全て“0"のゼロスケ
ールから全て“1"のフルスケールまで、例えば８ビット
とすると256回測定を行わなければならず、測定に非常
に時間がかかってしまうという問題点があった。

本発明は、かかる問題点に鑑みてなされたものであっ
て、回路規模の縮小、製造ばらつきの低減及び測定時間
の短縮を図ることができる抵抗ストリング型のディジタ
ル・アナログ変換器を提供することを目的とする。

［課題を解決するための手段］本発明に係るディジタル・アナログ変換器は、第１の
基準電圧端子と第２の基準電圧端子との間に直列接続さ
れた複数の単位抵抗からなる抵抗ストリング回路と、前
記単位抵抗の各接続点からアナログ出力信号を外部へ選
択的に取り出す出力スイッチと、ディジタル入力信号に
よって前記出力スイッチの導通／非道通を制御する制御
信号発生回路とを備え、ｎビットのディジタル・アナロ
グ変換を行う抵抗ストリング型のディジタル・アナログ
変換器において、前記抵抗ストリング回路は、前記単位
抵抗の1/2の抵抗値を持つ第１の抵抗及び2^n-1−１個の
前記単位抵抗を直列に接続してなる直列抵抗回路と、前
記単位抵抗の1/2の抵抗値を持つ第２の抵抗と、前記第
１の基準電圧端子と前記直列抵抗回路の一端との間又は
前記直列回路の他端と前記第２の基準電圧端子との間の
何れか一方に前記第２の抵抗を選択的に接続する接続切
り換えスイッチとを有するものであり、前記制御信号発
生回路は、前記ディジタル入力信号の最下位ビットの値
に応じて前記接続切り換えスイッチの導通／非道通を制
御するものであることを特徴とする。

［作用］本発明によれば、ディジタル入力信号の最下位ビット
の値に応じて、単位抵抗の1/2の抵抗値を有する第２の
抵抗が、直列抵抗回路の一端又は他端に接続されるの
で、前記第２の抵抗の接続位置に応じて、直列抵抗回路
の各抵抗の接続点の電位が、単位アナログ出力幅だけ全
体的にシフトすることになる。このため、アナログ出力
幅を本来の分解能の２倍に設定し、上述した出力電圧値
のシフトを組み合わせることにより、単位抵抗及び出力
スイッチの数を従来の1/2に半減させることができる。

［実施例］以下、添付の図面を参照して本発明の実施例について
説明する。

第１図は本発明の第１の実施例に係る４ビットのディ
ジタル・アナログ変換器を示す回路図である。

即ち、第１の抵抗R₁₁は、単位抵抗の1/2の抵抗値を有
し、この第１の抵抗R₁₁に、2^4-1−１＝７個の単位抵抗R
₂₁〜R₂₇が直列に接続されて直列接続回路が構成されて
いる。各抵抗R₁₁,R₂₁〜R₂₇の接続点は、夫々出力アナロ
グ・スイッチSW₁₁〜SW₁₈を介してアナログ信号出力端子
３に共通接続されている。前記直列接続回路の抵抗R₁₁
側の端部は、接続切り替えスイッチSW₂₁を介して第１の
基準電圧端子１に接続され、前記直列接続回路の抵抗R
₂₇側の端部は、接続切り替えスイッチR₂₂を介して第２
の基準電圧端子２に接続されている。また、第１の基準
電圧端子１と第２の基準電圧端子２との間には、接続切
り替えスイッチSW₂₃,SW₂₄が直列に接続され、前記直列
接続回路の両端間には、接続切り替えスイッチSW₂₅,SW
₂₆が直列に接続されている。更に、スイッチSW₂₃,SW₂₄
の接続点と、スイッチSW₂₅,SW₂₆の接続点との間には、
単位抵抗の1/2の抵抗値を持つ第２の抵抗R₁₂が接続され
ている。そして、これらの抵抗R₁₁,R₁₂,R₂₁〜R₂₇、出力
アナログ・スイッチSW₁₁〜SW₁₈及び接続切り替えスイッ
チSW₂₁〜SW₂₆により抵抗ストリング回路が構成されてい
る。

一方、ディジタル信号入力端子4₁〜4₄から入力される
ディジタル入力信号D₃〜D₀は、制御信号発生回路５に入
力されている。この制御信号発生回路５は、ディジタル
入力信号D₃〜D₀に基づいて、前記各スイッチSW₁₁〜S
W₁₈,SW₂₁〜SW₂₆の導通／非導通を制御する信号を発生す
る。

次に、このように構成された本実施例に係るディジタ
ル・アナログ変換器の動作を説明する。

ディジタル入力信号D₃〜D₀のうち、LSBであるD₀が
“0"、即ちディジタルデータが偶数のときは、スイッチ
SW₂₃とSW₂₅が導通状態となり、第２の抵抗R₁₂は第１の
基準電圧端子１と直列接続回路の一端である第１の抵抗
R₁₁との間に挿入される。また、スイッチSW₂₂が導通
し、第２の基準電圧端子２は直列接続回路の他端である
抵抗R₂₇に接続される。なお、このときスイッチSW₂₁、S
W₂₄、SW₂₆は非導通状態となっている。

従って、この状態では、単位抵抗値をＲとすると、第
１の基準電圧端子１と第２の基準電圧端子２との間に、
R/2の抵抗値を有する抵抗R₁₂,R₁₁及び抵抗値Ｒを有する
抵抗R₂₁、R₂₂、R₂₃、R₂₄、R₂₅、R₂₆、R₂₇が、この順番
に接続されている。このため、第１の基準電圧値V_R1と
第２の基準電圧値V_R2の差電圧（V_R1−V_R2）をV_Rとする
と、各抵抗の接続点の電位は、次のようになる。

抵抗R₂₇の端子２側（ 0/16）V_R＋V_R2 抵抗R₂₇,R₂₆の間（ 2/16）V_R＋V_R2 抵抗R₂₆,R₂₅の間（ 4/16）V_R＋V_R2 抵抗R₂₅,R₂₄の間（ 6/16）V_R＋V_R2 抵抗R₂₄,R₂₃の間（ 8/16）V_R＋V_R2 抵抗R₂₃,R₂₂の間（10/16）V_R＋V_R2 抵抗R₂₂,R₂₁の間（12/16）V_R＋V_R2 抵抗R₂₁,R₁₁の間（14/16）V_R＋V_R2 一方、ディジタル入力信号D₃〜D₀のうち、LSBであるD
₀が“1"、即ちディジタルデータが奇数のときは、スイ
ッチSW₂₄とSW₂₆が導通状態となり、第２の抵抗R₁₂は直
列接続回路の他端である抵抗R₂₇と第２の基準電圧端子
２との間に挿入される。また、スイッチSW₂₁が導通し、
第１の基準電圧端子11は直列接続回路の一端である第１
の抵抗R₁₁に接続される。なお、このとき、スイッチSW
₂₂、SW₂₃、SW₂₅は非導通状態となっている。

従って、この状態では、第１の基準電圧端子１と第２
の基準電圧端子２との間に、R/2の抵抗値を有する抵抗R
₁₁、抵抗値Ｒを有する抵抗R₂₁、R₂₂、R₂₃、R₂₄、R₂₅、R
₂₆、R₂₇及びR/2の抵抗値を有する抵抗R₁₂が、この順番
に接続されている。このため、各抵抗の接続点の電位
は、次のようになる。

抵抗R₂₇, R₁₂の間（ 1/16）V_R＋V_R2 抵抗R₂₇, R₂₆の間（ 3/16）V_R＋V_R2 抵抗R₂₆, R₂₅の間（ 5/16）V_R＋V_R2 抵抗R₂₅, R₂₄の間（ 7/16）V_R＋V_R2 抵抗R₂₄, R₂₃の間（ 9/16）V_R＋V_R2 抵抗R₂₃, R₂₂の間（11/16）V_R＋V_R2 抵抗R₂₂, R₂₁の間（13/16）V_R＋V_R2 抵抗R₂₁, R₁₁の間（15/16）V_R＋V_R2 第２表に、各ディジタル入力信号の組合せによる接続
切替えスイッチ及び出力アナログ・スイッチの導通／非
導通並びにアナログ出力電圧V₀の対応関係を示す。

また、第２図は、第１図に示したデイジタル・アナロ
グ変換器における制御信号発生回路５の構成例を示すブ
ロック図である。

即ち、制御信号発生回路５は、インバータ11〜14及び
ANDゲート15〜22により簡単に構成することができる。
この回路において、制御信号出力端子6₁〜6₁₄から出力
されるスイッチ制御信号S_SW11〜S_SW18,S_SW21〜S_SW26の
信号論理レベルが“1"となったとき、その信号に接続さ
れているスイッチは導通状態となり、“0"のとき非導通
状態となる。

このように、４ビットのディジタル・アナログ変換器
の場合、従来の回路では、2⁴＝16個の単位抵抗が必要で
あったが、本実施例の回路によれば、ディジタル・アナ
ログ変換器は2^4-1−１＝７個の単位抵抗及び単位抵抗の
1/2の抵抗値を持つ２個の抵抗だけで同機能を実現する
ことができる。また、スイッチ素子も従来は16個必要だ
ったのに対し、本実施例では14個にまで削減することが
できる。

更に、ディジタル・アナログ変換器の出力特性試験に
おいても、従来は全デイジタル入力信号の組合せについ
て出力電圧を測定しないと各抵抗値のばらつきが測定で
きず、例えば１回の測定に0.02秒かかるとすると、全測
定に0.02×2⁴＝0.32秒もかかっていた。しかし、この実
施例の回路によれば、全抵抗の特性は単位抵抗の1/2の
抵抗値を持つ第２の抵抗R₁₂を、第１の基準電圧端子１
又は第２の基準電圧端子２のどちらかに接続させた状態
で2^4-1＝８回測定すればよいことになる。つまり、１回
の測定に0.02秒かかるとすると、全測定時間を0.02×2
^4-1＝0.16秒と、従来の1/2に短縮することができる。

第３図は、本発明の第２の実施例に係る４ビット・デ
ィジタル・アナログ変換器の回路図である。なお、第３
図において、第１図と同一部分には、同一符号を付し、
重複する部分の説明は省略する。

本実施例が第１の実施例と異なる点は、第１の実施例
においてディジタル入力信号により切替えて使用してい
た単位抵抗の1/2の抵抗値を持った１個の第２の抵抗R₁₂
を、予め２個用意しておき、その代わりに接続切替えス
イッチの数を削減したものである。

即ち、第１の基準電圧端子１には、単位抵抗の1/2の
抵抗値を持つ第２の抵抗R₁₃が接続され、第２の基準電
圧端子２には、単位抵抗の1/2の抵抗値を持つ第２の抵
抗R₁₄が接続されている。そして、抵抗R₁₃は、接続切り
替えスイッチSW₂₇を介して直列接続回路の抵抗R₁₁に接
続され、抵抗R₁₄は、接続切り替えスイッチSW₂₈を介し
て直列接続回路の抵抗R₂₇に接続されている。また、抵
抗R₁₃とスイッチSW₂₇との直列回路には、接続切り替え
スイッチSW₂₁が並列に接続され、抵抗R₁₄とスイッチSW
₂₈との直列回路には、接続切り替えスイッチSW₂₂が並列
に接続されている。

この実施例では、ディジタル入力信号D₃〜D₀のLSBが
“0"のときに、スイッチSW₂₇,SW₂₂が導通、スイッチSW
₂₁,SW₂₈が非導通となり、LSBが“1"のときに、スイッチ
SW₂₇,SW₂₂が導通、スイッチSW₂₁,SW₂₈が非導通となるこ
とにより、先の実施例と同様のアナログ値を得ることが
できる。

本実施例によれば、第１及び第２の基準電圧端子1,2
の間に挿入される接続切替えスイッチの数が減少し、そ
のスイッチの持つ導通時の抵抗値の影響がより少なくな
るという効果がある。

なお、本発明は特に半導体集積回路に構成されたディ
ジタル・アナログ変換器に限定されるものではなく、例
えば混成集積回路及びプリント基板状に構成された回路
等にも適用可能であることは明らかである。

［発明の効果］以上説明したように、本発明によれば、抵抗ストリン
グ回路を構成する直列抵抗回路の一端と第１の基準端子
との間又は直列抵抗回路の他端と第２の基準電圧端子と
の間に、単位抵抗の1/2の抵抗値を有する第２の抵抗を
選択的に接続するようにしたので、ｎビットのディジタ
ル・アナログ変換を行う場合、従来の抵抗ストリング型
のディジタル・アナログ変換器に比べ、抵抗に関して
は、2ⁿ個が2^n-1＋１個又は2^n-1＋２個とほぼ半分に、ま
た、スイッチに関しては、2ⁿ個が2^n-1＋６個又は2^n-1＋
４個と、やはりほぼ半分に削減することができる。この
ため、全回路中に抵抗が占める面積を半減することがで
き、回路規模の縮小と製造ばらつきの低減を図ることが
できる。

また、本発明によれば、出力特性の測定においても測
定回数並びに測定時間を約半分に削減できるという効果
を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る４ビット・ディジ
タル・アナログ変換器の回路図、第２図は同ディジタル
・アナログ変換器における制御信号発生回路のブロック
図、第３図は本発明の第２の実施例に係る４ビット・デ
ィジタル・アナログ変換器の回路図、第４図は従来の抵
抗ストリング型の４ビット・ディジタル・アナログ変換
器の回路図である。 1;第１の基準電圧端子、2;第２の基準電圧端子、3;アナ
ログ信号出力端子、4₁〜4₄;ディジタル信号入力端子、
5,7,8;制御信号発生回路、6₁〜6₁₄;制御信号出力端子、
11〜14;インバータ、15〜22;ANDゲート、R₁₁;第１の抵
抗、R₁₂〜R₁₄;第２の抵抗、R₂₁〜R₂₇,R₃₁〜R₄₆;単位抵
抗、SW₁₁〜SW₁₈,SW₃₁〜SW₄₆;出力アナログ・スイッチ、
SW₂₁〜SW₂₈;接続切り替えスイッチ

Claims

(57)【特許請求の範囲】

【請求項１】第１の基準電圧端子と第２の基準電圧端子
との間に直列接続された複数の単位抵抗からなる抵抗ス
トリング回路と、前記単位抵抗の各接続点からアナログ
出力信号を外部へ選択的に取り出す出力スイッチと、デ
ィジタル入力信号によって前記出力スイッチの導通／非
道通を制御する制御信号発生回路とを備え、ｎビットの
ディジタル・アナログ変換を行う抵抗ストリング型のデ
ィジタル・アナログ変換器において、前記抵抗ストリン
グ回路は、前記単位抵抗の1/2の抵抗値を持つ第１の抵
抗及び2^n-1−１個の前記単位抵抗を直列に接続してなる
直列抵抗回路と、前記単位抵抗の1/2の抵抗値を持つ第
２の抵抗と、前記第１の基準電圧端子と前記直列抵抗回
路の一端との間又は前記直列回路の他端と前記第２の基
準電圧端子との間の何れか一方に前記第２の抵抗を選択
的に接続する接続切り換えスイッチとを有するものであ
り、前記制御信号発生回路は、前記ディジタル入力信号
の最下位ビットの値に応じて前記接続切り換えスイッチ
の導通／非道通を制御するものであることを特徴とする
ディジタル・アナログ変換器。